KR20070056839A - 박막 트랜지스터 및 그 제조방법 - Google Patents

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KR20070056839A
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Abstract

본 발명은 가요성을 갖는 기판 상에 형성된 박막 트랜지스터의 특성저하를 방지할 수 있는 박막 트랜지스터 및 그 제조방법에 관한 것이다.
본 발명의 박막 트랜지스터는 가요성 기판과, 상기 기판 상에 형성되는 다중 버퍼층과, 상기 버퍼층 상에 형성되어 패터닝된 소스/드레인 영역, 채널영역 및 저농도 도핑 영역을 포함하는 반도체층과, 상기 반도체층 상에 형성되는 제1 절연층과, 상기 제1 절연층 상에 형성되며, 상기 반도체층과 대응되도록 형성되는 게이트 전극과, 상기 게이트 전극 상에 형성되는 제2 절연층과, 상기 제1 절연층 및 상기 제2 절연층에 형성된 컨택홀을 통해 상기 반도체층과 전기적으로 연결되는 소스/드레인 전극을 포함한다.
이에 따라, 고해상도 및 고성능의 플렉서블 디스플레이를 구현할 수 있다.
다중 버퍼층, 확산 방지층, LDD 영역, 가요성 기판

Description

박막 트랜지스터 및 그 제조방법{Thin Film Transistor and Fabrication Method for the same}
도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터의 단면도.
도 2는 본 발명의 제2 실시 예에 따른 박막 트랜지스터의 단면도.
도 3은 본 발명의 제3 실시 예에 따른 박막 트랜지스터의 단면도.
♣ 도면의 주요 부분에 대한 부호의 설명 ♣
110,210,310 : 기판 215 : 확산 방지층
220 : 다중 버퍼층 230 : 반도체층
240 : 제1 절연층 250 : 게이트 전극
260 : 제2 절연층 270a,270b : 소스/드레인 전극
280 : 제3 절연층
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 기술로서, 더욱 상세하게는 기판과 반도체층 사이에 다중 버퍼층 및 확산 방지층, 반도체층 내에 저농도 도핑 영역을 형성함으로써 박막 트랜지스터의 특성 저하현상을 미연에 방지할 수 있 는 박막 트랜지스터 및 그 제조방법에 관한 것이다.
통상적으로 유기 전계 발광 표시장치, TFT-LCD 등과 같은 평판형 디스플레이 장치는 구동특성상 플랙서블화가 가능하여 이에 대한 많은 연구가 이루어지고 있다.
상기 디스플레이 장치가 연성을 갖도록 하기 위해서는 가요성이 있는(flexible) 기판을 사용하게 되는데, 이러한 가요성 기판으로는 일반적으로 합성수지재로 이루어진 플라스틱 기판이 사용된다. 그러나 플라스틱 기판 상의 박막 트랜지스터는 수분 및 산소의 투과로 인한 유기EL 층의 열화문제에 의해 기판이 변형되거나 기판 상에 형성되는 박막층들이 변형되는 문제점을 갖고 있다.
한편, 가요성(flexible)이 있는 기판, 특히, 스테인리스 스틸(sus)과 같은 금속 기판(metal foil)을 이용하여 형성된 금속 박막 트랜지스터는 완전히 구부릴 수는(bendable) 없지만 수분 및 산소의 투과로 인한 유기EL 층의 열화문제가 없으며, 고온공정이 가능하기 때문에 백플래인(backplane)으로 높은 채널영역 이동도를 갖는 저온 폴리실리콘(LTPS :low temperature poly silicon)을 이용할 수 있다.
일반적으로, 전도성 기판, 특히, 스테인리스 스틸(SUS) 또는 티타늄(Ti) 등을 이용하여 형성된 전도성 박막 상에 박막 트랜지스터를 구현하기 위해서는, 전도성 박막과 박막 트랜지스터 사이에 절연 가능한 층인 버퍼층이 필요하다. 이와 같이, 절연층으로서의 버퍼층이 전도성 박막 상에 형성된 박막 트랜지스터는 SOI(silicon on insulator)와 유사한 전기적 및 구조적 특성을 갖게 된다. 이때, 박막 트랜지스터를 구성하는 반도체층은 비정질 실리콘층을 저온 가열하여 결정화 하거나 엑시머 레이저 결정화(ELA: Eximer Laser Annealing) 한 저온 폴리실리콘(LTPS: low temperature poly silicon)을 이용한다.
그러나 전술한 박막 트랜지스터의 구조에 있어서, 저온 폴리실리콘 공정 중 기판 상에 발생된 크롬, 철, 니켈, 탄소들의 불순물이 버퍼층을 통해 반도체층에 확산된다. 이에 따라, 반도체층 내에 불순물 준위(deep level) 즉, 결함 밀도 증가로 인한 박막 트랜지스터의 특성 저하 및 반도체층의 백채널(back channel) 부분에 발생되는 누설 통로(leakage path)로 인한 누설전류가 발생되는 문제점을 갖는다.
따라서, 본 발명은 전술한 종래의 문제점들을 해소하기 위해 도출된 발명으로, 저온 폴리실리콘 공정 중 기판 상에 발생된 금속 이온 및 불순물들이 버퍼층을 통해 반도체층으로 확산되는 것을 미연에 방지하여 박막 트랜지스터의 특성 저하를 현저히 줄일 수 있는 박막 트랜지스터 및 그 제조방법을 제공하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한, 본 발명의 일 측면에 따르면, 본 발명의 박막 트랜지스터는 가요성 기판과, 상기 기판 상에 형성되는 다중 버퍼층과, 상기 버퍼층 상에 형성되어 패터닝된 소스/드레인 영역, 채널영역 및 저농도 도핑 영역을 포함하는 반도체층과, 상기 반도체층 상에 형성되는 제1 절연층과, 상기 제1 절연층 상에 형성되며, 상기 반도체층과 대응되도록 형성되는 게이트 전극과, 상기 게이트 전극 상에 형성되는 제2 절연층과, 상기 제1 절연층 및 상기 제2 절연층에 형성된 컨택홀을 통해 상기 반도체층과 전기적으로 연결되는 소스/드레인 전극을 포함한다.
바람직하게, 상기 버퍼층은 SiO2/SiNx로 이루어지거나, 상기 버퍼층은SiO2/SiNx 및 SiO2/SiNO로 이루어진다. 상기 버퍼층은 2μm 두께 이하로 형성된다. 상기 기판과 상기 버퍼층 사이에 확산 방지층을 더 포함하며, 상기 확산 방지층은 TiN, TiAlN 및 TaSiN 중 하나로 형성된다.
이하에서는, 본 발명의 실시 예들을 도시한 도면을 참조하여, 본 발명을 보다 구체적으로 설명한다.
도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터의 단면도이다.
도 1을 참고하면, 본 발명의 제1 실시 예에 따른 박막 트랜지스터(100)는 가요성 기판(110)과, 상기 기판(110) 상에 형성되는 다중 버퍼층(120)과, 상기 버퍼층(120) 상에 형성되어 패터닝된 소스/드레인 영역(130c), 채널영역(130a) 및 저농도 도핑 영역(130b)을 포함하는 반도체층(130)과, 상기 반도체층(130) 상에 형성되는 제1 절연층(140)과, 상기 제1 절연층(140) 상에 형성되며, 상기 반도체층(130)과 대응되도록 형성되는 게이트 전극(150)과, 상기 게이트 전극(150) 상에 형성되는 제2 절연층(160)과, 상기 제1 절연층(140) 및 상기 제2 절연층(160)에 형성된 컨택홀을 통해 상기 반도체층(130)과 전기적으로 연결되는 소스/드레인 전극(170a,170b)을 포함한다.
이때, 상기 기판(110)은 스테인레스 스틸(SUS) 또는 티타늄(Ti) 등을 이용하여 형성되는데, 플렉서블 가능한 박막(Metal foil) 형태로 형성되는 것이 가장 바람직하다.
이처럼, 상기 기판(110)이 스테인레스 스틸(SUS)과 같은 금속 박막으로 형성되는 경우, 후공정 될 박막 트랜지스터 형성 중 불순물 확산을 방지할 수 있는 상기 버퍼층(120)을 형성한다.
이에 따라, 상기 버퍼층(120)은 다중 버퍼층으로 이루어지며, 상기 기판(110) 상에 형성된다. 상기 버퍼층(120)은 상기 기판(110) 상에 형성된 비정질 실리콘층을 다양한 결정화 방법 중 하나(예를 들면, 엑시머 레이저 방법)를 이용하여 폴리실리콘층으로 변환시키는 과정에서, 불순물이 상기 반도체층(130) 상에 확산되는 것을 방지할 수 있다. 이러한 상기 버퍼층(120)은 SiO2/SiNx(120a,120b)로 형성되며, 상기 SiO2(120a)는 200nm 내지 1μm 및 상기 SiNx(120b)는 50nm 내지 200nm 두께 범위로 형성된다. 또한, 상기 SiO2(120a)와 상기 SiNx(120a)의 위치는 서로 바뀌어도 무방하다.
상기 반도체층(130)은 상기 버퍼층(120) 상에 비정질 실리콘층(미도시)으로 형성되며, 상기 비정질 실리콘층이 다양한 결정화 방법 중 하나를 이용하여 폴리실리콘층으로 결정화된다. 본 실시 예에서는 엑시머 레이저 방법 등을 이용하여 저온폴리실리콘(LTPS: low temperature poly silicon)을 형성한다. 결정화 공정을 통해 형성된 폴리 실리콘층을 패터닝함으로써, 상기 반도체층(130)이 형성된다.
또한, 상기 반도체층(130)은 후공정 될 상기 게이트 전극(150)을 형성한 후, 상기 게이트 전극(150)을 마스크로한 셀프얼라인 방법으로 상기 반도체층(130) 상에 저농도의 불순물을 단위면적당 대략 1011 내지 1012 Ions/cm2으로 도핑하여 저농도 도핑영역(130b)을 형성한다. 이하에서 설명의 편의상 상기 저농도 도핑영역(130b)을 LDD 영역(LDD: Lightly doped drain)이라고 칭한다.
상기 LDD 영역(130b)을 형성한 후, 감광제(PR:Photo Resist)를 도포하고 사진공정(photolithography)을 통하여 컨택홀 도핑 영역을 정의한다. 이 후, 상기 반도체층의 오픈된 양쪽 소스/드레인의 접촉 영역 상에, 고농도의 불순물을 단위면적당 대략 1020 Ions/cm2으로 도핑한 후, 상기 감광제를 제거한다. 이에 따라, 상기 반도체층(130)은 고농도로 도핑된 소스/드레인영역(130c) 및 저농도로 도핑된 LDD 영역(130b)이 형성된다. 즉, 상기 반도체층(130)은 불순물이 도핑되지 않은 채널영역(130a), 저농도로 도핑된 LDD 영역(130b) 및 전기적 신호를 인가받기 위한 소스/드레인영역(130c)이 형성된다.
이에 따라 상기 반도체층(130)의 LDD 영역(130b)은 상기 기판(110)으로부터 예상치 못한 불순물이 상기 채널영역(130a)으로 확산된다 하더라도 이로인한 상기 박막 트랜지스터(100)의 특성저하를 감소시킬 수 있다. 또한, 상기 LDD 영역(130b)은 상기 게이트 전극(150)과 이격되어 있으므로 일정전위를 갖는 드레인영역 또는 소스영역으로부터 상기 게이트 전극(150)에 미치는 전계의 영향이 감소되어 상기 박막 트랜지스터(100)가 오프일때 드레인영역과 소스영역 사이에 흐르는 누설 전류를 감소시켜, 상기 박막 트랜지스터(100)의 오프 전류특성을 향상시킨다.
상기 제1 절연층(140)은 상기 반도체층(130) 상에 형성되며, 상기 제1 절연층(140)은 상기 반도체층(130)과 상기 게이트 전극(150)을 절연하는 역할을 한다. 여기서, 상기 제1 절연층(140)의 절연 물질은 산화막 또는 질화막으로 형성되며, 이들에 제한되지는 않는다.
상기 게이트 전극(150)은 상기 제1 절연층(140) 상에 형성되며, 상기 게이트 전극(150)은 상기 반도체층(130)의 채널영역(130a)의 상부에 소정의 패턴으로 형성된다. 상기 게이트 전극(150)은 도전성 금속 예컨대, 알루미늄(Al), MoW, 몰리브덴(Mo), 구리(Cu), 은(Ag), 은합금, 알루미늄 합금 또는 ITO 등과 같은 물질 중 하나로 이루어지며, 이들에 제한되지는 않는다.
상기 제2 절연층(160)은 상기 게이트 전극(150) 상에 형성되며, 상기 제2 절연층(160)의 절연물질은 상기 제1 절연층(140)과 동일한 물질로 형성될 수 있다.
상기 소스/드레인 전극(170a,170b)은 상기 제2 절연층(160) 상에 형성되며, 상기 제1 절연층(140)과 상기 제2 절연층(160)에 형성된 콘택트 홀을 통하여 상기 반도체층(130)의 소스/드레인영역(130c)과 각각 전기적으로 연결된다.
도 2는 본 발명의 제2 실시 예에 따른 박막 트랜지스터의 단면도이다. 설명의 중복을 피하기 위해, 도 1의 제1 실시 예의 구조와 동일한 구조에 대한 구체적인 설명은 생략한다.
도 2를 참조하면, 본 발명의 제2 실시 예에 따른 박막 트랜지스터(200)는 가 요성 기판(210)과, 상기 기판(210) 상에 형성되는 확산 방지층(215)과, 상기 확산 방지층(215) 상에 형성되는 다중 버퍼층(220)과, 상기 버퍼층(220) 상에 형성되어 패터닝된 소스/드레인 영역(230c), 채널영역(230a) 및 LDD 영역(230b)을 포함하는 반도체층(230)과, 상기 반도체층(230) 상에 형성되는 제1 절연층(240)과, 상기 제1 절연층(240) 상에 형성되며, 상기 반도체층(230)과 대응되도록 형성되는 게이트 전극(250)과, 상기 게이트 전극(250) 상에 형성되는 제2 절연층(260)과, 상기 제1 절연층(240) 및 상기 제2 절연층(260)에 형성된 컨택홀을 통해 상기 반도체층(230)과 전기적으로 연결되는 소스/드레인 전극(270a,270b)과, 상기 기판(210) 하부 면에 형성되는 제3 절연층(280)을 포함한다.
상기 기판(210)은 스테인레스 스틸(SUS) 또는 티타늄(Ti) 등을 이용하여 형성되는데, 플렉서블 가능한 박막(Metal foil) 형태로 형성되는 것이 가장 바람직하다.
상기 버퍼층(220)은 다중 버퍼층으로 이루어지며, 상기 확산 방지층(215) 상에 형성된다. 상기 버퍼층(220)은 상기 기판(210) 상에 형성된 비정질 실리콘층을 다양한 결정화 방법 중 하나(예를 들면, 엑시머 레이저 방법)를 이용하여 폴리실리콘층으로 변환시키는 과정에서, 불순물이 상기 반도체층(230) 상에 확산되는 것을 방지할 수 있다. 이러한 상기 버퍼층(220)은 SiO2/SiNx(220a,220b)로 형성되며, 상기 SiO2(220a)는 200nm 내지 1μm 및 상기 SiNx(220b)는 50nm 내지 200nm 두께 범위로 형성된다.
한편, 본 발명의 제2 실시 예에서는 상기 기판(210)과 상기 버퍼층(220) 사이에 확산 방지층(215)이 형성된다. 상기 확산 방지층(215)은 비정질 실리콘층이 폴리실리콘으로 결정화될 때, 불순물이 상기 기판(200)을 통해 반도체층(230)으로 유입되는 것을 보다 효과적으로 방지한다. 여기서, 상기 확산 방지층(215)은 주석(Tin), TiAlN 및 TaSiN 등으로 형성되며, 대략 100nm 내지 400nm 두께 범위로 형성된다.
상기 제3 절연층(280)은 금속 박막으로 형성된 상기 기판(210) 하면으로 외부에서 원하지 않거나 예상치 못했던 전압 및 외부 노이즈 등이 유입되는 것을 미리 방지할 수 있다.
이에 따라 상기 LDD 영역(230b)은 상기 기판(210)으로부터 예상치 못한 불순물이 상기 채널영역(230a)으로 확산된다 하더라도 이로인한 상기 박막 트랜지스터(200)의 특성저하를 감소시킨다. 상기 반도체층(230)은 상기 LDD 영역(230b)이 형성되어, 상기 박막 트랜지스터(200)가 오프일 때 드레인영역과 소스영역 사이에 흐르는 누설전류를 감소시켜, 상기 박막 트랜지스터(200)의 오프 전류특성을 향상시킨다.
도 3은 본 발명의 제3 실시 예에 따른 박막 트랜지스터의 단면도이다. 설명의 중복을 피하기 위해, 도 1 및 도 2의 실시예에 개시된 구성요소와 동일한 구성요소에 대한 구체적인 설명은 생략한다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 박막 트랜지스터(300)는 가 요성 기판(310)과, 상기 기판(310) 상에 형성되는 확산 방지층(315)과, 상기 확산 방지층(315) 상에 형서되는 다중 버퍼층(320)과, 상기 버퍼층(320) 상에 형성되어 패터닝된 소스/드레인 영역(330c), 채널영역(330a) 및 LDD 영역(330b)을 포함하는 반도체층(330)과, 상기 반도체층(330) 상에 형성되는 제1 절연층(340)과, 상기 제1 절연층(340) 상에 형성되며, 상기 반도체층(330)과 대응되도록 형성되는 게이트 전극(350)과, 상기 게이트 전극(350) 상에 형성되는 제2 절연층(360)과, 상기 제1 절연층(340) 및 상기 제2 절연층(360)에 형성된 컨택홀을 통해 상기 반도체층(330)과 전기적으로 연결되는 소스/드레인 전극(370a,370b)을 포함한다.
상기 가요성 기판(310)은 스테인레스 스틸(SUS) 또는 티타늄(Ti) 등을 이용하여 형성되는데, 플렉서블 가능한 박막(Metal foil) 형태로 형성되는 것이 가장 바람직하다.
상기 버퍼층(320)은 다중 버퍼층으로 이루어지며, 상기 확산 방지층(315) 상에 형성된다. 상기 버퍼층(320)은 상기 기판(310) 상에 형성된 비정질 실리콘층을 다양한 결정화 방법 중 하나(예를 들면, 엑시머 레이저 방법)를 이용하여 폴리실리콘층으로 변환시키는 과정에서, 불순물이 상기 반도체층(330) 상에 확산되는 것을 방지할 수 있다. 이러한 상기 버퍼층(220)은 SiO2/SiNx(320a,320b) 및 SiO2/SiNo(320c,320d)로 형성되며, 상기 SiO2/SiNx(320a,320b)의 SiO2(320a)는 200nm 내지 1μm 및 상기 SiNx(320b)는 50nm 내지 200nm로 형성되며, 상기 SiO2/SiNo(320c,320d)의 SiO2(320c)는 50nm 내지 1μm 및 상기 SiNo(320d)는 50nm 내지 200nm두께 범위로 형성된다.
한편, 본 발명의 제3 실시예에서는 상기 기판(310)과 상기 버퍼층(320) 사이에 확산 방지층(315)이 형성된다. 상기 확산 방지층(315)은 비정질 실리콘층이 폴리실리콘으로 결정화될 때, 불순물이 상기 기판(310)을 통해 반도체층(330)으로 유입되는 것을 보다 효과적으로 방지한다. 여기서, 상기 확산 방지층(315)은 주석(Tin), TiAlN 및 TaSiN 등으로 형성되며, 대략 100nm 내지 400nm 두께 범위로 형성된다.
이에 따라 상기 반도체층(330)은 상기 LDD 영역(330b)이 형성되어, 상기 박막 트랜지스터(300)가 오프일 때 드레인영역과 소스영역 사이에 흐르는 누설전류를 감소시켜, 상기 박막 트랜지스터(300)의 오프 전류특성을 향상시킨다.
본 실시예에서의 LDD 영역을 형성하는 방법으로는, 게이트 전극을 셀프얼라인 마스크로 활욜하여 LDD 영역을 형성하였으나, 게이트 전극을 형성할 때 게이트 전극의 폭이 감광제의 패턴폭보다 작게 되도록 게이트 전극물질, 즉 게이트전극을 언더켓팅하여 형성할 수 있으며, 게이트의 측벽에 사이드월을 형성한 다음 소스/드레인 영역을 형성할 수 있음은 물론이다.
이상 본 발명을 상세히 설명하였으나 본 발명은 이에 한정되지 않으며, 본 발명이 속하는 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
이상과 같이, 본 발명에 의하면, 박막 트랜지스터의 기판 상에 확산 방지층 및 다중 버퍼층을 형성함으로써, 고온 공정시 스테인리스 스틸과 같은 금속 박막으로 이루어진 기판의 불순물 등이 반도체층으로 확산되는 경우, 기판과 반도체층 사이에 형성된 다중 버퍼층 및 확산 방지층을 통해 이들 사이에 발생되는 불순물을 최소화할 수 있다. 또한, 반도체층 내에 형성된 LDD 영역에 의하여 오프상태에서의 누설전류를 감소시켜 소자특성 저하를 방지할 수 있다.
이에 따라, 고해상도, 고성능의 플렉서블 디스플레이를 구현 할 수 있다.

Claims (12)

  1. 가요성 기판과,
    상기 기판 상에 형성되는 다중 버퍼층과,
    상기 버퍼층 상에 형성되어 패터닝된 소스/드레인 영역, 채널영역 및 저농도 도핑 영역을 포함하는 반도체층과,
    상기 반도체층 상에 형성되는 제1 절연층과,
    상기 제1 절연층 상에 형성되며, 상기 반도체층과 대응되도록 형성되는 게이트 전극과,
    상기 게이트 전극 상에 형성되는 제2 절연층과,
    상기 제1 절연층 및 상기 제2 절연층에 형성된 컨택홀을 통해 상기 반도체층과 전기적으로 연결되는 소스/드레인 전극을 포함하는 박막 트랜지스터.
  2. 제1 항에 있어서, 상기 버퍼층은 SiO2/SiNx로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  3. 제1 항에 있어서, 상기 버퍼층은 SiO2/SiNx 및 SiO2/SiNO로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  4. 제1 항에 있어서, 상기 버퍼층은 2μm 두께 이하로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  5. 제1 항에 있어서, 상기 가요성 기판과 상기 버퍼층 사이에 확산 방지층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
  6. 제5 항에 있어서, 상기 확산 방지층은 TiN, TiAlN 및 TaSiN 중 하나로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  7. 제1 항에 있어서, 상기 가요성 기판은 금속 박막인 것을 특징으로 하는 박막 트랜지스터.
  8. 제7 항에 있어서, 상기 금속 박막은 스테인리스 스틸, 티타늄을 이용하여 형성하는 것을 특징으로 하는 박막 트랜지스터.
  9. 제1 항에 있어서, 상기 가요성 기판 하면에 제3 절연층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
  10. 제9 항에 있어서, 상기 제3 절연층은 SiO2 및 SiNx 중 적어도 어느 하나로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  11. 가요성 기판 상에 다중 버퍼층을 형성하는 단계와,
    상기 버퍼층 상에 패터닝된 반도체층을 형성하는 단계와,
    상기 반도체층 상에 제1 절연층을 형성하는 단계와,
    상기 제1 절연층 상에 게이트 전극을 형성시킨 후, 상기 반도체층과 대응되도록 게이트 전극을 패터닝하여 형성하는 단계와,
    상기 게이트 전극을 마스크로 이용하여 상기 반도체층 패턴 상에 저농도 불순물을 이온주입하여 저농도 도핑 영역을 형성하고,
    상기 반도체층 상에 감광제를 도포한 후, 사진 공정을 통해 컨택홀 도핑영역을 정의한 후, 상기 오픈된 소스/드레인 영역에 고농도의 불순물을 이온주입하여 소스/드레인 영역을 형성한 후, 상기 감광제를 제거하는 단계와,
    상기 게이트 전극 상에 제2 절연층을 형성하는 단계와,
    상기 제1 절연층과 상기 제2 절연층을 관통하는 콘택 홀을 형성시킨 후, 전극을 증착하고 소스전극 및 드레인 전극을 패터닝하여 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
  12. 제11 항에 있어서, 상기 가요성 기판과 상기 반도체층 사이에 확산 방지층을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조방법.
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