KR20070054046A

KR20070054046A - 표면 전도형 전자방출 표시소자 및 그 제조 방법

Info

Publication number: KR20070054046A
Application number: KR1020050112021A
Authority: KR
Inventors: 이성은; 김동천; 성면창; 박창서; 최영환
Original assignee: 엘지전자 주식회사
Priority date: 2005-11-22
Filing date: 2005-11-22
Publication date: 2007-05-28
Also published as: KR100739149B1

Abstract

본 발명은 표면 전도형 전자방출 표시소자 및 그 제조 방법에 관한 것으로, 종래에 포밍 공정은 도전막의 두 전극에 고압 펄스를 가해 도전막에 순간적인 고온 발생을 유도하여 균열을 형성하는 공정이므로 전자 방출 영역인 균열이 소정 간격으로 균일하게 형성되지 않고 불규칙한 형상과 간격을 갖는 SCE 소자를 형성하는 문제점이 있었다. 이러한 문제점을 감안한 본 발명은 기판 상에 대향 배치된 두 개의 전극과; 상기 두 개의 전극 사이의 기판 상에 형성된 소수성 화합물 패턴과; 상기 소수성 화합물 패턴의 영역이 다른 영역에 비해 얇게 형성된 도전막과; 상기 소수성 화합물 패턴을 따라 상기 도전막에 형성된 갭으로 구성되어 SCE 소자의 캐소드 전극과 게이트 전극 사이의 기판 표면에 물성 차이를 유도하여 도전막에 균열이 발생할 위치의 도전막 두께를 다른 영역의 도전막에 비해 상대적으로 얇게 형성하고 도전막 중심 영역에 고저항 영역을 자발적으로 형성하도록 유도하여 도전막에 포밍 공정을 실시함으로써 도전막에 균일한 형태의 갭을 형성하는 효과가 있다.

Description

표면 전도형 전자방출 표시소자 및 그 제조 방법{SURFACE CONDUCTION ELECTRON EMITTING DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}

도 1은 전형적인 SCE소자의 구조를 보인 평면도 및 단면도.

도 2는 종래 표면 전도형 전자방출 표시소자의 제조 공정을 설명하기 위한 수순 단면도 및 평면도.

도 3은 본 발명의 실시 예에 따른 표면 전도형 전자방출 표시소자의 제조 공정을 설명하기 위한 수순 단면도 및 평면도.

도 4는 본 발명의 다른 실시 예에 따른 표면 전도형 전자방출 표시소자의 제조 공정을 설명하기 위한 수순 단면도 및 평면도.

**도면의 주요부분에 대한 부호의 설명**

302 : 캐소드 전극 303 : 게이트 전극

305 : 소수성 잉크 306 : 도전막 형성용 잉크

307 : 도전막

본 발명은 표면 전도형 전자방출 표시소자 및 그 제조 방법에 관한 것으로, 특히 포밍 공정에 의한 도전막의 균열을 균일하게 형성할 수 있게 한 표면 전도형 전자방출 표시소자 및 그 제조 방법에 관한 것이다.

종래 표면 전도형 전자방출 소자(Surface conduction electron emitting device)는 음극선관처럼 전자방출원에서 전자를 방출하여 형광체에 충돌시켜 빛을 생성한다. 상기 표면 전도형 전자방출 소자를 디스플레이 분야에 적용하여 크기 및 전력 소모를 감소시키면서도 높은 해상도를 제공할 수 있는 박막 디스플레이의 개발이 활발하다. 상기 박막 디스플레이는 전극 구조가 간단하고, CRT와 같은 원리로 고속 동작이 가능하며 무한대의 칼라, 무한대의 그레이 스케일, 높은 휘도, 높은 비디오 속도 등 디스플레이가 가져야 할 장점들을 갖추고 있다.

표면 전도형 전자방출 소자에는 구성된 재료 및 제조 방법에 따라 실리콘이나 몰리브덴 팁형상을 이용하는 고전적인 스핀트(Spindt) 방식으로부터 두 금속 사이에 절연층을 끼운 MIM(Metal-Insulator-Metal)방식, 절연체 대신 나노실리콘을 이용한 BSD(Ballistic), 그리고 에미터로서 탄소 나노튜브를 사용하는 CNT-FED가 있다.

최근에는 이와는 다른 방식의 전자 방출 방식으로서 표면전도형 전자방출(Surface Conduction electron Emission : SCE)방식이 알려지고 있으며, 이를 이용한 표면전도형 전자방출 디스플레이, 일명 SED(Surface Conduction Electron Emission Display)가 개발되어 시연되기도 하였다.

상기 SCE 방식은 원래 1965년 엠.아이.엘리슨(M.I. Elison)에 의해 SnO2박막에서 발견된 것으로(Radio Eng. Electron Phys.1965), 기판상의 작은 영역으로 형 성된 박막의 표면에 대해 평행하게 전류를 흘림으로써 전자 방출이 일어나는 현상을 이용한 것이다. 이 현상은 이후 Au박막(G. Ditter, Thin Solid Films' Vol.9, p.317,1972), In2O3/SnO2 박막(M. Hartwell, IEEE Trans. ED Conf, p.519, 1975), 혹은 탄소 박막(Hisashi Araki, Vol.26, No.1, p.22, 1983)등 여러 물질에서 관찰되었다.

도 1은 전형적인 SCE소자의 구조를 보인 평면도 및 단면도로서, SED의 핵심 소자인 SCE소자의 구조는 Ti/Pt가 형성된 유리 기판(101)상에 캐소드 전극(102)과 게이트 전극(103)이 형성되고 Ag 페이스트(미도시)가 후막 인쇄되어 상기 캐소드 전극(102)과 게이트 전극(103)을 배선한다. 캐소드 전극(102)과 게이트 전극(103) 사이에는 잉크젯 공정과 소성에 의해 PdO층의 도전막(104)이 형성되고, 수소 환경에서 통전 포밍(electronic forming)으로 지칭되는 포밍 공정에 의해 캐소드 전극(102)과 게이트 전극(103)에 직류 전압 펄스가 인가되어 PdO 도전막(104)에 매우 좁은(~수십나노) 크랙(crack)이 형성된다. 상기 크랙 주위에는 유기 가스 환경에서 활성화 공정에 의해 탄소막(105)이 형성되어 수십 나노미터였던 갭(Gap)이 수 나노미터 크기로 작아진다. 따라서 수 나노미터의 갭에 전압이 걸리면 전계 강도가 커지고, 보다 낮은 전압에서 전자의 양자역학적 터널링(tunneling)이 일어날 수 있다.

상기 전자의 양자역학적 터널링은 수 나노미터의 갭에 높은 전기장이 걸릴 때 나타나는 현상이고 갭의 형상은 도전막의 갭에 높은 전기장이 걸리도록 뾰족한 형상을 구성하여야 한다. 즉, 갭에 뾰족한 형상을 구성하기 위한 포밍 공정은 갭의 형상을 결정짓는 핵심 공정으로 두 전극에 일정한 직류 전압 펄스를 인가하여 상기 전극보다 더 큰 저항을 갖는 도전막에 전류를 흐르게 하여 도전막을 국부적으로 파괴, 변형 혹은 변질시킴으로써 전기적으로 고저항 상태를 만든다. 상기 포밍 공정에 의해 도전막 상에 매우 좁은(수십나노) 갭이 형성되며 도전막에 비해 고저항의 갭이 형성된다.

SCE 소자를 동작시키기 위해 두 전극 양단에 펄스형 전압이 인가되며 이때 캐소드 전극과 게이트 전극 사이에 전도 전류가 흐르고 캐소드 전극의 방출 전자에 의한 방출 전류가 흐른다. 상기 전도 전류가 캐소드 전극과 게이트 전극 사이의 도전막을 흐를 때 표면전도 전자 방출 현상에 의해 도전막의 갭으로부터 전자가 방출되며 이때 방출 전자에 의한 방출 전류는 도전막을 따라 직접 흐르는 전도 전류에 비해 매우 작다. SCE 소자의 효율은 전도 전류에 대한 방출 전류의 비로 정해지므로 좋은 효율을 갖기 위해 방출전류를 높이고 전도전류를 최소화하여야 한다. 전도전류를 최소화하기 위해서는 도전막의 저항을 높여야 하고, 방출전류를 높이기 위해서는 도전막의 갭에 높은 전기장이 걸리도록 뾰족한 형상을 형성해야 한다.

도전막에 갭을 형성하는 포밍 공정은 도전막에 소정 간격의 갭을 형성하면서 부분적으로 매우 높은 저항을 가진 틈(fissure)을 형성하여 전도전류를 최소화할 수 있다. 또한, 캐소드 전극과 게이트 전극에 펄스 전압이 가해지면 상기 포밍 공정에 의해 형성된 틈의 모서리 부분에 전기장이 집중되므로 모서리 부분에서 전자가 쉽게 방출하여 방출전류를 높일 수 있다. 이러한 이유로 인하여 포밍 공정은 SCE 소자 제작의 필수적인 공정이며 SEC 소자의 특성을 좌우하는 핵심적인 공정이 다.

도 2는 종래 표면 전도형 전자방출 표시소자의 제조 공정을 설명하기 위한 수순 단면도 및 평면도로서, 유리 기판(201) 위에 SCE 소자의 캐소드 전극(202)과 게이트 전극(203)을 형성하고, 상기 전극을 형성한 후에 Ag 페이스트를 이용하여 배선 전극을 형성하고, 실제 전자방출영역이 되는 도전막(204)을 형성하기 위해 잉크젯 공정을 이용하여 상기 두 전극(202, 203) 사이에 도전막(204)을 도포하고, 열처리에 의해 PdO 층(205)을 형성한다. 상기 잉크젯 공정은 고정세화에 한계가 있고 대면적에 SCE 소자를 형성할 때 공정 시간을 증가시키고, 도전막 형상과 도전막 두께를 균일하게 제어하기 곤란한 단점을 갖는다.

계속해서 상기 형성된 PdO 층(205)에 전자 방출 영역을 형성하기 위해 포밍 공정을 실시한다. 상기 포밍 공정은 수소가스 분위기하에서 SCE 소자의 두 전극 사이에 전압 펄스를 인가하여 PdO 층(205)을 환원시키고 도전막의 일부에 국부적인 변형을 유발시켜 전자 방출 영역을 형성한다. 그리고 전자방출 효율을 높이기 위해 상기 국부적인 변형이 일어난 도전막(206)에 탄소막을 증착한다. 이상 제조 공정에 의해 형성된 SCE 소자의 평면을 보면 도전막(207, 208)에 균열이 불규칙하게 형성되어 있음을 알 수 있고, 각각의 SCE 소자마다 균열 형태가 서로 다름도 알 수 있다.

상기 포밍 공정은 통전 포밍으로 지칭되는 캐소드 전극(202)과 게이트 전극(203)에 펄스 전압을 인가하여 주울열에 의하여 변형을 발생시키는 방법을 사용하고 있다. 상기 주울열에 의한 변형은 도전막에서 특별히 저항이 높은 부분에 집중 적으로 발생하므로 변형 위치를 정의하기가 쉽지 않고 균일한 변형 형태를 만들기도 어렵다. 또한 변형 위치가 달라지면 방출되는 전자빔의 위치가 변하게 되고 불규칙한 변형 형태가 만들어질 경우 전자 방출 특성에 변화가 발생한다. 또한, 전자 방출 특성이 서로 다른 SCE 소자를 디스플레이에 응용할 경우 디스플레이의 화질, 휘도 등 균일성에 문제가 발생한다.

상기 제조 공정을 통한 SCE 소자 제작의 경우 도전막 두께, 도전막 질 및 전자방출영역의 위치(균열 위치)를 균일하게 형성하는 것이 반드시 요구되지만 용이하지 않다. SCE 소자의 균일하지 못한 도전막과 균열 위치는 전자 방출 특성에 영향을 미치므로 다수의 SCE 소자를 형성한 SED의 경우 동일 조건의 동작 환경에서 각 SCE 소자의 전자 방출 특성이 서로 달라 휘도의 균일성을 저하시킨다.

또한, SCE 소자를 집적한 SED를 안정적으로 표시하기 위해서는 각각의 SCE 소자의 전자 방출 영역의 위치가 균일해야 하지만 전자 방출 영역을 형성하는 포밍 공정의 특성상 전자 방출 영역이 원하는 위치에 바람직한 형태로 형성되지 않는다.

또한, 전자 방출 영역이 균일하지 못한 다수의 SCE 소자로 구성된 SED의 경우 각각의 SCE 소자에 동일 전압을 인가하여 구동시킬 때 각 SCE 소자의 전자 방출량 즉, 전자 빔은 균일하지 못하고 이는 표시 화면에 있어서 휘도 편차가 발생한다.

또한, 종래 포밍 공정에서 전자 방출 영역의 형성 위치를 제어하는 것은 용이하지 않고 포밍 공정은 도전막의 두 전극에 고압 펄스를 가해 도전막에 순간적인 고온 발생을 유도하여 균열을 형성하는 공정이므로 전자 방출 영역인 균열이 소정 간격으로 균일하게 형성되지 않고 불규칙한 형상과 간격을 갖는 SCE 소자를 형성한다. 이는 SCE 소자의 신뢰성에도 영향을 미칠 수 있다.

따라서 본 발명은 상기와 같은 문제점을 감안하여 창안한 것으로, SCE 소자의 전극 사이에 위치하는 기판 표면에 물성 차이를 유도하여 균열이 발생할 위치의 도전막 두께를 다른 영역의 도전막에 비해 상대적으로 얇게 형성할 수 있도록 한 표면 전도형 전자방출 표시소자 및 그 제조 방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명은, 기판 상에 대향 배치된 두 개의 전극과; 상기 두 개의 전극 사이의 기판 상에 형성된 소수성 화합물 패턴과; 상기 두 전극을 포함하는 영역에 형성되며 상기 소수성 화합물 패턴의 영역이 다른 영역에 비해 얇게 형성된 도전막과; 상기 소수성 화합물 패턴을 따라 상기 도전막에 형성된 갭으로 구성한 것을 특징으로 한다.

또한, 두 개의 전극이 형성된 기판에서, 상기 두 전극 사이의 기판 상에 소수성 화합물을 접촉 프린팅하여 기판 표면의 특성을 바꾸는 단계와; 상기 두 전극 사이에 유기금속 화합물로 도전막을 형성하는 단계와; 상기 소수성 화합물 프린팅 패턴을 따라 상기 상기 도전막에 갭을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.

이하, 본 발명에 따른 실시 예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

본 발명을 설명하기 위하여 첨부된 것으로, 도 3은 본 발명의 실시 예에 따른 SCE 소자의 제조 공정을 설명하기 위한 수순 단면도 및 평면도이고, 도 4는 본 발명의 다른 실시 예에 따른 SCE 소자의 제조 공정을 설명하기 위한 수순 단면도 및 평면도이다.

이하, 본 발명에 의한 것으로, SCE 소자 및 그 제조 방법을 첨부된 도면을 참조하여 설명한다.

상기 첨부된 도 3을 참조하여, 본 발명에 의한 SCE 소자를 설명하면, SCE 소자에서 캐소드 전극(302)과 게이트 전극(303) 사이의 중심 영역에 위치하는 도전막(317)은 다른 영역의 도전막(307)에 비해 상대적으로 얇게 형성되어 있다. 상기 얇게 형성된 도전막(317)에는 다른 영역의 상대적으로 두껍게 형성된 도전막(307)에 비해 포밍 공정의 전압 펄스에 의한 주울열이 집중되어 균열이 발생하는 구성이다.

상기 SCE 소자에서 전극 사이의 중심 영역에 도포된 소수성 잉크(305)와 유기 성질을 갖는 PdO 도전막 형성용 잉크(306)는 서로 다른 물성 차이를 갖는다. PdO 도전막 잉크(306)는 물성 차이에 따라 전극 사이의 중심 영역에 도포되지 않고 그 외 영역에 도포된다. 즉, 캐소드 전극(302)과 게이트 전극(303) 사이의 중심 영역에 위치하는 도전막(317)은 다른 영역의 도전막(307)에 비해 상대적으로 얇게 형성되어 자발적인 고저항 영역이 형성된다. 얇게 형성된 도전막(317)에는 포밍 공정의 전압 펄스에 의한 주울열이 집중되어 균열이 발생한다.

이하, 상기와 같은 구성에 의한 것으로, 본 발명에 의한 SCE 소자의 제조 방법을 첨부된 도면을 참조하여 설명한다.

도 3은 본 발명의 실시 예에 따른 SCE 소자의 제조 공정을 설명하기 위한 수순 단면도 및 평면도로서, 이를 통해 본 발명을 상세히 설명하도록 한다.

먼저, 도 3a에 도시한 바와 같이 기판(201) 상에 전극을 형성하기 위해 포토 리소그라피 공정에 의해 Ti/Pt를 진공 증착하여 캐소드 전극(302)과 게이트 전극(303)을 형성한다.

그다음, 본 발명의 실시 예는 고정세 패턴을 형성할 수 있는 소프트 리소그래피 방법을 이용하여 SCE 소자의 캐소드 전극과 게이트 전극 사이의 기판 상에 표면 특성 차이를 유도하여 도전막에 균열이 발생할 위치의 도전막 두께를 다른 영역의 도전막에 비해 상대적으로 얇게 형성한다. 즉, 본 발명의 실시 예는 전극 사이의 기판에 소수성 표면 처리에 의한 기판 표면의 특성 차이를 유도하고 잉크젯 공정에 의해 도포되는 도전막의 중심 영역을 상대적으로 얇게 형성하여 포밍 공정에 의한 균열 발생을 유도한다.

상기 표면 특성 차이를 유도하기 위해, 본 발명의 실시 예는 소프트 리소그래피 방법에 사용되는 소프트 몰드의 재료로 PDMS(Poly Dimethyl Siloxane)와 같이 투명하면서도 탄성이 있는 재질을 사용하여 소수성 표면 처리를 실시할 때 기판에 충격을 주지 않으면서 원하는 위치에 기판 표면의 특성 차이를 유도한다. 또한, 본 발명의 실시 예는 기판에 표면 특성 차이를 유도하기 위한 소수성 영역을 형성하기 위하여 불소화클로르 알킬실란(perfluorinated trichloroalkylsilane)과 같은 소수성 화합물로 구성된 잉크 용액을 이용한다.

도 3b에 도시한 바와 같이 패턴 형상 및 폭을 갖는 PDMS 소프트 몰드(304)에 소수성 잉크(305)를 도포한다. 여기서, 상기 PDMS 소프트 몰드(304)의 형성에는 미리 반도체 공정에 의해 0.1~0.5um 사이의 폭을 가진 패턴을 제작하고 상기 제작된 패턴에 경화제와 섞은 PDMS를 도포하여 열경화함으로써 원하는 형상의 몰드를 제작한다. 그리고 소수성 잉크(305)로는 대표적인 화합물로 불소화클로르 알킬실란과 같은 소수성 화합물과 점도를 조절하기 위한 용액을 적절한 휘발성을 가진 유기 용매에 소정 농도로 묽혀서 제작하여 사용한다.

이때, 본 발명의 실시 예에서 상기 PDMS 소프트 몰드(304)는 적절한 패턴 설계에 의해 전자방출영역의 범위를 인위적으로 조절하여 전자방출영역의 형상과 간격을 원하는 형태로 형성하고 전자 방출 특성을 조절하는 역할을 한다. 상기 전자 방출 특성은 전자방출영역의 형상과 간격에 의해 좌우되며 상기 PDMS 소프트 몰드(304)의 패턴은 전자방출영역의 형상과 간격을 좌우한다.

상기 PDMS 소프트 몰드(304)에 소수성 잉크(305)를 도포한 다음, 도 3c에 도시된 바와 같이 PDMS 소프트 몰드(304)를 이용하여 전극이 형성된 기판의 전극 중심 영역에 소수성 잉크(305)를 접촉 프린팅하여 기판 표면에 물성 차이를 구현한다. 그리고 도 3d에 도시된 바와 같이 소수성 잉크를 건조한다.

그다음, 도 3e에 도시된 바와 같이 소수성 잉크(305)가 접촉 프린팅된 기판(201)에 Pd 유기 화합물의 잉크 용액(306)을 잉크젯 방법 또는 디스펜싱 방법으로 캐소드 전극(302)과 게이트 전극(303) 사이에 도포한다. 이때 소수성 잉크(305)가 상기 두 전극의 중심 영역에 접촉 프린팅되어 소수성 잉크(305)가 존재하는 영역과 그렇지 않은 영역 사이에 표면 특성 차이가 발생한다. 소수성 잉크(305)가 존재하 는 영역에는 Pd 유기 화합물의 잉크 용액(306)이 도포되지 않게 되고 그 외 영역에는 도포되어 소수성 잉크(305)가 존재하는 영역에 자발적인 고저항 영역이 형성된다.

상기 Pd 유기 화합물의 잉크 용액(306)이 두 전극 사이에 도포된 다음, 도 3f에 도시된 바와 같이 대기 중에서 10~20분 동안 350~400도로 열처리하여 미세입자의 PdO로 구성된 도전막(307)을 형성한다. 이때, 소수성 잉크와 Pd 유기 화합물의 잉크 용액간의 물성 차이는 Pd 유기 화합물의 잉크 용액의 도포 차이를 유발하여 상기 도전막의 중심영역에는 미세한 나노 갭이 형성된다.

그다음, 본 발명의 실시 예는 상기 도전막에 포밍 공정을 실시하여 도전막 중심 영역에 고저항 영역을 자발적으로 형성하도록 유도함으로써 여러 SCE 소자마다 균일한 형태의 갭을 형성한다.

즉, 도 3g에 도시된 바와 같이 전자방출영역을 형성하기 위해 도전막이 형성된 기판을 진공장치 내에 배치하고 펄스 전압을 캐소드 전극(302)과 게이트 전극(303)간에 인가하면서 H2 2% + N2 98%의 혼합가스를 일정압력까지 상기 진공장치 내로 주입하여 PdO 층을 Pd 금속층으로 환원 처리함과 동시에 전기적 포밍 공정을 진행하여 도전막에 원하는 폭의 나노 갭(308)을 형성한다. 이때, 상기 캐소드 전극(302)과 게이트 전극(303) 사이의 저항이 1M옴 이상되는 시점에 전압 인가를 중지하여 전자방출영역의 형성 공정을 완료한다.

이상, 본 발명의 실시 예에서 다수 전극 쌍이 형성된 대면적을 갖는 기판 상의 소정 위치에 균일한 형상과 간격을 갖는 전자방출영역을 형성한다.

다수의 도전막(309)을 기판에 도포하고 나노 갭을 형성할 때 상기 제조 공정과 같이 물성 차이를 이용하여 도전막(309)에 나노 갭을 형성하면 나노 갭이 소수성 잉크의 접촉 패턴을 따라 형성되므로 각각의 나노 갭간의 균일성 확보가 가능하다. 이로 인해 나노 갭을 구비하는 SCE 소자를 집적하여 SED를 제작함에 있어 패널 크기와 무관하게 전체 패널에 대해 각 단위픽셀간의 균일성 확보가 가능하다. 또한, 종래 제조 방법에 비해 각 픽셀간의 균일성을 유지하기 위한 다양한 보상 회로가 요구되지 않는다.

이상 소프트 몰드를 이용한 접촉 프린팅으로 기판에 물성 차이를 유발하는 방법과는 다르게 롤투롤(roll-to-roll) 공정을 이용하여 다수 전극 쌍이 형성된 대면적을 갖는 기판 상의 소정 위치에 물성 차이를 유도하는 다른 실시 예를 설명한다.

본 발명의 다른 실시 예는 롤투롤 공정을 이용하여 다수 전극 쌍이 형성된 대면적을 갖는 기판 상의 소정 위치에 표면 특성 차이를 유도하여 균일한 형상과 간격을 갖는 전자방출영역을 형성함으로써 대면적 평판 디스플레이를 구성하는 다수의 SCE 소자가 균일한 전자 방출 특성을 갖도록 제작한다.

도 4는 본 발명의 다른 실시 예에 따른 SCE 소자의 제조 공정을 설명하기 위한 수순 단면도 및 평면도로서, 이를 통해 본 발명을 상세히 설명하도록 한다.

먼저, 도 4a에 도시된 바와 같이 기판(401) 상에 다수의 전극 쌍이 형성되어 있다. 전극 쌍은 캐소드 전극과 게이트 전극으로 구성되며 두 전극 사이에는 전자방출영역이 형성되어야 한다.

상기 전자방출영역을 형성하기 위해 도 4b에 도시된 바와 같이 롤투롤 공정을 이용하여 각 전극 쌍의 중심 영역에 소수성 잉크(404)를 접촉 프린팅한다. 롤투롤 공정은 전극 쌍의 중심 영역간의 거리에 맞게 이격되어 배치된 PDMS 소프트 몰드를 롤(402) 표면에 구비하고 상기 PDMS 소프트 몰드에 소수성 잉크(404)를 도포하고 롤을 회전시켜 기판(401) 상에 소수성 잉크를 접촉 프린팅한다.

롤투롤 공정에서 두 롤(403)을 마주 대어 회전시켜 롤 표면에 소수성 잉크(404)를 균일하게 도포하고 PDMS 소프트 몰드를 구비하는 롤(402)을 상기 소수성 잉크(404)가 도포된 롤에 마주 대어 회전시켜 상기 PDMS 소프트 몰드에 소수성 잉크(404)를 도포한다. 그리고 기판(401)을 이동시키면서 PDMS 소프트 몰드를 구비하는 롤(402)을 기판(401) 상에 접촉하여 기판(401)에 형성된 각 전극 쌍의 중심 영역에 소수성 잉크(404)를 접촉 프린팅한다. 즉, 롤투롤 공정은 전극 패턴에 맞는 소정 간격 및 폭의 소프트 몰드를 롤(402) 표면에 형성하고 실시간으로 소수성 잉크(404)를 소프트 몰드에 전이시키면서 연속공정으로 소프트 몰드의 소수성 잉크(404)를 기판 상에 위치하는 전극 쌍의 중심 영역에 접촉 프린팅하여 표면 특성 차이를 유도하도록 처리하는 공정이다.

여기서, 대면적 패널을 구현하기 위해 대면적 평판 몰드를 이용해서 한 번의 접촉 프린팅 방법도 이용 가능하지만 공정의 유용성면에서 상기 롤투롤 공정을 이용하는 것이 바람직하다.

상기 소수성 잉크(404)의 접촉 프린팅에 의해 기판(401)에 표면 특성 차이가 유도된 다음, 도 4c에 도시된 바와 같이 소수성 잉크가 접촉 프린팅된 기판(401)에 Pd 유기 화합물의 잉크 용액(405)을 잉크젯 방법 또는 디스펜싱 방법으로 캐소드 전극과 게이트 전극 사이에 도포한다.

상기 Pd 유기 화합물의 잉크 용액(405)이 두 전극 사이에 도포된 다음, 도 4d에 도시된 바와 같이 대기 중에서 10~20분 동안 350~400도로 열처리하여 미세입자의 PdO로 구성된 도전막(406)을 형성한다. 이때, 소수성 잉크(404)와 Pd 유기 화합물의 잉크 용액(405)간의 물성 차이는 Pd 유기 화합물의 잉크 용액의 도포 차이를 유발하여 상기 도전막(406)의 중심영역에는 미세한 나노 갭이 형성된다.

그다음, 도 4e에 도시된 바와 같이 전자방출영역을 형성하기 위해 도전막(406)이 형성된 기판을 진공장치 내에 배치하고 펄스 전압을 캐소드 전극과 게이트 전극간에 인가하면서 H2 2% + N2 98%의 혼합가스를 일정압력까지 상기 진공장치 내로 주입하여 PdO 층을 Pd 금속층으로 환원 처리함과 동시에 전기적 포밍 공정을 진행하여 도전막(406)에 원하는 폭의 나노 갭(407)을 형성한다. 이때, 상기 캐소드 전극과 게이트 전극 사이의 저항이 1M옴 이상되는 시점에 전압 인가를 중지하여 전자방출영역의 형성 공정을 완료한다.

이상 본 발명은 롤투롤 공정을 이용하여 기판에 형성된 다수의 전극 쌍의 중심 영역에 소수성 잉크를 접촉 프린팅하여 물성 차이를 유도하여 도전막(408)의 형상 균일성도 확보할 수 있을 뿐만 아니라 균일한 화상구현에 반드시 요구되는 균일한 나노 갭 형성을 동시에 확보하는 방법을 제공한다.

이상에서 상세히 설명한 바와 같이, 본 발명은 SCE 소자의 캐소드 전극과 게 이트 전극 사이의 기판 표면에 물성 차이를 유도하여 도전막에 균열이 발생할 위치의 도전막 두께를 다른 영역의 도전막에 비해 상대적으로 얇게 형성하고 도전막 중심 영역에 고저항 영역을 자발적으로 형성하도록 유도하여 도전막에 포밍 공정을 실시하여 함으로써 도전막에 균일한 형태의 갭을 형성하는 효과가 있다.

또한, 본 발명은 다수 전극 쌍이 형성된 대면적을 갖는 기판 상의 소정 위치에 물성 차이를 유도하여 균일한 형상과 간격을 갖는 전자방출영역을 형성함으로써 대면적 평판 디스플레이를 구성하는 다수의 SCE 소자가 균일한 전자 방출 특성을 갖도록 제작하고 각 SCE 소자의 전자 방출량을 균일하게 하여 휘도차를 개선하고 화질의 신뢰도를 높이는 효과가 있다.

Claims

기판 상에 대향 배치된 두 개의 전극과;

상기 두 개의 전극 사이의 기판 상에 형성된 소수성 화합물 패턴과;

상기 두 전극을 포함하는 영역에 형성되며 상기 소수성 화합물 패턴의 영역이 다른 영역에 비해 얇게 형성된 도전막과;

상기 소수성 화합물 패턴을 따라 상기 도전막에 형성된 갭으로 구성된 것을 특징으로 하는 표면 전도형 전자방출 표시소자.
제1항에 있어서, 상기 소수성 화합물 패턴은

불소화클로르 알킬실란(perfluorinated trichloroalkylsilane)을 포함하는 소수성 화합물에 의해 형성되게 구성된 것을 특징으로 하는 표면 전도형 전자방출 표시소자.
제1항에 있어서, 상기 소수성 화합물 패턴은

상기 두 개의 전극에 평행한 일자 형태를 가지도록 구성된 것을 특징으로 하는 표면 전도형 전자방출 표시소자.
두 개의 전극이 형성된 기판에서,

상기 두 전극 사이의 기판 상에 소수성 화합물을 접촉 프린팅하여 기판 표면 의 특성을 바꾸는 단계와;

상기 두 전극 사이에 유기금속 화합물로 도전막을 형성하는 단계와;

상기 소수성 화합물 프린팅 패턴을 따라 상기 상기 도전막에 갭을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 표면 전도형 전자방출 표시소자의 제조 방법.
제4항에 있어서, 상기 소수성 화합물을 접촉 프린팅하는 단계는

소프트 몰드를 사용하여 상기 소수성 화합물을 상기 기판 상에 접촉 프린팅하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 표면 전도형 전자방출 표시소자의 제조 방법.
제5항에 있어서, 상기 소프트 몰드는

몰드 사이를 결정하는 갭의 범위를 인위적으로 조절하여 갭의 형상과 간격을 원하는 형태로 형성되게 이루어진 것을 특징으로 하는 표면 전도형 전자방출 표시소자의 제조 방법.
제5항에 있어서, 상기 소프트 몰드는

PDMS(Poly Dimethyl Siloxane)를 포함하는 투명하면서도 탄성이 있는 재질을 사용하여 이루어진 것을 특징으로 하는 표면 전도형 전자방출 표시소자의 제조 방법.
제4항에 있어서, 상기 소수성 화합물을 접촉 프린팅하는 단계는

롤투롤 공정에 의해 상기 소수성 화합물을 접촉 프린팅하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 표면 전도형 전자방출 표시소자의 제조 방법.