JP2004192812A - 電子放出素子の製造方法 - Google Patents
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Abstract
【課題】ＳＥＤ電子放出素子において、非選択電流の低減を目的とする。
【解決手段】導電性薄膜（素子膜）と帯電防止膜除去膜と帯電防止膜を形成し、帯電防止膜除去膜を除去することで帯電防止膜を除去し、電子放出素子の亀裂上に帯電防止膜をなくすことで切れ残りを防ぎ、非選択電流を低減させる。
【選択図】 図１
【解決手段】導電性薄膜（素子膜）と帯電防止膜除去膜と帯電防止膜を形成し、帯電防止膜除去膜を除去することで帯電防止膜を除去し、電子放出素子の亀裂上に帯電防止膜をなくすことで切れ残りを防ぎ、非選択電流を低減させる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は電子放出素子及びそれを電子源として用いた表示装置等の画像形成装置に関わり、特に電子放出素子の放電および素子に流れるリーク電流を抑制するための電子放出素子形成方法に関する。
【０００２】
【従来の技術】
従来、電子放出素子としては、熱電子源と冷陰極電子源の２種類が知られている。冷陰極電子源には、電界放出型（以下、ＦＥと記す）、金属／絶縁層／金属型（以下、ＭＩＭと記す）や表面伝導型電子放出素子等がある。
【０００３】
ＦＥ型の例としては、Ｗ．Ｐ．Ｄｙｋｅ＆Ｗ．Ｗ．Ｄｏｌａｎ，“Ｆｉｅｌｄｅｍｉｓｓｉｏｎ”，Ａｄｖａｎｃｅｉｎ Ｅｌｅｃｔｒｏｎ Ｐｈｙｓｉｃｉｓ，８，８９（１９５６）或いはＣ．Ａ．Ｓｐｉｎｄｔ，“ＰｈｙｓｉｃａｌＰｒｏｐｅｒｔｉｅｓ ｏｆ ｔｈｉｎ−ｆｉｌｍ ｆｉｅｌｄ ｅｍｉｓｓｉｏｎ ｃａｔｈｏｄｅｓ ｗｉｔｈ ｍｏｌｙｂｄｅｎｉｕｍ”，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，４７，５２４８（１９７６）等が知られている。
【０００４】
ＭＩＭ型の例としては、Ｃ．Ａ．Ｍｅａｄ，“Ｔｈｅ ｔｕｎｎｅｌ−ｅｍｉｓｓｉｏｎ ａｍｐｌｉｆｉｅｒ，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，３２，６４６（１９６１）が知られている。
【０００５】
表面伝導型電子放出素子の例としては、Ｍ．Ｉ．Ｅｌｉｎｓｏｎ， Ｒａｄｉｏ Ｅｎｇ．Ｅｌｅｃｔｒｏｎ Ｐｈｙｓ．，１０，（１９６５）］等がある。
【０００６】
表面伝導型電子放出素子は基板上に形成された小面積の薄膜に、膜面に平行に電流を流すことにより、電子放出が生ずる現象を利用するものである。この表面伝導型電子放出素子としては、前記Ｅｌｉｎｓｏｎ等によるＳｎＯ２薄膜を用いたもの、Ａｕ薄膜によるもの［Ｇ．Ｄｉｔｔｍｅｒ：“Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ”，９，３１７（１９７２）］、Ｉｎ２ Ｏ３／ＳｎＯ２薄膜によるもの［Ｍ．Ｈａｒｔｗｅｌｌ ａｎｄ Ｃ．Ｇ．Ｆｏｎｓｔａｄ：“ＩＥＥＥ Ｔｒａｎｓ．ＥＤ Ｃｏｎｆ．”，５１９（１９７５）］、カーボン薄膜によるもの［荒木久他：真空、第２６巻、第１号、２２ページ（１９８３）］等が報告されている。
【０００７】
これらの表面伝導型電子放出素子の典型的な素子構成として、前述のＭ．Ｈａｒｔｗｅｌｌの素子構成を図１５に示す。同図において１は、基板である。４は導電性薄膜で、スパッタリングで形成されたＨ型形状の金属酸化物薄膜等からなり、後述するフォーミングと呼ばれる通電処理により電子放出部５が形成される。なお、図中の素子電極間隔Ｌは０．５〜１ｍｍ，Ｗ’は０．１ｍｍに設定されている。
【０００８】
従来、これらの表面伝導型電子放出素子においては、電子放出を行う前に導電性薄膜を予めフォーミングと呼ばれる通電処理することによって、電子放出部を形成するのが一般的であった。すなわち、通電フォーミングとは、前記導電性薄膜の両端部に直流電圧、或いは非常にゆっくりとした昇電圧、例えば１Ｖ／分程度を印加通電し、導電性薄膜を局所的に破壊、変形もしくは変質せしめ、電気的に高抵抗な状態にした電子放出部を形成することである。なお電子放出部は導電性薄膜の一部に亀裂が発生し、その亀裂付近から電子放出が行われる場合もある。前記、通電フォーミング処理をした表面伝導型電子放出素子は、上述導電性薄膜に電圧を印加し、素子に電流を流すことにより、上述電子放出部より電子を放出せしめるものである。
【０００９】
上述の表面伝導型電子放出素子は構造が単純で製造も容易であることから、大面積にわたって多数素子を配列形成できる利点がある。そこで、この特徴を生かした荷電ビーム源、表示装置等の応用研究がなされている。多数の表面伝導型放出素子を形成した例としては、梯型配置と呼ぶ並列に表面伝導型電子放出素子を配列し、個々の素子の両端を配線（共通配線とも呼ぶ）でそれぞれ結線した行を多数配列した電子源があげられる（例えば、特開昭６４−０３１３３２号公報、特開平１−２８３７４９号公報、２−２５７５５２号公報等）。また、特に表示装置等の画像形成装置においては、近年、液晶を用いた平板型表示装置がＣＲＴに替わって普及してきたが、自発光型でないためバックライトを持たねばならない等の問題点があり、自発光型の表示装置の開発が望まれてきた。自発光型表示装置としては表面伝導型電子放出素子を多数配置した電子源と、電子源より放出された電子によって、可視光を発光せしめる蛍光体とを組み合わせた表示装置である画像形成装置があげられる（例えば、ＵＳＰ５０６６８８３）。
【００１０】
【発明が解決しようとする課題】
薄膜型画像形成装置においては、上記電子放出素子は、蛍光体に加速された電子線を入射させて輝度を得る。これらの電子放出素子は真空中で取り扱われる。真空中での電子特性の不安定性の一要因として、電子放出部近傍に絶縁性基板表面が露出していると、その表面の電位が不安定となるため電子放出が不安定になることが特開平０２−０７２５３４号公報で述べられている。
【００１１】
入力信号に応じて応答する画像形成装置においては、各電子放出素子を電気的に分離する必要があるので、絶縁性の基板が通常用いられる。しかし、画像表示部における蛍光体に高圧をかけると、対向する電子放出部周りの絶縁面は真空と絶縁体の誘電率で決まる容量分割による電位が発生する。この電位は絶縁性が良好であればあるほど時定数が長く、帯電したままである。
【００１２】
更に、この状態で電子放出素子から電子を放出すると、電子は帯電した絶縁面にも衝突する。電子が加速されることより、上記絶縁性基板表面に電子、イオンなどの荷電粒子が注入されると、２次電子が発生する。特に高電界下では異常放電に至るため素子の電子放出特性が著しく低下し、最悪の場合、素子が破壊することが実験的に確かめられている。この異常放電現象については未だ不明な点があるが、素子から放出された電子。イオンなどの注入により表面の帯電、あるいは帯電した絶縁性面で２次放出により雷崩的に電子増倍され、放電することが考えれる。
【００１３】
これら、真空中での電子放出特性の不安定性、素子の放電劣化を防止するためには、絶縁性の表面が露出しないように適当な導電体の被膜（以降帯電防止膜と呼ぶ）で被覆することが効果的であるが、この被覆によって前記通電フォーミング時に、導電性薄膜を電気的に高抵抗な状態にできずに、電子放出部を形成する素子電極間にリーク電流が流れるので、素子の見かけの効率が低下する。ここで効率とは、表面伝導型電子放出素子の一対の対向する素子電極に電圧を印加したとき、流れる電流（以降素子電流Ｉｆと呼ぶ）に対する真空中に放出される電流（以降電子放出電流Ｉｅと呼ぶ）との電流比をさす。
【００１４】
つまり、素子電流はできるだけ小さく、放出電流はできるだけ大きいことが望ましいが、上記帯電防止膜のリーク電流が素子電流に加算されるため、効率が低下する。
【００１５】
このリーク電流は前記通電フォーミングによって導電性薄膜に形成された亀裂によって大きく左右されることが実験的に確かめられている。即ち、前記帯電防止膜を前記導電性薄膜上に形成した場合、その亀裂部上に帯電防止膜が介在することでリーク電流が多く流れたり、通電フォーミング時に周縁部において亀裂が形成されずに一部電気的に接続状態のまま残ってしまう場合があり、そこに大きなリーク電流が流れ前記効率を著しく低下せしめる問題があった。
【００１６】
【課題を解決するための手段】
これらの問題点を解決するには、絶縁性基板上に形成され、対向する一対の素子電極と電子放出部を含む導電性薄膜とを有する電子放出素子であって、前記導電性薄膜と帯電防止膜除去膜と帯電防止膜を形成する工程を有し、後工程において電子放出部が形成される部分において帯電防止膜除去膜を形成し、しかる後に帯電防止膜をその上に形成し、最後にその部分の帯電防止除去膜を除去することによって前記リーク電流を低減させることができる。
【００１７】
また、前記導電性薄膜を形成する手段としてはインクジェットを用いた液滴塗布手段で形成し、その後に同じくインクジェットを用いた液滴塗布手段で帯電防止膜除去膜を形成し、しかる後に前記帯電防止膜を形成し、前記帯電防止膜除去膜を除去することで前記帯電防止膜の一部を除去することによって前記リーク電流を低減させることができる。
【００１８】
【発明の実施の形態】
図１は、本発明の平面型表面伝導型電子放出素子の構成を示す模式図であり、図１（ａ）は平面図、図１（ｂ）は断面図である。
【００１９】
図１において１は基板、２と３は素子電極、４は導電性薄膜、５は電子放出部、７は帯電防止膜である。８は本発明でいう導電性薄膜の周辺端部における帯電防止膜が除去された部分を示すものである。
【００２０】
基板１としては、石英ガラス、Ｎａ等の不純物含有量を低減させたガラス、青板ガラス、スパッタ法等によりＳｉＯ２を堆積させたガラス基板及びアルミナ等のセラミックス基板等を用いることができる。
【００２１】
対向する素子電極２、３の材料としては、一般的な導電材料を用いることができ、Ｎｉ，Ｃｒ，Ａｕ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ，Ａｌ，Ｃｕ，Ｐｄ等の金属あるいはそれらの合金；Ｐｄ，Ａｓ，Ａｇ，Ａｕ，ＲｕＯ２，Ｐｄ−Ａｇ等の金属あるいは金属酸化物とガラス等から構成される印刷導体；Ｉｎ２Ｏ３−ＳｎＯ２等の透明導電体及びポリシリコン等の半導体材料等から選択することができる。
【００２２】
素子電極間隔Ｌ、素子電極長さＷ、導電性薄膜４の形状等は、応用される形態等を考慮して設計される。素子電極間隔Ｌは、好ましくは数から数千μｍの範囲であり、より好ましくは素子電極間に印加する電圧等を考慮して１μｍから１００μｍの範囲である。
【００２３】
素子電極長さＷは、電極の抵抗値、電子放出特性を考慮して、数μｍから数百μｍの範囲である。素子電極２、３の膜厚ｄは、５ｎｍから１μｍの範囲である。
【００２４】
尚、図１に示した構成だけでなく、基板１上に、導電性薄膜４、対向する素子電極２、３の順に積層した構成とすることもできる。
【００２５】
導電性薄膜４には良好な電子放出特性を得るために、微粒子で構成された微粒子膜を用いるのが好ましい。その膜厚は素子電極２、３へのステップカパレージ、素子電極２、３間の抵抗値及び後述するフォーミング条件等を考慮して適宜設定されるが、通常は数ｎｍから数百ｎｍの範囲とするのが好ましく、より好ましくは３ｎｍより５０ｎｍの範囲とする。その抵抗値は、Ｒｓが１×１０＾２〜１×１０＾７Ω／□の値である。なおＲｓは、厚さがｔ、幅がｗで長さがＩの薄膜の抵抗Ｒを、Ｒ＝Ｒｓ（Ｉ／ｗ）とおいたときに現れる値で、薄膜材料の抵抗率をρとするとＲｓ＝ρ／ｔで表される。本願明細書において、フォーミング処理について通電処理を例に挙げて説明するが、フォーミング処理はこれに限られるものではなく、膜に亀裂を生じさせて高抵抗状態を形成する方法であればいかなる方法でも良い。
【００２６】
導電性薄膜４を構成する材料はＰｄ，Ｐｔ，Ｒｕ，Ａｇ，Ａｕ，Ｔｉ，Ｉｎ，Ｃｕ，Ｃｒ，Ｆｅ，Ｚｎ，Ｓｎ，Ｔａ，Ｗ，Ｐｂ等の金属；ＰｄＯ，ＳｎＯ２，Ｉｎ２Ｏ３，ＰｂＯ，Ｓｂ２Ｏ３等の酸化物；ＨｆＢ２，ＺｒＢ２，ＬａＢ６，ＣｅＢ６，ＹＢ４，ＧｄＢ４等の硼化物；ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＴｉＮ，ＺｒＮ，ＨｆＮ等の窒化物、Ｓｉ，Ｇｅ等の半導体、カ一ボン等の中から適宜選択される。
【００２７】
ここで述ベる微粒子膜とは複数の微粒子が集合した膜であり、その微細構造は、微粒子が個々に分散配置した状態あるいは微粒子が互いに隣接、あるいは重なり合った状態（いくつかの微粒子が集合し、全体として島状構造を形成している場合も含む）をとっている。微粒子の粒径は、数Åから１μｍの範囲、好ましくは１ｎｍから２０ｎｍの範囲である。
【００２８】
一方、帯電防止膜は１０＾４〜１０＾１０Ω／□の抵抗であることが望ましい。これは、後述するように、素子の電子放出特性において、素子電流はできるだけ小さいほうが望ましく、そのため帯電防止膜の抵抗値もある適した範囲で制御されている必要があり、１０＾８Ω／□以上が好ましく、所望の帯電防止機能を果たすためには１０＾１０Ω／□以下が好ましい。
【００２９】
電子放出部５は、導電性薄膜４の一部に形成された高抵抗の亀裂により構成され、導電性薄膜４の膜厚、膜質、材料及び後述する通電フォーミング等の手法等に依存したものとなる。電子放出部５の内部には、１００ｎｍ下の粒径の導電性微粒子が含まれる場合もある。この導電性微粒子は、導電性薄膜４を構成する材料の元素の一部、あるいは全ての元素を含有するものとなる。電子放出部５及びその近傍の導電性薄膜４には、炭素あるいは炭素化合物が含まれる場合もある。
【００３０】
（実施例１）
電子放出素子の構成は前述の図１に示すタイプと同じ形態をもつものを作成した。図１（ａ）は本電子放出素子の平面図を、図１（ｂ）はＡ−Ａ断面図を示している。
【００３１】
以下に本発明における表面伝導型電子放出素子の作成方法を、（図２−ａ）から（図２−ｅ）を用いて説明する。
【００３２】
（図２−ｅ）において１は基板、２，３は素子電極、１１はＹ方向下配線、１２は層間絶縁層、１４はＸ方向配線、４は導電性薄膜である。
【００３３】
（ガラス基板 素子電極形成）
（図２−ａ）の説明
（図２−ａ）における本実施例においては、アルカリ成分が少ないＰＤ−２００（旭硝子（株）社製）の２．８ｍｍ厚ガラスを用い、更にこの上にナトリウムブロック層としてＳｉＯ２膜１００ｎｍをコーテイングしたものを用いた。
【００３４】
さらに素子電極２，３は、ガラス基板１上に、スパッタ法によってまず下引き層としてチタニウムＴｉ ５ｎｍ、その上に白金Ｐｔ４０ｎｍを成膜した後、ホトレジストを塗布し、露光、現像、エッチングという一連のフォトリソグラフィー法によってパターニングして形成した。
【００３５】
本実施例では素子電極の間隔Ｌ＝１０μｍ、対応する長さＷ＝１００μｍとした。
【００３６】
（下配線形成と絶縁膜形成）
（図２−ｂ）の説明
Ｘ配線とＹ配線の配線材料に関しては、多数の表面伝導型素子にほぼ均等な電圧が供給されるように低抵抗である事が望まれ、材料、膜厚、配線巾等が適宜設定される。
【００３７】
共通配線としてのＹ方向配線（下配線）は、素子電極の一方に接して、かつそれらを連結するようにライン状のパターンで形成した。材料には銀Ａｇフォトぺ一ストインキを用い、スクリーン印刷した後、乾燥させてから、所定のパターンに露光し現像した。この後４８０℃前後の温度で焼成して配線を形成した。
【００３８】
配線の厚さ約１０μ、幅幅５０μｍである。なお終端部は配線取り出し電極として使うために、線幅をより大きくした。
【００３９】
（絶縁膜形成）
（図２−ｃ）の説明
上下配線を絶縁するために、層間絶縁層を配置する。先に形成したＹ配線（下配線）と後述するＸ配線（上配線）の交差部を覆うように、かつ上配線（Ｘ配線）と素子電極の他方との電気的接続が可能なように、接続部にコンタクトホールを開けて形成した。
【００４０】
工程はＰｂＯを主成分とする感光性のガラスペーストをスクリーン印刷した後、露光−現像した。これを４回繰り返し、最後に４８０℃前後の温度で焼成した。この層間絶縁層の厚みは、全体で約３０μｍであり、幅は１５０μｍである。
【００４１】
（上配線形成）
（図２−ｄ）の説明
Ｘ方向配線（上配線）は、先に形成した絶縁膜の上に、Ａｇぺ一ストインキをスクリーン印刷した後乾燥させ、この上に再度同様なことを行い２度塗りしてから、４８０℃前後の温度で焼成した。上記絶縁膜を挟んでＹ方向配線（下配線）と交差しており、絶縁膜のコンタクトホール部分で素子電極の他方とも接続されている。
【００４２】
この上配線は、パネル化した後は走査電極として作用する。
【００４３】
このＸ方向配線の厚さは、約１５μｍである。
【００４４】
図示していないが、外部駆動回路への引出し端子もこれと同様の方法で形成した。このようにしてＸＹマトリクス配線を有する基板が形成する。
【００４５】
（導電性薄膜形成）
（図２−ｅ）の説明
上記基板を十分にクリーニングした後、撥水剤として、ジメチル・ジエトキシ・シラン（ＤＤＳ）、ジメチル・ジアセトキシ・シラン（ＤｍＤａＳ）を用い、それぞれの飽和蒸気をＮ２キャリアガス１：１で混合し、基板温度１３０℃で３分間、チャンバ内で吹き付け処理することで水の接触角で４０〜７０°になるように表面を均一に疎水処理した。撥水剤を含む溶液で表面を処理し、表面が疎水性になるように処理するのはこの後塗布する導電性薄膜形成用の水溶液が、素子電極上に適度な広がりをもって配置されるようにする事が目的である。その後素子電極間にインクジェット塗布方法により、導電性薄膜４を形成した。
【００４６】
（図３の説明）
本工程のインクジェット塗布の模式図を図３に示す。実際の工程では、基板上における個々の素子電極の平面的ばらつきを補償するために、基板上の数箇所に於いてパターンの配置ずれを観測し、観測点間のポイントのずれ量は直線近似して位置補完し、塗付する事によって、全画素の位置ずれをなくして、素子電極に対応した位置に的確に塗付するように努めた。
【００４７】
本実施例では、導電性薄膜としてパラジウム膜を得る目的で、先ず水、イソプロピルアルコール（ＩＰＡ）からなる水溶液に、パラジウム−プロリン錯体を溶解し、有機パラジウム含有溶液を得た。この他若干の添加剤を加えた。
【００４８】
この溶液の液滴を、液滴付与手段として、ピエゾ素子を用いたインクジェット噴射装置を用い、ドット径が６０μｍとなるように調整して電極間に付与した。その後この基板を空気中にて、３５０℃で１０分間の加熱焼成処理をして酸化パラジウム（ＰｄＯ）とした。ドットの直径は約６０μｍ、厚みは最大で１０ｎｍの膜が得られた。
【００４９】
（帯電防止膜除去膜の形成）
前記導電性薄膜の形成と同じようにインクジェット塗布方法により、帯電防止膜除去膜として水溶性レジスト膜を希釈した溶液を前記導電性薄膜と絶縁性基盤の境界部にドット径が約３０μｍの薄膜を形成した、乾燥には１２０℃のホットプレートを用いて約３０分間処理した。
【００５０】
図４はその形態を示すもので１は絶縁性基板、２，３は素子電極、４は導電性薄膜、６は前記帯電防止膜除去膜を示すのもでこの場合水溶性レジスト膜である。
【００５１】
（帯電防止膜の形成）
しかるのちに前記導電性薄膜を含めた基板上に粒径０．１μｍの炭素分散材料を有機溶剤に分散した溶液をスプレーコート法により全面に均一に塗布した。図５−（ａ）に示すようにスプレーコートした帯電防止膜は先に塗布した帯電防止膜除去膜６が形成された上にもほとんど均一に塗布される。図５−（ｂ）はその形態を示す断面図である。上記炭素分散材料は黒鉛を主成分として、導電率を下げるためにＴｉＯ２を添加されているのもを用いた。塗布後に上記炭素系薄膜を安定化するために３００℃前後で熱処理を行った。このようにして作成された帯電防止膜の膜厚は５０ｎｍ程度であり、シート抵抗が２×１０＾７Ω／□になるようにＴｉＯ２添加量を調整した。
【００５２】
その後、市販の現像液を用いて現像し、前記水溶性レジスト膜を除去した。これにより水溶性レジスト膜上に塗布した帯電防止膜除去膜は完全に除去され導電性薄膜と絶縁性基板の境界部にはほとんど残らなくなる。図６はその形態を示したものである。図６−（ａ）に示すように導電性薄膜の端部に帯電防止膜除去膜が除去された帯電防止膜の存在しない領域が存在するようになる。
【００５３】
このようにして形成された導電性薄膜形成基板を分解し、ＳＥＭで１０万倍から３０万倍程度に拡大して観察すると前記導電性薄膜と絶縁性基板表面の境界の部分および前記導電性薄膜上には前記帯電防止膜が形成されていないことが確認できる。
【００５４】
次にこのような状態で形成された導電性薄膜を通電フォーミング処理を行うことで導電性薄膜に亀裂を形成することができる。
【００５５】
（還元フォーミング）
《（図７）（図８）の説明》：フードフォーミング
フォーミングと呼ばれる本工程に於いて、上記導電性薄膜を通電処理して内部に亀裂を生じさせ、電子放出部を形成する。
【００５６】
具体的な方法は、上記基板の周囲の取り出し電極部を残して、基板全体を覆うようにフード状の蓋をかぶせて基板との間で内部に真空空間を作り、外部電源より電極端子部からＸＹ配線間に電圧を印加し、素子電極間に通電する事によって、導電性薄膜を局所的に破壊、変形もしくは変質させることにより、電気的に高抵抗な状態の電子放出部を形成する。
【００５７】
この時若干の水素ガスを含む真空雰囲気下で通電加熱すると、水素によって還元が促進され酸化パラジウムＰｄＯがパラジウムＰｄ膜に変化する。
【００５８】
この変化時に膜の還元収縮によって、一部に亀裂が生じるが、この亀裂発生位置、及びその形状は元の膜の均一性に大きく影響される。
多数の素子の特性ばらつきを抑えるのに、上記亀裂は中央部に起こり、かつなるべく直線状になることがなによりも望ましい。
【００５９】
なおこのフォーミングにより形成した亀裂付近からも、所定の電圧下では電子放出が起こるが、現状の条件ではまだ発生効率が非常に低いものである。
【００６０】
また得られた導電性薄膜４の抵抗値Ｒｓは、１０２から１０７Ωの値である。（図７）でこの通電フォーミングに用いた電圧波形について簡単に紹介する。
【００６１】
印加した電圧はパルス波形を用いたが、パルス波高値が定電圧のパルスを印加する場合（図７−ａ）と、パルス波高値を増加させながら印加する場合（図７−ｂ）とがある。
【００６２】
（図７−ａ）に於いて、Ｔ１及びＴ２は電圧波形のパルス幅とパルス間隔であり、Ｔ１を１μｓｅｃ〜１０ｍｓｅｃ、Ｔ２を１０μｓｅｃ〜１００ｍｓｅｃとし、三角波の波高値（フォーミング時のピーク電圧）は適宜選択する。
【００６３】
（図７−ｂ）では、Ｔ１及びＴ２の大きさは同様にとり、三角波の波高値（フォーミング時のピーク電圧）を、例えば０．１Ｖステップ程度ずつ増加させる。
【００６４】
なお、フォーミング処理の終了は、フォーミング用パルスの間に、導電性膜４を局所的に破壊、変形しない程度の電圧、例えば０．１Ｖ程度のパルス電圧を挿入して素子電流を測定し、抵抗値を求め、例えばフォーミング処理前の抵抗に対して１０００倍以上の抵抗を示した時点で、フォーミングを終了とした。
【００６５】
このとき形成された図８の９に示す亀裂はほぼ導電性薄膜の端部まで到達していることが分解後のＳＥＭ観察で確認できた。
【００６６】
（活性化−カーボン堆積）
《フード活性化の説明》
先に述べたように、フォーミング終了の状態では電子発生効率は非常に低いものである。
【００６７】
よって電子放出効率を上げるために、上記素子に活性化と呼ばれる処理を行うことが望ましい。
【００６８】
この処理は有機化合物が存在する適当な真空度のもとで、前記のフォーミングと同様にフード状の蓋をかぶせて基板との間で内部に真空空間を作り、外部からＸＹ配線を通じてパルス電圧を素子電極に繰り返し印加することによって行う。そして炭素原子を含むガスを導入し、それに由来する炭素あるいは炭素化合物を、前記亀裂近傍にカーボン膜として堆積させる工程である。
【００６９】
本工程ではカーボン源としてトルニトルを用い、スローリークバルブを通して真空空間内に導入し、１．３×１０−４Ｐａを維持した。導入するトルニトルの圧力は、真空装置の形状や真空装置に使用している部材等によって若干影響されるが、１×１０−５Ｐａ〜１×１０−２Ｐａ程度が好適である。
【００７０】
図９の（ａ）、（ｂ）に、活性化工程で用いられる電圧印加の好ましい一例を示した。印加する最大電圧値は、１０〜２０Ｖの範囲で適宜選択される。図９の（ａ）中、Ｔ１は、電圧波形の正と負のパルス幅、Ｔ２はパルス間隔であり、電圧値は正負の絶対値が等しく設定されている。また、図９の（ｂ）中、Ｔ１およびＴ１’はそれぞれ、電圧波形の正と負のパルス幅、Ｔ２はパルス間隔であり、Ｔ１＞Ｔ１’、電圧値は正負の絶対値が等しく設定されている。
【００７１】
このとき、素子電極３に与える電圧を正としており、素子電流Ｉｆは、素子電極３から素子電極２へ流れる方向が正である。約６０分後に放出電流Ｉｅがほぼ飽和に達した時点で通電を停止し、スローリークバルブを閉め、活性化処理を終了した。
【００７２】
以上の工程で、電子源素子を有する基板を作成する事ができた。
【００７３】
（基板特性）
《（図１１）（図１２）の説明》
上述のような素子構成と製造方法によって作成された本発明に係る電子放出素子の基本特性について図１１、図１２を用いて説明する。
【００７４】
図１１は、前述した構成を有する素子の電子放出特性を測定するための測定評価装置の概略図である。
【００７５】
図１１において、１はガラス基板、２、３は素子電極、４は電子放出部を含む薄膜、５は電子放出部を示す。また、６１は素子に素子電圧Ｖｆを印加するための電源、６０は素子電極２、３間の電子放出部を含む導電性薄膜４を流れる素子電流Ｉｆを測定するための電流計、６４は素子の電子放出部より放出される放出電流Ｉｅを捕捉するためのアノード電極、６３はアノード電極６４に電圧を印加するための高圧電源、６２は素子の電子放出部５より放出される放出電流Ｉｅを測定するための電流計である。
【００７６】
また、本電子放出素子およびアノード電極６４は真空装置内に設置され、その真空装置には排気ポンプ６６および真空計等の真空装置に必要な機器が具備されており、所望の真空下で本素子の測定評価を行えるようになっている。なお、アノード電極の電圧は１ｋＶ〜１０ｋＶ、アノード電極と電子放出素子との距離Ｈは２ｍｍ〜８ｍｍの範囲で測定した。
【００７７】
図１１に示した測定評価装置により測定された放出電流Ｉｅおよび素子電流Ｉｆと素子電圧Ｖｆの関係の典型的な例を図１２に示す。なお、放出電流Ｉｅと素子電流Ｉｆは大きさが著しく異なるが、図１２ではＩｆ、Ｉｅの変化の定性的な比較検討のために、リニアスケールで縦軸を任意単位で表記した。
【００７８】
素子電極間に印加する電圧１２Ｖにおける放出電流Ｉｅを測定した結果平均０．６μＡ、電子放出効率は平均０．２０％を得た。また素子間の均一性もよく、各素子間でのＩｅのばらつきは３％と良好な値が得られた。
【００７９】
また、帯電によるＩｅの増加もほとんど認められず、素子の異常放電も全く発生することはなかった。さらにリーク電流の検出もほとんど認められず非常に高効率で安定な電子放出素子を得ることができた。
【００８０】
これはおそらく、フォーミング工程で説明したように導電性薄膜の周辺端部に帯電防止膜が存在していないことで導電性薄膜の端部まで完全に亀裂が形成されたことによるものと思われる。
【００８１】
（実施例２）
次に本発明の第２の実施例について図１３に示す。図１３において１は基板、２，３は素子電極、４は導電性薄膜、７は帯電防止膜、８は帯電防止膜を除去した部分である。
【００８２】
ガラス基板は実施例−１と同様にアルカリ成分が少ないＰＤ−２００（旭硝子（株）社製）の２．８ｍｍ厚ガラスを用い、更にこの上にナトリウムブロック層としてＳｉＯ２膜１００ｎｍをコーテイングしたものを用いた。
【００８３】
素子電極２，３形成から下配線形成、絶縁層形成、上配線形成まで実施例と同様に形成した。
【００８４】
導電性薄膜も実施例と同じくインクジェット塗布方法により、パラジウム−プロリン錯体を用いてドットを形成した。しかる後に帯電防止膜除去膜として水溶性レジストを用いて図１３の８に示すように通電フォーミングで形成する亀裂の部分を連続的に覆うように実施例１と同様にインクジェットを用いてドット径３０μｍの薄膜を形成した。このドットの大きさは電極幅よりの狭ければ任意に設定することができる。その後１２０℃のホットプレートを用いて３０分間乾燥させた。さらにその上に実施例１とおなじくスプレーコート法により有機溶剤系帯電防止膜を塗布し、３５０〜４００℃の範囲で焼成した。このようにして導電性薄膜と帯電防止膜除去膜と帯電防止膜を形成した。
【００８５】
この基板を市販の現像液を用いて水溶性レジストを現像し、前記水溶性レジスト膜を除去した。これにより水溶性レジスト膜上に塗布した帯電防止膜除去膜は完全に除去され導電性薄膜と絶縁性基板の境界部にはほとんど残らなくなった。図１３はその形態を示したものである。図１３の８に示すように導電性薄膜の亀裂形成部に帯電防止膜除去膜が除去された帯電防止膜の存在しない領域が存在するようになる。
このようにして形成した素子を実施例１に示すのと同様にフォーミング、活性化を行い電子放出素子を形成した。この電子放出素子の特性を図１１に示す測定系で評価した。
【００８６】
素子電極間に印加する電圧１２Ｖにおける放出電流Ｉｅを測定した結果平均０．６５μＡ、電子放出効率は平均０．２２％を得た。また素子間の均一性もよく、各素子間でのＩｅのばらつきは２．８％と良好な値が得られた。
【００８７】
また、帯電によるＩｅの増加もほとんど認められず、素子の異常放電も全く発生することはなかった。さらにリーク電流の検出もほとんど認められず非常に高効率で安定な電子放出素子を得ることができた。
【００８８】
（比較例）
前記本発明の実施の形態に基づき以下に本発明の比較例を示す。
【００８９】
前述の実施例−１と全く同様にしてマトリックス基板を形成した。その上にやはり前記実施例と全く同様な方法で導電性薄膜をインクジェットを用いて形成し、３５０℃−１０分間焼成してＰｄＯ膜を形成した。
【００９０】
続いて実施例−１と同様に粒径０．１μｍの炭素分散材料を有機溶剤に分散した溶液をスプレーコート法により全面に均一に塗布した。図１３−（ｂ）に示すようにスプレーコートした帯電防止膜は導電性薄膜をすべて覆い尽くすように塗布される。
【００９１】
なお、上記炭素分散材料は実施例−１と同じ黒鉛を主成分として、導電率を下げるためにＴｉＯ２を添加されているのもを用いた。塗布後に上記炭素系薄膜を安定化するために３００℃前後で熱処理を行った。このようにして作成された帯電防止膜の膜厚は５０ｎｍ程度であり、シート抵抗が２×１０＾７Ω／□になるようにＴｉＯ２添加量を調整した。
【００９２】
その後は実施例−１と同様にフォーミング、活性化を行い表面導電型電子放出素子を形成した。
【００９３】
このようにして形成された電子放出素子を図１１に示した測定評価装置により放出電流Ｉｅおよび素子電流Ｉｆを実施例−１と同様に測定した。
素子電極間に印加する電圧１２Ｖにおける放出電流Ｉｅを測定した結果平均０．４μＡ、電子放出効率は平均０．０８％と非常に効率が悪く、しかも場所による電子放出特性のバラツキが大きく、非常に不安定な電子放出素子となってしまった。
【００９４】
帯電防止膜が形成されていることから帯電によるＩｅの増加はほとんど認められす、素子の異常放電は全く発生することはなかった。しかしながらリーク電流が大きいことが分かった。
【００９５】
このようにして形成した電子放出素子を測定後に分解してＳＥＭで観察したところ、図１３−（ｃ）に示すように導電性薄膜の端部まで完全に亀裂が到達していないことが判明した。このことは帯電防止膜が導電性薄膜の端部に形成されたことで通電フォーミング時に導電性薄膜の亀裂が進行していくなかで端部における亀裂形成を阻害してしまったものと思われる。導電性薄膜の端部に切れ残りが生じてしまっているために電子放出素子に通電した際に大きなリーク電流が流れてしまい効率の悪い電子放出素子となったものと思われる。また、このようにして亀裂が導電性薄膜の端部まで形成されない場合は基板内の場所による影響もその切れ残り方に大きく影響してくるため基板内でのムラが大きくなり均一性に問題がある電子放出基板となってしまった。
【００９６】
【発明の効果】
以上説明したように、本発明によれば電子放出素子の電子放出特性が極めて安定となり異常放電による素子のダメージやリーク電流による効率の低下のない電子放出素子を得ることができる。
【００９７】
また結果として、表示品位の良い画像表示素子を形成する事ができる。
【図面の簡単な説明】
【図１】本発明による電子放出素子の一例を示す構成図である。
【図２】本発明のマトリックス基板の作成方法を説明する図。
【図３】本発明のインクジェット塗布方法を示す図。
【図４】本発明の帯電防止膜除去膜を示す図。
【図５】本発明の帯電防止膜を示す図。
【図６】本発明の帯電防止膜除去膜を除去した状態示す図。
【図７】フォーミング処理に用いた電圧波形を示す図。
【図８】フォーミングによって形成された亀裂を示す図。
【図９】活性化処理に用いた電圧波形を示す図。
【図１０】活性化処理によって形成された電子放出部を示す図。
【図１１】子放出特性を測定するための測定評価装置の概略図。
【図１２】放出電流Ｉｅ、素子電流Ｉｆと素子電圧Ｖｆの関係を示す図。
【図１３】実施例−２の構成を示す図。
【図１４】比較例による電子放出素子の形成方法を示す図。
【図１５】従来のハートウエルの電子放出素子の構成図。
【符号の説明】
１ 絶縁性基板
２、３ 素子電極
４ 導電性薄膜（素子膜）
５ 電子放出部
６ 帯電防止膜除去膜
７ 帯電防止膜
８ 帯電防止膜が除去された部分
９ フォーミングによって形成された亀裂
１１ 下配線
１２０ 層間絶縁層
１３ コンタクトホール
１４ 上配線
１５ インクジェット
６０ 素子電流Ｉｆを測定するための電流計
６１ 素子に素子電圧Ｖｆを印加するための電源
６２ 放出電流Ｉｅを測定するための電流計
６３ 高圧電源
６４ アノード電極
６５ 真空容器
６６ 排気ポンプ
【発明の属する技術分野】
本発明は電子放出素子及びそれを電子源として用いた表示装置等の画像形成装置に関わり、特に電子放出素子の放電および素子に流れるリーク電流を抑制するための電子放出素子形成方法に関する。
【０００２】
【従来の技術】
従来、電子放出素子としては、熱電子源と冷陰極電子源の２種類が知られている。冷陰極電子源には、電界放出型（以下、ＦＥと記す）、金属／絶縁層／金属型（以下、ＭＩＭと記す）や表面伝導型電子放出素子等がある。
【０００３】
ＦＥ型の例としては、Ｗ．Ｐ．Ｄｙｋｅ＆Ｗ．Ｗ．Ｄｏｌａｎ，“Ｆｉｅｌｄｅｍｉｓｓｉｏｎ”，Ａｄｖａｎｃｅｉｎ Ｅｌｅｃｔｒｏｎ Ｐｈｙｓｉｃｉｓ，８，８９（１９５６）或いはＣ．Ａ．Ｓｐｉｎｄｔ，“ＰｈｙｓｉｃａｌＰｒｏｐｅｒｔｉｅｓ ｏｆ ｔｈｉｎ−ｆｉｌｍ ｆｉｅｌｄ ｅｍｉｓｓｉｏｎ ｃａｔｈｏｄｅｓ ｗｉｔｈ ｍｏｌｙｂｄｅｎｉｕｍ”，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，４７，５２４８（１９７６）等が知られている。
【０００４】
ＭＩＭ型の例としては、Ｃ．Ａ．Ｍｅａｄ，“Ｔｈｅ ｔｕｎｎｅｌ−ｅｍｉｓｓｉｏｎ ａｍｐｌｉｆｉｅｒ，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，３２，６４６（１９６１）が知られている。
【０００５】
表面伝導型電子放出素子の例としては、Ｍ．Ｉ．Ｅｌｉｎｓｏｎ， Ｒａｄｉｏ Ｅｎｇ．Ｅｌｅｃｔｒｏｎ Ｐｈｙｓ．，１０，（１９６５）］等がある。
【０００６】
表面伝導型電子放出素子は基板上に形成された小面積の薄膜に、膜面に平行に電流を流すことにより、電子放出が生ずる現象を利用するものである。この表面伝導型電子放出素子としては、前記Ｅｌｉｎｓｏｎ等によるＳｎＯ２薄膜を用いたもの、Ａｕ薄膜によるもの［Ｇ．Ｄｉｔｔｍｅｒ：“Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ”，９，３１７（１９７２）］、Ｉｎ２ Ｏ３／ＳｎＯ２薄膜によるもの［Ｍ．Ｈａｒｔｗｅｌｌ ａｎｄ Ｃ．Ｇ．Ｆｏｎｓｔａｄ：“ＩＥＥＥ Ｔｒａｎｓ．ＥＤ Ｃｏｎｆ．”，５１９（１９７５）］、カーボン薄膜によるもの［荒木久他：真空、第２６巻、第１号、２２ページ（１９８３）］等が報告されている。
【０００７】
これらの表面伝導型電子放出素子の典型的な素子構成として、前述のＭ．Ｈａｒｔｗｅｌｌの素子構成を図１５に示す。同図において１は、基板である。４は導電性薄膜で、スパッタリングで形成されたＨ型形状の金属酸化物薄膜等からなり、後述するフォーミングと呼ばれる通電処理により電子放出部５が形成される。なお、図中の素子電極間隔Ｌは０．５〜１ｍｍ，Ｗ’は０．１ｍｍに設定されている。
【０００８】
従来、これらの表面伝導型電子放出素子においては、電子放出を行う前に導電性薄膜を予めフォーミングと呼ばれる通電処理することによって、電子放出部を形成するのが一般的であった。すなわち、通電フォーミングとは、前記導電性薄膜の両端部に直流電圧、或いは非常にゆっくりとした昇電圧、例えば１Ｖ／分程度を印加通電し、導電性薄膜を局所的に破壊、変形もしくは変質せしめ、電気的に高抵抗な状態にした電子放出部を形成することである。なお電子放出部は導電性薄膜の一部に亀裂が発生し、その亀裂付近から電子放出が行われる場合もある。前記、通電フォーミング処理をした表面伝導型電子放出素子は、上述導電性薄膜に電圧を印加し、素子に電流を流すことにより、上述電子放出部より電子を放出せしめるものである。
【０００９】
上述の表面伝導型電子放出素子は構造が単純で製造も容易であることから、大面積にわたって多数素子を配列形成できる利点がある。そこで、この特徴を生かした荷電ビーム源、表示装置等の応用研究がなされている。多数の表面伝導型放出素子を形成した例としては、梯型配置と呼ぶ並列に表面伝導型電子放出素子を配列し、個々の素子の両端を配線（共通配線とも呼ぶ）でそれぞれ結線した行を多数配列した電子源があげられる（例えば、特開昭６４−０３１３３２号公報、特開平１−２８３７４９号公報、２−２５７５５２号公報等）。また、特に表示装置等の画像形成装置においては、近年、液晶を用いた平板型表示装置がＣＲＴに替わって普及してきたが、自発光型でないためバックライトを持たねばならない等の問題点があり、自発光型の表示装置の開発が望まれてきた。自発光型表示装置としては表面伝導型電子放出素子を多数配置した電子源と、電子源より放出された電子によって、可視光を発光せしめる蛍光体とを組み合わせた表示装置である画像形成装置があげられる（例えば、ＵＳＰ５０６６８８３）。
【００１０】
【発明が解決しようとする課題】
薄膜型画像形成装置においては、上記電子放出素子は、蛍光体に加速された電子線を入射させて輝度を得る。これらの電子放出素子は真空中で取り扱われる。真空中での電子特性の不安定性の一要因として、電子放出部近傍に絶縁性基板表面が露出していると、その表面の電位が不安定となるため電子放出が不安定になることが特開平０２−０７２５３４号公報で述べられている。
【００１１】
入力信号に応じて応答する画像形成装置においては、各電子放出素子を電気的に分離する必要があるので、絶縁性の基板が通常用いられる。しかし、画像表示部における蛍光体に高圧をかけると、対向する電子放出部周りの絶縁面は真空と絶縁体の誘電率で決まる容量分割による電位が発生する。この電位は絶縁性が良好であればあるほど時定数が長く、帯電したままである。
【００１２】
更に、この状態で電子放出素子から電子を放出すると、電子は帯電した絶縁面にも衝突する。電子が加速されることより、上記絶縁性基板表面に電子、イオンなどの荷電粒子が注入されると、２次電子が発生する。特に高電界下では異常放電に至るため素子の電子放出特性が著しく低下し、最悪の場合、素子が破壊することが実験的に確かめられている。この異常放電現象については未だ不明な点があるが、素子から放出された電子。イオンなどの注入により表面の帯電、あるいは帯電した絶縁性面で２次放出により雷崩的に電子増倍され、放電することが考えれる。
【００１３】
これら、真空中での電子放出特性の不安定性、素子の放電劣化を防止するためには、絶縁性の表面が露出しないように適当な導電体の被膜（以降帯電防止膜と呼ぶ）で被覆することが効果的であるが、この被覆によって前記通電フォーミング時に、導電性薄膜を電気的に高抵抗な状態にできずに、電子放出部を形成する素子電極間にリーク電流が流れるので、素子の見かけの効率が低下する。ここで効率とは、表面伝導型電子放出素子の一対の対向する素子電極に電圧を印加したとき、流れる電流（以降素子電流Ｉｆと呼ぶ）に対する真空中に放出される電流（以降電子放出電流Ｉｅと呼ぶ）との電流比をさす。
【００１４】
つまり、素子電流はできるだけ小さく、放出電流はできるだけ大きいことが望ましいが、上記帯電防止膜のリーク電流が素子電流に加算されるため、効率が低下する。
【００１５】
このリーク電流は前記通電フォーミングによって導電性薄膜に形成された亀裂によって大きく左右されることが実験的に確かめられている。即ち、前記帯電防止膜を前記導電性薄膜上に形成した場合、その亀裂部上に帯電防止膜が介在することでリーク電流が多く流れたり、通電フォーミング時に周縁部において亀裂が形成されずに一部電気的に接続状態のまま残ってしまう場合があり、そこに大きなリーク電流が流れ前記効率を著しく低下せしめる問題があった。
【００１６】
【課題を解決するための手段】
これらの問題点を解決するには、絶縁性基板上に形成され、対向する一対の素子電極と電子放出部を含む導電性薄膜とを有する電子放出素子であって、前記導電性薄膜と帯電防止膜除去膜と帯電防止膜を形成する工程を有し、後工程において電子放出部が形成される部分において帯電防止膜除去膜を形成し、しかる後に帯電防止膜をその上に形成し、最後にその部分の帯電防止除去膜を除去することによって前記リーク電流を低減させることができる。
【００１７】
また、前記導電性薄膜を形成する手段としてはインクジェットを用いた液滴塗布手段で形成し、その後に同じくインクジェットを用いた液滴塗布手段で帯電防止膜除去膜を形成し、しかる後に前記帯電防止膜を形成し、前記帯電防止膜除去膜を除去することで前記帯電防止膜の一部を除去することによって前記リーク電流を低減させることができる。
【００１８】
【発明の実施の形態】
図１は、本発明の平面型表面伝導型電子放出素子の構成を示す模式図であり、図１（ａ）は平面図、図１（ｂ）は断面図である。
【００１９】
図１において１は基板、２と３は素子電極、４は導電性薄膜、５は電子放出部、７は帯電防止膜である。８は本発明でいう導電性薄膜の周辺端部における帯電防止膜が除去された部分を示すものである。
【００２０】
基板１としては、石英ガラス、Ｎａ等の不純物含有量を低減させたガラス、青板ガラス、スパッタ法等によりＳｉＯ２を堆積させたガラス基板及びアルミナ等のセラミックス基板等を用いることができる。
【００２１】
対向する素子電極２、３の材料としては、一般的な導電材料を用いることができ、Ｎｉ，Ｃｒ，Ａｕ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ，Ａｌ，Ｃｕ，Ｐｄ等の金属あるいはそれらの合金；Ｐｄ，Ａｓ，Ａｇ，Ａｕ，ＲｕＯ２，Ｐｄ−Ａｇ等の金属あるいは金属酸化物とガラス等から構成される印刷導体；Ｉｎ２Ｏ３−ＳｎＯ２等の透明導電体及びポリシリコン等の半導体材料等から選択することができる。
【００２２】
素子電極間隔Ｌ、素子電極長さＷ、導電性薄膜４の形状等は、応用される形態等を考慮して設計される。素子電極間隔Ｌは、好ましくは数から数千μｍの範囲であり、より好ましくは素子電極間に印加する電圧等を考慮して１μｍから１００μｍの範囲である。
【００２３】
素子電極長さＷは、電極の抵抗値、電子放出特性を考慮して、数μｍから数百μｍの範囲である。素子電極２、３の膜厚ｄは、５ｎｍから１μｍの範囲である。
【００２４】
尚、図１に示した構成だけでなく、基板１上に、導電性薄膜４、対向する素子電極２、３の順に積層した構成とすることもできる。
【００２５】
導電性薄膜４には良好な電子放出特性を得るために、微粒子で構成された微粒子膜を用いるのが好ましい。その膜厚は素子電極２、３へのステップカパレージ、素子電極２、３間の抵抗値及び後述するフォーミング条件等を考慮して適宜設定されるが、通常は数ｎｍから数百ｎｍの範囲とするのが好ましく、より好ましくは３ｎｍより５０ｎｍの範囲とする。その抵抗値は、Ｒｓが１×１０＾２〜１×１０＾７Ω／□の値である。なおＲｓは、厚さがｔ、幅がｗで長さがＩの薄膜の抵抗Ｒを、Ｒ＝Ｒｓ（Ｉ／ｗ）とおいたときに現れる値で、薄膜材料の抵抗率をρとするとＲｓ＝ρ／ｔで表される。本願明細書において、フォーミング処理について通電処理を例に挙げて説明するが、フォーミング処理はこれに限られるものではなく、膜に亀裂を生じさせて高抵抗状態を形成する方法であればいかなる方法でも良い。
【００２６】
導電性薄膜４を構成する材料はＰｄ，Ｐｔ，Ｒｕ，Ａｇ，Ａｕ，Ｔｉ，Ｉｎ，Ｃｕ，Ｃｒ，Ｆｅ，Ｚｎ，Ｓｎ，Ｔａ，Ｗ，Ｐｂ等の金属；ＰｄＯ，ＳｎＯ２，Ｉｎ２Ｏ３，ＰｂＯ，Ｓｂ２Ｏ３等の酸化物；ＨｆＢ２，ＺｒＢ２，ＬａＢ６，ＣｅＢ６，ＹＢ４，ＧｄＢ４等の硼化物；ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＴｉＮ，ＺｒＮ，ＨｆＮ等の窒化物、Ｓｉ，Ｇｅ等の半導体、カ一ボン等の中から適宜選択される。
【００２７】
ここで述ベる微粒子膜とは複数の微粒子が集合した膜であり、その微細構造は、微粒子が個々に分散配置した状態あるいは微粒子が互いに隣接、あるいは重なり合った状態（いくつかの微粒子が集合し、全体として島状構造を形成している場合も含む）をとっている。微粒子の粒径は、数Åから１μｍの範囲、好ましくは１ｎｍから２０ｎｍの範囲である。
【００２８】
一方、帯電防止膜は１０＾４〜１０＾１０Ω／□の抵抗であることが望ましい。これは、後述するように、素子の電子放出特性において、素子電流はできるだけ小さいほうが望ましく、そのため帯電防止膜の抵抗値もある適した範囲で制御されている必要があり、１０＾８Ω／□以上が好ましく、所望の帯電防止機能を果たすためには１０＾１０Ω／□以下が好ましい。
【００２９】
電子放出部５は、導電性薄膜４の一部に形成された高抵抗の亀裂により構成され、導電性薄膜４の膜厚、膜質、材料及び後述する通電フォーミング等の手法等に依存したものとなる。電子放出部５の内部には、１００ｎｍ下の粒径の導電性微粒子が含まれる場合もある。この導電性微粒子は、導電性薄膜４を構成する材料の元素の一部、あるいは全ての元素を含有するものとなる。電子放出部５及びその近傍の導電性薄膜４には、炭素あるいは炭素化合物が含まれる場合もある。
【００３０】
（実施例１）
電子放出素子の構成は前述の図１に示すタイプと同じ形態をもつものを作成した。図１（ａ）は本電子放出素子の平面図を、図１（ｂ）はＡ−Ａ断面図を示している。
【００３１】
以下に本発明における表面伝導型電子放出素子の作成方法を、（図２−ａ）から（図２−ｅ）を用いて説明する。
【００３２】
（図２−ｅ）において１は基板、２，３は素子電極、１１はＹ方向下配線、１２は層間絶縁層、１４はＸ方向配線、４は導電性薄膜である。
【００３３】
（ガラス基板 素子電極形成）
（図２−ａ）の説明
（図２−ａ）における本実施例においては、アルカリ成分が少ないＰＤ−２００（旭硝子（株）社製）の２．８ｍｍ厚ガラスを用い、更にこの上にナトリウムブロック層としてＳｉＯ２膜１００ｎｍをコーテイングしたものを用いた。
【００３４】
さらに素子電極２，３は、ガラス基板１上に、スパッタ法によってまず下引き層としてチタニウムＴｉ ５ｎｍ、その上に白金Ｐｔ４０ｎｍを成膜した後、ホトレジストを塗布し、露光、現像、エッチングという一連のフォトリソグラフィー法によってパターニングして形成した。
【００３５】
本実施例では素子電極の間隔Ｌ＝１０μｍ、対応する長さＷ＝１００μｍとした。
【００３６】
（下配線形成と絶縁膜形成）
（図２−ｂ）の説明
Ｘ配線とＹ配線の配線材料に関しては、多数の表面伝導型素子にほぼ均等な電圧が供給されるように低抵抗である事が望まれ、材料、膜厚、配線巾等が適宜設定される。
【００３７】
共通配線としてのＹ方向配線（下配線）は、素子電極の一方に接して、かつそれらを連結するようにライン状のパターンで形成した。材料には銀Ａｇフォトぺ一ストインキを用い、スクリーン印刷した後、乾燥させてから、所定のパターンに露光し現像した。この後４８０℃前後の温度で焼成して配線を形成した。
【００３８】
配線の厚さ約１０μ、幅幅５０μｍである。なお終端部は配線取り出し電極として使うために、線幅をより大きくした。
【００３９】
（絶縁膜形成）
（図２−ｃ）の説明
上下配線を絶縁するために、層間絶縁層を配置する。先に形成したＹ配線（下配線）と後述するＸ配線（上配線）の交差部を覆うように、かつ上配線（Ｘ配線）と素子電極の他方との電気的接続が可能なように、接続部にコンタクトホールを開けて形成した。
【００４０】
工程はＰｂＯを主成分とする感光性のガラスペーストをスクリーン印刷した後、露光−現像した。これを４回繰り返し、最後に４８０℃前後の温度で焼成した。この層間絶縁層の厚みは、全体で約３０μｍであり、幅は１５０μｍである。
【００４１】
（上配線形成）
（図２−ｄ）の説明
Ｘ方向配線（上配線）は、先に形成した絶縁膜の上に、Ａｇぺ一ストインキをスクリーン印刷した後乾燥させ、この上に再度同様なことを行い２度塗りしてから、４８０℃前後の温度で焼成した。上記絶縁膜を挟んでＹ方向配線（下配線）と交差しており、絶縁膜のコンタクトホール部分で素子電極の他方とも接続されている。
【００４２】
この上配線は、パネル化した後は走査電極として作用する。
【００４３】
このＸ方向配線の厚さは、約１５μｍである。
【００４４】
図示していないが、外部駆動回路への引出し端子もこれと同様の方法で形成した。このようにしてＸＹマトリクス配線を有する基板が形成する。
【００４５】
（導電性薄膜形成）
（図２−ｅ）の説明
上記基板を十分にクリーニングした後、撥水剤として、ジメチル・ジエトキシ・シラン（ＤＤＳ）、ジメチル・ジアセトキシ・シラン（ＤｍＤａＳ）を用い、それぞれの飽和蒸気をＮ２キャリアガス１：１で混合し、基板温度１３０℃で３分間、チャンバ内で吹き付け処理することで水の接触角で４０〜７０°になるように表面を均一に疎水処理した。撥水剤を含む溶液で表面を処理し、表面が疎水性になるように処理するのはこの後塗布する導電性薄膜形成用の水溶液が、素子電極上に適度な広がりをもって配置されるようにする事が目的である。その後素子電極間にインクジェット塗布方法により、導電性薄膜４を形成した。
【００４６】
（図３の説明）
本工程のインクジェット塗布の模式図を図３に示す。実際の工程では、基板上における個々の素子電極の平面的ばらつきを補償するために、基板上の数箇所に於いてパターンの配置ずれを観測し、観測点間のポイントのずれ量は直線近似して位置補完し、塗付する事によって、全画素の位置ずれをなくして、素子電極に対応した位置に的確に塗付するように努めた。
【００４７】
本実施例では、導電性薄膜としてパラジウム膜を得る目的で、先ず水、イソプロピルアルコール（ＩＰＡ）からなる水溶液に、パラジウム−プロリン錯体を溶解し、有機パラジウム含有溶液を得た。この他若干の添加剤を加えた。
【００４８】
この溶液の液滴を、液滴付与手段として、ピエゾ素子を用いたインクジェット噴射装置を用い、ドット径が６０μｍとなるように調整して電極間に付与した。その後この基板を空気中にて、３５０℃で１０分間の加熱焼成処理をして酸化パラジウム（ＰｄＯ）とした。ドットの直径は約６０μｍ、厚みは最大で１０ｎｍの膜が得られた。
【００４９】
（帯電防止膜除去膜の形成）
前記導電性薄膜の形成と同じようにインクジェット塗布方法により、帯電防止膜除去膜として水溶性レジスト膜を希釈した溶液を前記導電性薄膜と絶縁性基盤の境界部にドット径が約３０μｍの薄膜を形成した、乾燥には１２０℃のホットプレートを用いて約３０分間処理した。
【００５０】
図４はその形態を示すもので１は絶縁性基板、２，３は素子電極、４は導電性薄膜、６は前記帯電防止膜除去膜を示すのもでこの場合水溶性レジスト膜である。
【００５１】
（帯電防止膜の形成）
しかるのちに前記導電性薄膜を含めた基板上に粒径０．１μｍの炭素分散材料を有機溶剤に分散した溶液をスプレーコート法により全面に均一に塗布した。図５−（ａ）に示すようにスプレーコートした帯電防止膜は先に塗布した帯電防止膜除去膜６が形成された上にもほとんど均一に塗布される。図５−（ｂ）はその形態を示す断面図である。上記炭素分散材料は黒鉛を主成分として、導電率を下げるためにＴｉＯ２を添加されているのもを用いた。塗布後に上記炭素系薄膜を安定化するために３００℃前後で熱処理を行った。このようにして作成された帯電防止膜の膜厚は５０ｎｍ程度であり、シート抵抗が２×１０＾７Ω／□になるようにＴｉＯ２添加量を調整した。
【００５２】
その後、市販の現像液を用いて現像し、前記水溶性レジスト膜を除去した。これにより水溶性レジスト膜上に塗布した帯電防止膜除去膜は完全に除去され導電性薄膜と絶縁性基板の境界部にはほとんど残らなくなる。図６はその形態を示したものである。図６−（ａ）に示すように導電性薄膜の端部に帯電防止膜除去膜が除去された帯電防止膜の存在しない領域が存在するようになる。
【００５３】
このようにして形成された導電性薄膜形成基板を分解し、ＳＥＭで１０万倍から３０万倍程度に拡大して観察すると前記導電性薄膜と絶縁性基板表面の境界の部分および前記導電性薄膜上には前記帯電防止膜が形成されていないことが確認できる。
【００５４】
次にこのような状態で形成された導電性薄膜を通電フォーミング処理を行うことで導電性薄膜に亀裂を形成することができる。
【００５５】
（還元フォーミング）
《（図７）（図８）の説明》：フードフォーミング
フォーミングと呼ばれる本工程に於いて、上記導電性薄膜を通電処理して内部に亀裂を生じさせ、電子放出部を形成する。
【００５６】
具体的な方法は、上記基板の周囲の取り出し電極部を残して、基板全体を覆うようにフード状の蓋をかぶせて基板との間で内部に真空空間を作り、外部電源より電極端子部からＸＹ配線間に電圧を印加し、素子電極間に通電する事によって、導電性薄膜を局所的に破壊、変形もしくは変質させることにより、電気的に高抵抗な状態の電子放出部を形成する。
【００５７】
この時若干の水素ガスを含む真空雰囲気下で通電加熱すると、水素によって還元が促進され酸化パラジウムＰｄＯがパラジウムＰｄ膜に変化する。
【００５８】
この変化時に膜の還元収縮によって、一部に亀裂が生じるが、この亀裂発生位置、及びその形状は元の膜の均一性に大きく影響される。
多数の素子の特性ばらつきを抑えるのに、上記亀裂は中央部に起こり、かつなるべく直線状になることがなによりも望ましい。
【００５９】
なおこのフォーミングにより形成した亀裂付近からも、所定の電圧下では電子放出が起こるが、現状の条件ではまだ発生効率が非常に低いものである。
【００６０】
また得られた導電性薄膜４の抵抗値Ｒｓは、１０２から１０７Ωの値である。（図７）でこの通電フォーミングに用いた電圧波形について簡単に紹介する。
【００６１】
印加した電圧はパルス波形を用いたが、パルス波高値が定電圧のパルスを印加する場合（図７−ａ）と、パルス波高値を増加させながら印加する場合（図７−ｂ）とがある。
【００６２】
（図７−ａ）に於いて、Ｔ１及びＴ２は電圧波形のパルス幅とパルス間隔であり、Ｔ１を１μｓｅｃ〜１０ｍｓｅｃ、Ｔ２を１０μｓｅｃ〜１００ｍｓｅｃとし、三角波の波高値（フォーミング時のピーク電圧）は適宜選択する。
【００６３】
（図７−ｂ）では、Ｔ１及びＴ２の大きさは同様にとり、三角波の波高値（フォーミング時のピーク電圧）を、例えば０．１Ｖステップ程度ずつ増加させる。
【００６４】
なお、フォーミング処理の終了は、フォーミング用パルスの間に、導電性膜４を局所的に破壊、変形しない程度の電圧、例えば０．１Ｖ程度のパルス電圧を挿入して素子電流を測定し、抵抗値を求め、例えばフォーミング処理前の抵抗に対して１０００倍以上の抵抗を示した時点で、フォーミングを終了とした。
【００６５】
このとき形成された図８の９に示す亀裂はほぼ導電性薄膜の端部まで到達していることが分解後のＳＥＭ観察で確認できた。
【００６６】
（活性化−カーボン堆積）
《フード活性化の説明》
先に述べたように、フォーミング終了の状態では電子発生効率は非常に低いものである。
【００６７】
よって電子放出効率を上げるために、上記素子に活性化と呼ばれる処理を行うことが望ましい。
【００６８】
この処理は有機化合物が存在する適当な真空度のもとで、前記のフォーミングと同様にフード状の蓋をかぶせて基板との間で内部に真空空間を作り、外部からＸＹ配線を通じてパルス電圧を素子電極に繰り返し印加することによって行う。そして炭素原子を含むガスを導入し、それに由来する炭素あるいは炭素化合物を、前記亀裂近傍にカーボン膜として堆積させる工程である。
【００６９】
本工程ではカーボン源としてトルニトルを用い、スローリークバルブを通して真空空間内に導入し、１．３×１０−４Ｐａを維持した。導入するトルニトルの圧力は、真空装置の形状や真空装置に使用している部材等によって若干影響されるが、１×１０−５Ｐａ〜１×１０−２Ｐａ程度が好適である。
【００７０】
図９の（ａ）、（ｂ）に、活性化工程で用いられる電圧印加の好ましい一例を示した。印加する最大電圧値は、１０〜２０Ｖの範囲で適宜選択される。図９の（ａ）中、Ｔ１は、電圧波形の正と負のパルス幅、Ｔ２はパルス間隔であり、電圧値は正負の絶対値が等しく設定されている。また、図９の（ｂ）中、Ｔ１およびＴ１’はそれぞれ、電圧波形の正と負のパルス幅、Ｔ２はパルス間隔であり、Ｔ１＞Ｔ１’、電圧値は正負の絶対値が等しく設定されている。
【００７１】
このとき、素子電極３に与える電圧を正としており、素子電流Ｉｆは、素子電極３から素子電極２へ流れる方向が正である。約６０分後に放出電流Ｉｅがほぼ飽和に達した時点で通電を停止し、スローリークバルブを閉め、活性化処理を終了した。
【００７２】
以上の工程で、電子源素子を有する基板を作成する事ができた。
【００７３】
（基板特性）
《（図１１）（図１２）の説明》
上述のような素子構成と製造方法によって作成された本発明に係る電子放出素子の基本特性について図１１、図１２を用いて説明する。
【００７４】
図１１は、前述した構成を有する素子の電子放出特性を測定するための測定評価装置の概略図である。
【００７５】
図１１において、１はガラス基板、２、３は素子電極、４は電子放出部を含む薄膜、５は電子放出部を示す。また、６１は素子に素子電圧Ｖｆを印加するための電源、６０は素子電極２、３間の電子放出部を含む導電性薄膜４を流れる素子電流Ｉｆを測定するための電流計、６４は素子の電子放出部より放出される放出電流Ｉｅを捕捉するためのアノード電極、６３はアノード電極６４に電圧を印加するための高圧電源、６２は素子の電子放出部５より放出される放出電流Ｉｅを測定するための電流計である。
【００７６】
また、本電子放出素子およびアノード電極６４は真空装置内に設置され、その真空装置には排気ポンプ６６および真空計等の真空装置に必要な機器が具備されており、所望の真空下で本素子の測定評価を行えるようになっている。なお、アノード電極の電圧は１ｋＶ〜１０ｋＶ、アノード電極と電子放出素子との距離Ｈは２ｍｍ〜８ｍｍの範囲で測定した。
【００７７】
図１１に示した測定評価装置により測定された放出電流Ｉｅおよび素子電流Ｉｆと素子電圧Ｖｆの関係の典型的な例を図１２に示す。なお、放出電流Ｉｅと素子電流Ｉｆは大きさが著しく異なるが、図１２ではＩｆ、Ｉｅの変化の定性的な比較検討のために、リニアスケールで縦軸を任意単位で表記した。
【００７８】
素子電極間に印加する電圧１２Ｖにおける放出電流Ｉｅを測定した結果平均０．６μＡ、電子放出効率は平均０．２０％を得た。また素子間の均一性もよく、各素子間でのＩｅのばらつきは３％と良好な値が得られた。
【００７９】
また、帯電によるＩｅの増加もほとんど認められず、素子の異常放電も全く発生することはなかった。さらにリーク電流の検出もほとんど認められず非常に高効率で安定な電子放出素子を得ることができた。
【００８０】
これはおそらく、フォーミング工程で説明したように導電性薄膜の周辺端部に帯電防止膜が存在していないことで導電性薄膜の端部まで完全に亀裂が形成されたことによるものと思われる。
【００８１】
（実施例２）
次に本発明の第２の実施例について図１３に示す。図１３において１は基板、２，３は素子電極、４は導電性薄膜、７は帯電防止膜、８は帯電防止膜を除去した部分である。
【００８２】
ガラス基板は実施例−１と同様にアルカリ成分が少ないＰＤ−２００（旭硝子（株）社製）の２．８ｍｍ厚ガラスを用い、更にこの上にナトリウムブロック層としてＳｉＯ２膜１００ｎｍをコーテイングしたものを用いた。
【００８３】
素子電極２，３形成から下配線形成、絶縁層形成、上配線形成まで実施例と同様に形成した。
【００８４】
導電性薄膜も実施例と同じくインクジェット塗布方法により、パラジウム−プロリン錯体を用いてドットを形成した。しかる後に帯電防止膜除去膜として水溶性レジストを用いて図１３の８に示すように通電フォーミングで形成する亀裂の部分を連続的に覆うように実施例１と同様にインクジェットを用いてドット径３０μｍの薄膜を形成した。このドットの大きさは電極幅よりの狭ければ任意に設定することができる。その後１２０℃のホットプレートを用いて３０分間乾燥させた。さらにその上に実施例１とおなじくスプレーコート法により有機溶剤系帯電防止膜を塗布し、３５０〜４００℃の範囲で焼成した。このようにして導電性薄膜と帯電防止膜除去膜と帯電防止膜を形成した。
【００８５】
この基板を市販の現像液を用いて水溶性レジストを現像し、前記水溶性レジスト膜を除去した。これにより水溶性レジスト膜上に塗布した帯電防止膜除去膜は完全に除去され導電性薄膜と絶縁性基板の境界部にはほとんど残らなくなった。図１３はその形態を示したものである。図１３の８に示すように導電性薄膜の亀裂形成部に帯電防止膜除去膜が除去された帯電防止膜の存在しない領域が存在するようになる。
このようにして形成した素子を実施例１に示すのと同様にフォーミング、活性化を行い電子放出素子を形成した。この電子放出素子の特性を図１１に示す測定系で評価した。
【００８６】
素子電極間に印加する電圧１２Ｖにおける放出電流Ｉｅを測定した結果平均０．６５μＡ、電子放出効率は平均０．２２％を得た。また素子間の均一性もよく、各素子間でのＩｅのばらつきは２．８％と良好な値が得られた。
【００８７】
また、帯電によるＩｅの増加もほとんど認められず、素子の異常放電も全く発生することはなかった。さらにリーク電流の検出もほとんど認められず非常に高効率で安定な電子放出素子を得ることができた。
【００８８】
（比較例）
前記本発明の実施の形態に基づき以下に本発明の比較例を示す。
【００８９】
前述の実施例−１と全く同様にしてマトリックス基板を形成した。その上にやはり前記実施例と全く同様な方法で導電性薄膜をインクジェットを用いて形成し、３５０℃−１０分間焼成してＰｄＯ膜を形成した。
【００９０】
続いて実施例−１と同様に粒径０．１μｍの炭素分散材料を有機溶剤に分散した溶液をスプレーコート法により全面に均一に塗布した。図１３−（ｂ）に示すようにスプレーコートした帯電防止膜は導電性薄膜をすべて覆い尽くすように塗布される。
【００９１】
なお、上記炭素分散材料は実施例−１と同じ黒鉛を主成分として、導電率を下げるためにＴｉＯ２を添加されているのもを用いた。塗布後に上記炭素系薄膜を安定化するために３００℃前後で熱処理を行った。このようにして作成された帯電防止膜の膜厚は５０ｎｍ程度であり、シート抵抗が２×１０＾７Ω／□になるようにＴｉＯ２添加量を調整した。
【００９２】
その後は実施例−１と同様にフォーミング、活性化を行い表面導電型電子放出素子を形成した。
【００９３】
このようにして形成された電子放出素子を図１１に示した測定評価装置により放出電流Ｉｅおよび素子電流Ｉｆを実施例−１と同様に測定した。
素子電極間に印加する電圧１２Ｖにおける放出電流Ｉｅを測定した結果平均０．４μＡ、電子放出効率は平均０．０８％と非常に効率が悪く、しかも場所による電子放出特性のバラツキが大きく、非常に不安定な電子放出素子となってしまった。
【００９４】
帯電防止膜が形成されていることから帯電によるＩｅの増加はほとんど認められす、素子の異常放電は全く発生することはなかった。しかしながらリーク電流が大きいことが分かった。
【００９５】
このようにして形成した電子放出素子を測定後に分解してＳＥＭで観察したところ、図１３−（ｃ）に示すように導電性薄膜の端部まで完全に亀裂が到達していないことが判明した。このことは帯電防止膜が導電性薄膜の端部に形成されたことで通電フォーミング時に導電性薄膜の亀裂が進行していくなかで端部における亀裂形成を阻害してしまったものと思われる。導電性薄膜の端部に切れ残りが生じてしまっているために電子放出素子に通電した際に大きなリーク電流が流れてしまい効率の悪い電子放出素子となったものと思われる。また、このようにして亀裂が導電性薄膜の端部まで形成されない場合は基板内の場所による影響もその切れ残り方に大きく影響してくるため基板内でのムラが大きくなり均一性に問題がある電子放出基板となってしまった。
【００９６】
【発明の効果】
以上説明したように、本発明によれば電子放出素子の電子放出特性が極めて安定となり異常放電による素子のダメージやリーク電流による効率の低下のない電子放出素子を得ることができる。
【００９７】
また結果として、表示品位の良い画像表示素子を形成する事ができる。
【図面の簡単な説明】
【図１】本発明による電子放出素子の一例を示す構成図である。
【図２】本発明のマトリックス基板の作成方法を説明する図。
【図３】本発明のインクジェット塗布方法を示す図。
【図４】本発明の帯電防止膜除去膜を示す図。
【図５】本発明の帯電防止膜を示す図。
【図６】本発明の帯電防止膜除去膜を除去した状態示す図。
【図７】フォーミング処理に用いた電圧波形を示す図。
【図８】フォーミングによって形成された亀裂を示す図。
【図９】活性化処理に用いた電圧波形を示す図。
【図１０】活性化処理によって形成された電子放出部を示す図。
【図１１】子放出特性を測定するための測定評価装置の概略図。
【図１２】放出電流Ｉｅ、素子電流Ｉｆと素子電圧Ｖｆの関係を示す図。
【図１３】実施例−２の構成を示す図。
【図１４】比較例による電子放出素子の形成方法を示す図。
【図１５】従来のハートウエルの電子放出素子の構成図。
【符号の説明】
１ 絶縁性基板
２、３ 素子電極
４ 導電性薄膜（素子膜）
５ 電子放出部
６ 帯電防止膜除去膜
７ 帯電防止膜
８ 帯電防止膜が除去された部分
９ フォーミングによって形成された亀裂
１１ 下配線
１２０ 層間絶縁層
１３ コンタクトホール
１４ 上配線
１５ インクジェット
６０ 素子電流Ｉｆを測定するための電流計
６１ 素子に素子電圧Ｖｆを印加するための電源
６２ 放出電流Ｉｅを測定するための電流計
６３ 高圧電源
６４ アノード電極
６５ 真空容器
６６ 排気ポンプ
Claims (5)
- 絶縁性基板上に形成され、対向する一対の素子電極と電子放出部を含む導電性薄膜とを有する電子放出素子であって、前記導電性薄膜と帯電防止膜除去膜と帯電防止膜を形成する工程を有することを特徴とした前記電子放出素子の形成方法。
- 請求項１において、対向する一対の素子電極間に導電性薄膜と帯電防止膜除去膜と帯電防止膜を形成する工程を有し、帯電防止膜を形成した後に帯電防止除去膜を除去したことを特徴とする電子放出素子の形成方法。
- 請求項１において、対向する一対の素子電極間に導電性薄膜を形成し、後工程において電子放出部が形成される部分において帯電防止膜除去膜を形成し、しかる後に帯電防止膜をその上に形成し、最後にその部分の帯電防止除去膜を除去したことを特徴とする電子放出素子の形成方法。
- 請求項１において、対向する一対の素子電極間に導電性薄膜を形成し、絶縁性基板表面との前記導電性薄膜の境界部においてのみ帯電防止膜除去膜を形成し、しかる後に帯電防止膜をその上に形成し、最後に絶縁性基板表面との前記導電性薄膜の境界部の帯電防止膜除去膜を除去したことを特徴とする電子放出素子の形成方法。
- 請求項２において、対向する一対の素子電極間に形成する導電性薄膜をインクジェットを用いた液滴塗布手段で形成し、その後に同じくインクジェットを用いた液滴塗布手段で帯電防止膜除去膜を形成し、しかる後に前記帯電防止膜を形成し、前記帯電防止膜除去膜を除去することで前記帯電防止膜の一部を除去することを特徴とする前記電子放出素子の形成方法。
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| JP2002355320A JP2004192812A (ja) | 2002-12-06 | 2002-12-06 | 電子放出素子の製造方法 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7544614B2 (en) | 2005-02-24 | 2009-06-09 | Seiko Epson Corporation | Method of forming a coated film, method of forming an electronic device, and method of manufacturing an electron emission element |
| CN101814408A (zh) * | 2010-04-07 | 2010-08-25 | 西安交通大学 | 一种基于纳米压印的表面传导电子发射源的制作方法 |
| CN102637561A (zh) * | 2012-04-21 | 2012-08-15 | 福州大学 | 一种纳米间隙均匀可控的表面传导电子发射源的制作方法 |
-
2002
- 2002-12-06 JP JP2002355320A patent/JP2004192812A/ja not_active Withdrawn
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