KR100739148B1 - 표면 전도형 전자방출 표시소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 표면 전도형 전자방출 표시소자 및 그 제조 방법에 관한 것으로, 종래에는 표면 전도형 전자방출 표시소자에서 전자 빔의 크기가 소정 이내로 제한되면 도전막 틈의 길이도 작아지게 된다. 방출 전자의 양은 상기 도전막 틈의 길이에 비례하는데 상기 도전막 틈의 길이가 작아지면 전자 방출량이 제한되므로 휘도 또한 낮아지는 문제점이 있었다. 이러한 문제점을 감안한 본 발명은 캐소드 전극에 연장되어 게이트 전극을 향해 수직 방향으로 형성된 캐소드 수직 전극과; 상기 게이트 전극에 연장되어 상기 캐소드 전극을 향해 수직 방향으로 형성된 게이트 수직 전극과; 상기 캐소드 수직 전극에 연장되어 상기 캐소드 전극에 평행하게 형성된 캐소드 평행 전극과 상기 게이트 수직 전극에 연장되어 상기 게이트 전극에 평행하게 형성된 게이트 평행 전극이 서로 대향하여 배치된 다수의 전극 쌍과; 상기 다수의 전극 쌍에 형성된 개별 도전막 또는 단일 도전막과; 상기 도전막이 형성된 전극 쌍 사이에 형성된 도전막 갭으로 구성되어 전극을 병렬 형성하여 전자 방출 지점인 갭을 다수 확보함으로써 정해진 크기의 픽셀에 대해 전자 방출량을 증가시켜 휘도를 높이는 효과가 있다.

Description

표면 전도형 전자방출 표시소자 및 그 제조 방법{SURFACE CONDUCTION ELECTRON EMITTING DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 종래 표면 전도형 전자방출 소자의 일반적인 구조를 보인 평면도 및 단면도.
도 2는 종래 표면 전도형 전자방출 소자를 이용한 표시 소자의 기본 동작 원리를 보인 단면도.
도 3은 종래 표면 전도형 전자방출 소자를 이용한 표시 소자의 전자 방출에 의한 표시 원리를 설명하는 예시도.
도 4는 본 발명의 제1실시 예에 따른 다수의 포밍갭을 갖도록 평행으로 배선된 전극 구조를 갖는 표면 전도형 전자방출 소자를 도시한 예시도.
도 5는 본 발명의 제2실시 예에 따른 포밍갭의 전자 방출 방향이 반대 방향이 되도록 배선된 전극 구조를 표면 전도형 전자방출 소자를 도시한 예시도.
도 6은 본 발명의 제3실시 예에 따른 단일 도전막을 가지며 포밍갭의 전자 방출 방향이 같도록 배선된 전극 구조를 갖는 표면 전도형 전자방출 소자를 도시한 예시도.
도 7은 본 발명의 제4실시 예에 따른 단일 도전막을 가지며 포밍갭의 전자 방출 방향이 반대 방향이 되도록 배선된 전극 구조를 갖는 표면 전도형 전자방출 소자를 도시한 예시도.
**도면의 주요부분에 대한 부호의 설명**
401 : 캐소드 전극 402 : 유리 기판
403 : 도전막 404 : 도전막 갭
405 : 게이트 전극
본 발명은 표면 전도형 전자방출 표시소자 및 그 제조 방법에 관한 것으로, 특히 화소셀에 다수의 포밍갭을 형성하여 전자 방출량을 증가시켜 휘도를 높일 수 있게 한 표면 전도형 전자방출 표시소자 및 그 제조 방법에 관한 것이다.
종래 표면 전도형 전자방출 소자(Surface conduction electron emitting device)는 음극선관처럼 전자방출원에서 전자를 방출하여 형광체에 충돌시켜 빛을 생성한다. 상기 표면 전도형 전자방출 소자를 디스플레이 분야에 적용하여 크기 및 전력 소모를 감소시키면서도 높은 해상도를 제공할 수 있는 박막 디스플레이의 개발이 활발하다. 상기 박막 디스플레이는 전극 구조가 간단하고, CRT와 같은 원리로 고속 동작이 가능하며 무한대의 칼라, 무한대의 그레이 스케일, 높은 휘도, 높은 비디오 속도 등 디스플레이가 가져야 할 장점들을 갖추고 있다.
표면 전도형 전자방출 소자에는 구성된 재료 및 제조 방법에 따라 실리콘이나 몰리브덴 팁형상을 이용하는 고전적인 스핀트(Spindt) 방식으로부터 두 금속 사 이에 절연층을 끼운 MIM(Metal-Insulator-Metal)방식, 절연체 대신 나노실리콘을 이용한 BSD(Ballistic), 그리고 에미터로서 탄소 나노튜브를 사용하는 CNT-FED가 있다.
최근에는 이와는 다른 방식의 전자 방출 방식으로서 표면전도형 전자방출(Surface Conduction electron Emission : SCE)방식이 알려지고 있으며, 이를 이용한 표면전도형 전자방출 디스플레이, 일명 SED(Surface Conduction Electron Emission Display)가 개발되어 시연되기도 하였다.
상기 SCE 방식은 원래 1965년 엠.아이.엘리슨(M.I. Elison)에 의해 SnO2박막에서 발견된 것으로(Radio Eng. Electron Phys.1965), 기판상의 작은 영역으로 형성된 박막의 표면에 대해 평행하게 전류를 흘림으로써 전자 방출이 일어나는 현상을 이용한 것이다. 이 현상은 이후 Au박막(G. Ditter, Thin Solid Films' Vol.9, p.317,1972), In2O3/SnO2 박막(M. Hartwell, IEEE Trans. ED Conf, p.519, 1975), 혹은 탄소 박막(Hisashi Araki, Vol.26, No.1, p.22, 1983)등 여러 물질에서 관찰되었다.
도 1은 전형적인 SCE소자의 구조를 보인 평면도 및 단면도로서, SED의 핵심 소자인 SCE소자의 구조는 Ti/Pt가 형성된 유리 기판(101)상에 캐소드 전극(102)과 게이트 전극(103)이 형성되고 Ag 페이스트(미도시)가 후막 인쇄되어 상기 캐소드 전극(102)과 게이트 전극(103)을 배선한다. 캐소드 전극(102)과 게이트 전극(103) 사이에는 잉크젯 공정과 소성에 의해 PdO층의 도전막(104)이 형성되고, 수소 환경에서 통전 포밍(electronic forming)으로 지칭되는 포밍 공정에 의해 캐소드 전극 (102)과 게이트 전극(103)에 직류 전압 펄스가 인가되어 PdO 도전막(104)에 매우 좁은(~수십나노) 크랙(crack)이 형성된다. 상기 크랙 주위에는 유기 가스 환경에서 활성화 공정에 의해 탄소막(105)이 형성되어 수십 나노미터였던 갭(Gap)이 수 나노미터 크기로 작아진다. 따라서 수 나노미터의 갭에 전압이 걸리면 전계 강도가 커지고, 보다 낮은 전압에서 전자의 양자역학적 터널링(tunneling)이 일어날 수 있다.
상기 전자의 양자역학적 터널링은 수 나노미터의 갭에 높은 전기장이 걸릴 때 나타나는 현상이고 갭의 형상은 도전막의 갭에 높은 전기장이 걸리도록 뾰족한 형상을 구성하여야 한다. 즉, 갭에 뾰족한 형상을 구성하기 위한 포밍 공정은 갭의 형상을 결정짓는 핵심 공정으로 두 전극에 일정한 직류 전압 펄스를 인가하여 상기 전극보다 더 큰 저항을 갖는 도전막에 전류를 흐르게 하여 도전막을 국부적으로 파괴, 변형 혹은 변질시킴으로써 전기적으로 고저항 상태를 만든다. 상기 포밍 공정에 의해 도전막 상에 매우 좁은(수십나노) 갭이 형성되며 도전막에 비해 고저항의 갭이 형성된다.
SCE 소자를 동작시키기 위해 두 전극 양단에 펄스형 전압이 인가되며 이때 캐소드 전극과 게이트 전극 사이에 전도 전류가 흐르고 캐소드 전극의 방출 전자에 의한 방출 전류가 흐른다. 상기 전도 전류가 캐소드 전극과 게이트 전극 사이의 도전막을 흐를 때 표면전도 전자 방출 현상에 의해 도전막의 갭으로부터 전자가 방출되며 이때 방출 전자에 의한 방출 전류는 도전막을 따라 직접 흐르는 전도 전류에 비해 매우 작다. SCE 소자의 효율은 전도 전류에 대한 방출 전류의 비로 정해지므 로 좋은 효율을 갖기 위해 방출전류를 높이고 전도전류를 최소화하여야 한다. 전도전류를 최소화하기 위해서는 도전막의 저항을 높여야 하고, 방출전류를 높이기 위해서는 도전막의 갭에 높은 전기장이 걸리도록 뾰족한 형상을 형성해야 한다.
도전막에 갭을 형성하는 포밍 공정은 도전막에 소정 간격의 갭을 형성하면서 부분적으로 매우 높은 저항을 가진 틈(fissure)을 형성하여 전도전류를 최소화할 수 있다. 또한, 캐소드 전극과 게이트 전극에 펄스 전압이 가해지면 상기 포밍 공정에 의해 형성된 틈의 모서리 부분에 전기장이 집중되므로 모서리 부분에서 전자가 쉽게 방출하여 방출전류를 높일 수 있다. 이러한 이유로 인하여 포밍 공정은 SCE 소자 제작의 필수적인 공정이며 SEC 소자의 특성을 좌우하는 핵심적인 공정이다.
상기 포밍 공정은 통전 포밍으로 지칭되는 캐소드 전극과 게이트 전극에 펄스 전압을 인가하여 주울열에 의하여 변형을 발생시키는 방법을 사용하고 있다. 상기 주울열에 의한 변형은 도전막에서 특별히 저항이 높은 부분에 집중적으로 발생하므로 변형 위치를 정의하기가 쉽지 않고 균일한 변형 형태를 만들기도 어렵다. 또한 변형 위치가 달라지면 방출되는 전자빔의 위치가 변하게 되고 불규칙한 변형 형태가 만들어질 경우 전자 방출 특성에 변화가 발생한다. 또한, 전자 방출 특성이 서로 다른 SCE 소자를 디스플레이에 응용할 경우 디스플레이의 화질, 휘도 등 균일성에 문제가 발생한다.
상기 SCE소자를 전자방출원으로 이용하는 SED의 기본적인 구조는 도 2에 도시된 바와 같이, 하판에 SCE가 형성되어 있고, 하판과 소정 거리(1~3mm)만큼 떨어 져 상판이 위치한다. 상기 상판에는 유리 또는 수정 등의 기판(201) 위에 RGB 형광체(202)가 형성되어 있고, 상기 RGB 형광체(202) 위에 애노드 전극(203)이 형성되어 있다. 상판과 하판은 별도의 격벽(미도시)으로 이격되어 지탱되며 내부는 고진공 상태로 유지되어 전자빔이 기체 등에 의해 충돌되지 않는다.
상기 SED의 기본 구조물에서 SCE로부터 방출된 전자는 상판의 RGB 형광체(202)에 충돌하여 빛이 발생하는데 빛 발생에 필요한 SED의 동작 환경을 설명하면 다음과 같다. 상판의 애노드 전극(203)에 수백에서 수천 볼트의 전압이 인가된 상태에서 하판의 캐소드 전극(102)과 게이트 전극(103) 사이에 펄스 전압이 인가되면 전자의 양자역학적 터널링에 의해 SCE의 수 나노미터 크기의 갭으로부터 전자가 방출된다. 방출된 전자는 상판의 애노드 전극(203)의 고전압에 의해 가속되어 RGB 형광체(202)에 충돌함으로써 RGB의 빛이 생성된다.
SCE 소자에서는 전자 방출의 터널링에 갭 사이의 작은 입자들에 의한 충돌등이 결합되어 나타난다고 알려져 있으며, 터널링과 충돌을 반복한 전자들 중 일부 전자가 게이트 전극에 다중 충돌하고 전극으로부터 이탈한 전자가 상판의 애노드 전극(203)의 매우 높은 전압에 이끌려 상판으로 가속되어 형광체(202)에 충돌한다. 형광체는 전자 발광 현상에 의해 가시광을 발광한다. 이때 SCE 소자에서 발생되는 방출 전류는 캐소드 전극(102)과 게이트 전극(103)의 양단 간에 걸리는 전압에 비례하고, 소정 문턱 전압(Vth: threshold voltage) 이전에는 전혀 방출 전류가 검출되지 않으나 양단 전압이 문턱 전압을 넘어서면 방출 전류가 급격하게 상승한다. 따라서 양단 전압에 따라 방출 전류를 정확히 조절할 수 있으므로 형광체(202)의 직접적인 휘도 제어가 가능하다.
SCE 소자의 빔 형성은 도 3에 도시된 바와 같이, 애노드 전극(307)의 플러스 전압(Va)에 의해 방출 전자가 이끌리면서 형성되는데 형성된 빔(306)의 위치 및 크기는 아래 수학식에 의해 추정된다.
Figure 112005067333742-pat00001
여기서,
Figure 112005067333742-pat00002
는 빔(306)이 게이트 전극(303) 방향으로 쉬프트된 거리이고, H는 상판(307)과 하판(301)의 이격 거리이고, Vf는 캐소드 전극(302)과 게이트 전극(303)간의 전압이고, Va는 캐소드 전극(302)과 애노드 전극(307)간의 전압이다.
Figure 112005067333742-pat00003
여기서, Lw(
Figure 112005067333742-pat00004
)는 빔의 너비이고, Kw는 비례 상수 대략 0.8~1 사이의 값이고, H는 상판(307)과 하판(301)의 이격 거리이고, Vf는 캐소드 전극(302)과 게이트 전극(303)간의 전압이고, Va는 캐소드 전극(302)과 애노드 전극(307)간의 전압이다.
Figure 112005067333742-pat00005
여기서, LH는 빔(306)의 높이이고, KH는 비례 상수이고, H는 상판(307)과 하 판(301)의 이격 거리이고, Vf는 캐소드 전극(302)과 게이트 전극(303)간의 전압이고, Va는 캐소드 전극(302)과 애노드 전극(307)간의 전압이고, l0는 도전막 틈(305)의 길이이다.
상기 수학식 1은 도전막 틈(305)의 전자 방출 지점을 기준으로 게이트 전극 방향(303)으로 빔(306)이 쉬프트된 거리(
Figure 112005067333742-pat00006
)를 계산하는 식이고, 수학식 2는 상판(307)에 형성된 빔(306)의 게이트 전극(303) 방향의 폭(Lw)을 계산하는 식이고, 수학식 3은 상판(307)에 형성된 빔(306)의 길이(LH)를 계산하는 식이다.
상기 수학식 3에 의해 계산된 빔(306)의 길이(LH)는 도전막 틈(304)의 길이 l0에 좌우된다는 것을 알 수 있다. 또한, 빔(306)의 너비는
Figure 112005067333742-pat00007
에 Kw를 곱한 양임을 알 수 있다. 예를 들어, 종래 SED에서 Va = 10kV, Vf = 20V, H = 2mm 의 동작 변수를 갖는 SCE 소자에 대한 빔(306)의 너비를 계산하면
Figure 112005067333742-pat00008
는 180um이고 KW는 대략 0.8~1 사이의 값이므로 빔(306)의 너비인 LW도
Figure 112005067333742-pat00009
와 비슷한 크기이다. 빔(306)의 크기 LH의 경우 빔(306)의 크기의 2배인 360um에 도전막 틈의 길이인 l0를 더한 값이다.
일반적으로 SED에서 하나의 SCE 소자로 구성된 픽셀의 크기가 소정 크기로 제한되어 있으므로 LH의 크기가 픽셀 크기를 넘으면 빔(306)이 옆 픽셀을 침범하는 현상이 발생한다. 빔(306)이 옆 픽셀로 침범하면 픽셀간에 간섭이 발생하여 화질의 해상도를 떨어뜨리므로 LH의 크기는 픽셀 크기 이내로 제한되어야 한다.
상기 LH의 크기가 소정 이내로 제한되면 도전막 틈의 길이(l0)도 작아지게 된다. 방출 전자의 양은 상기 도전막 틈의 길이(l0)에 비례하는데 상기 도전막 틈의 길이(l0)가 작아지면 전자 방출량이 제한되므로 휘도 또한 낮아진다.
SED의 픽셀당 휘도 성능이 낮아지면 디스플레이의 화질 특성이 낮아지게 된다. 따라서 제한된 도전막 틈의 길이(l0)에서 전자 방출량이 더 높아지고 휘도 값도 높일 수 있는 SCE 소자의 구조 개선이 요구된다.
따라서 본 발명은 상기와 같은 문제점을 감안하여 창안한 것으로, 전극과 도전막의 구조를 변형하여 하나의 SCE 소자에 다수의 갭을 병렬 형성하여 빔의 길이를 소정 크기 이내로 제한하면서 전자 방출량을 극대화할 수 있도록 한 표면 전도형 전자방출 표시소자 및 그 제조 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 캐소드 전극에 연장되어 게이트 전극을 향해 수직 방향으로 형성된 캐소드 수직 전극과; 상기 게이트 전극에 연장되어 상기 캐소드 전극을 향해 수직 방향으로 형성된 게이트 수직 전극과; 상기 캐소드 수직 전극에 연장되어 상기 캐소드 전극에 평행하게 형성된 캐소드 평행 전극과 상기 게이트 수직 전극에 연장되어 상기 게이트 전극에 평행하게 형성된 게이트 평행 전극이 서로 대향하여 배치된 다수의 전극 쌍과; 상기 다수의 전극 쌍에 형성된 개별 도전막 또는 단일 도전막과; 상기 도전막이 형성된 전극 쌍 사이에 형성된 도전막 갭을 포함하여 구성된 것을 특징으로 한다.
또한, 캐소드 전극과 게이트 전극에 각각 연장되어 연결된 다수의 캐소드 평행 전극과 다수의 게이트 평행 전극이 서로 대향하도록 형성하는 단계와; 상기 다수의 캐소드 평행 전극과 다수의 게이트 평행 전극 중 상기 캐소드 평행 전극과 상기 게이트 평행 전극이 서로 대향된 전극 쌍에 개별 도전막을 형성하거나 또는, 상기 다수의 캐소드 평행 전극과 다수의 게이트 평행 전극 상에 단일 도전막을 형성하는 단계와; 포밍 공정에 의해 상기 개별 도전막 또는 상기 단일 도전막에 갭을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명에 따른 실시 예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명을 설명하기 위하여 첨부된 것으로, 도 4는 본 발명의 제1실시 예에 따른 다수의 포밍갭을 갖도록 평행으로 배선된 전극 구조를 갖는 SCE 소자를 도시한 예시도이고, 도 5는 본 발명의 제2실시 예에 따른 포밍갭의 전자 방출 방향이 반대 방향이 되도록 배선된 전극 구조를 표면 SCE 소자를 도시한 예시도이고, 도 6은 본 발명의 제3실시 예에 따른 단일 도전막을 가지며 포밍갭의 전자 방출 방향이 같도록 배선된 전극 구조를 갖는 SCE 소자를 도시한 예시도이고, 도 7은 본 발명의 제4실시 예에 따른 단일 도전막을 가지며 포밍갭의 전자 방출 방향이 반대 방향이 되도록 배선된 전극 구조를 갖는 SCE 소자를 도시한 예시도이다.
본 발명의 실시 예에서 SCE 소자는 정해진 크기의 픽셀에 대해 전자 방출량을 증가시켜 휘도를 높이고자 전극과 도전막의 구조를 변형하여 다수의 갭을 병렬 형성하고 전자 방출 지점인 갭을 다수 확보하여 전자 방출량을 증가시켜 휘도를 높인다.
또한, 본 발명의 실시 예에서 SCE 소자는 전극 구조를 변형하여 다수의 갭을 동일 방향으로 병렬 형성하여 형성된 빔의 길이를 소정 크기 이상 크게 하지 않고 전자 방출량을 극대화한다.
또한, 본 발명의 실시 예에서 SCE 소자는 다수의 전극을 병렬 배열하고 전극 배열에 도전막을 도포하여 전극 사이에 다수의 도전막 갭을 형성하여 도전막 틈으로부터 동시에 전자를 방출시켜 전자 방출량을 증가시킨다.
또한, 본 발명의 실시 예에서 SCE 소자는 캐소드 전극과 게이트 전극의 배열을 다르게 구성하여 각각의 전자 빔이 동일 방향 또는 반대 방향을 향하도록 하여 형성된 빔의 너비를 최대화거나 최소화하여 빔의 크기를 조절한다.
또한, 본 발명의 실시 예에서 SCE 소자는 전극 배열 위에 도전막을 분할 형성하거나 단일 도전막을 형성하여 다수의 도전막 갭을 형성한다. 이때, 단일 도전막의 경우 SCE 소자는 전극 간격을 조절하여 포밍 공정에 의해 특정 전극 사이에서만 도전막 갭을 형성하여 전자 방출 지점과 전자 방출 방향을 조절한다.
이하, 본 발명에 의한 것으로, 표면 전도형 전자방출 표시소자 및 그 제조 방법을 첨부된 도면을 참조하여 설명한다.
상기 첨부된 도 4를 참조하여, 본 발명에 의한 SCE 소자를 설명하면, 유리 기판(402) 위에 SCE 소자의 캐소드 전극(401)과 게이트 전극(405)이 서로 대응하여 형성되어 있다. 상기 캐소드 전극(401)이 연장된 캐소드 연장전극은 상기 게이트 전극(405)을 향해 수직 방향으로 형성된 캐소드 수직전극(411)과; 상기 캐소드 전극(401)과 상기 게이트 전극(405)에 병렬 형성된 캐소드 평행전극(421, 431)으로 구성된다. 상기 게이트 전극(405)이 연장된 게이트 연장전극은 상기 캐소드 전극(401)을 향해 수직 방향으로 형성된 게이트 수직전극(415)과 상기 캐소드 전극(401)과 상기 게이트 전극(405)에 병렬 형성된 게이트 평행전극(425, 435)으로 구성된다. 상기 캐소드 전극(401)과 상기 게이트 전극(405)의 병렬 형성된 캐소드 평 행전극(421, 431)과 게이트 평행전극(425, 435)은 서로 대응하여 번갈아 형성된다. 캐소드 전극(401)과 게이트 전극(405)이 연장된 전극에서 한 쌍의 캐소드 평행전극과 게이트 평행전극(421,435),(431,425) 위에는 도전막(403)이 각각 형성되고 상기 캐소드 평행전극과 게이트 평행전극(421,435),(431,425) 사이에 놓인 도전막 중심에 도전막 갭(404)이 형성된 구성이다.
상기와 같은 구성을 좀 더 상세히 설명하면, SCE 소자에는 병렬로 전극이 네 개 형성되어 있지만 그 이상의 전극이 형성될 수 있다. 상기 병렬로 형성된 다수의 평행전극(421, 435, 431, 425)은 서로 평행하게 마주 보는 구조로 한 쌍의 캐소드 평행전극과 게이트 평행전극(421,435),(431,425)을 구성한다. 그리고 상기 한 쌍의 캐소드 평행전극과 게이트 평행전극(421,435),(431,425)은 두 개 혹은 그 이상의 전극 쌍을 구성한다.
전극 쌍(421,435),(431,425) 위에 도전막(403)이 개별 도포되어 각각의 전극 쌍(421,435),(431,425)은 SCE 소자 내에서 다수의 전자 방출원을 형성한다. 개별 도포된 도전막(403)에는 포밍 공정에 의해 갭(404)이 형성되어 하나의 SCE 소자 내에 다수의 갭(404)이 형성된다. 다수의 갭(404)에는 전자를 방출하는 도전막 틈이 형성되어 다수의 갭(404)의 도전막 틈은 개별적인 전자 방출원을 구성한다. 다수의 전자 방출원은 단일 도전막 틈에 의한 전자 방출원에 비해 전자를 더 많이 방출할 수 있다.
병렬 형성된 캐소드 평행전극(421),(431)과 게이트 평행전극(435),(425)은 서로 번갈아 형성되어 전자 방출원의 전극이 형성된다. 전자 방출원에서 캐소드 전 극(401)에 연결된 캐소드 평행전극(421),(431)은 좌측에 게이트 전극(405)에 연결된 게이트 평행전극(425),(435)은 우측에 위치한다. 상기 전자 방출원으로부터 방출되는 전자 빔은 도전막 틈의 전자 방출 지점을 기준으로 게이트 전극(405) 방향으로 쉬프트되므로 각각의 전자 방출원의 전자 빔은 같은 방향으로 쉬프트된다.
상기 실시 예와 같은 캐소드 전극(401)에 연결된 캐소드 평행전극과 게이트 전극(405)에 연결된 게이트 평행전극의 배열과는 다르게 게이트 평행전극을 캐소드 평행전극이 감싸도록 캐소드 평행전극과 게이트 평행전극을 배치하는 실시 예를 도 5를 참조하여 설명한다.
도 5에 도시된 SCE 소자를 설명하면, 유리 기판 위에 SCE 소자의 캐소드 전극(501)과 게이트 전극(505)이 서로 대응하여 형성되어 있다. 캐소드 전극(501)이 연장된 캐소드 연장전극은 게이트 전극(505)을 향해 수직 방향으로 형성된 캐소드 수직전극(511)과 캐소드 전극(501)과 게이트 전극(505)에 병렬 형성된 캐소드 평행전극(521, 531)으로 구성된다. 게이트 전극(505)이 연장된 게이트 연장전극은 캐소드 전극(501)을 향해 수직 방향으로 형성된 게이트 수직전극(515)과 캐소드 전극(501)과 게이트 전극(505)에 병렬 형성된 게이트 평행전극(525, 535)으로 구성된다. 상기 캐소드 전극(501)과 게이트 전극(505)의 병렬 형성된 평행전극은 서로 대응하여 게이트 전극(505)에 연결된 게이트 평행전극(525, 535)은 중앙에 위치하고 캐소드 전극(501)에 연결된 캐소드 평행전극(521, 531)은 상기 게이트 평행전극(525, 535)을 감싸도록 형성된다. 캐소드 전극(501), 또는 게이트 전극(505)에 연결된 평행전극(521, 531, 525, 535)에서 한 쌍의 평행전극(521, 525),(535, 531) 위에는 도전막(503)이 각각 형성되고 한 쌍의 캐소드 평행전극과 게이트 평행전극(521, 525),(535, 531) 사이에 도전막 갭(504)이 형성된 구성이다. 상기 도전막 갭(504)에는 포밍 공정과 활성화 공정에 의해 도전막 틈이 형성된다.
상기와 같은 구성에서 전자 빔의 방향을 좀 더 상세히 설명하면, 전자 빔은 게이트 전극(505)의 플러스 전압에 의해 도전막 틈의 전자 방출 지점을 기준으로 게이트 전극(505)에 연결된 게이트 평행전극(525, 535) 방향으로 쉬프트되므로 두 개의 전자 방출원의 전자 빔은 서로 반대 방향으로 쉬프트되어 상기 게이트 평행전극(525, 535)에 집중된다. 두 개의 전자 방출원 간의 거리(a)에 따라 전자 빔의 너비는 달라진다. 예를 들어, 두 개의 전자 방출원에 의한 전자 빔의 너비를 가능한 축소할 경우 두 개의 전자 방출원 간의 거리를 작게 한다. 또한, 두 개의 전자 방출원 간의 거리가 충분히 작을 경우 두 개의 전자 빔은 겹쳐져서 하나의 전자빔이 될 수 있다.
두 개의 전자 방출원 간의 거리가 클 경우 두 개의 전자 빔이 중앙에서 서로 겹쳐지면서 겹쳐진 전자 빔의 너비가 소정 크기 이상일 수 있다.
상기 소정 크기 이상의 전자 빔의 너비보다 더 큰 전자 빔의 너비가 필요할 경우 상기 실시 예와 같은 캐소드 전극(501)과 게이트 전극(505)의 평행전극 배열과는 다르게 캐소드 전극(501)의 평행전극을 게이트 전극(505)의 평행전극이 감싸도록 다수의 평행전극을 배치하면 두 개의 전자 방출원의 전자 빔은 게이트 전극(505)의 평행전극 방향으로 쉬프트되어 중앙에서 멀어진다. 또한, 두 개의 전자 방출원 간의 거리가 클 경우 두 개의 전자 빔의 너비는 더 커진다.
상기 도 4 또는 도 5의 실시 예처럼 캐소드 전극과 게이트 전극의 한 쌍으로 구성되는 전자 방출원 영역에 개별 도전막을 형성하지 않고 다수의 캐소드 평행전극과 게이트 평행전극 위에 하나의 도전막을 형성하여 다수의 전자 방출원을 구성하는 실시 예를 도면을 참조하여 설명한다.
도 6에 도시된 SCE 소자를 설명하면, 유리 기판 위에 SCE 소자의 캐소드 전극(601), 또는 게이트 전극(605)에 연결된 평행전극(621, 631, 625, 635)이 서로 대응하여 번갈아 병렬 형성되어 있다. 상기 캐소드 전극(601)과 게이트 전극(605)의 병렬 형성된 평행전극(621, 631, 625, 635) 중에서 포밍 공정에 의해 갭이 형성될 영역의 전극 쌍(621,635),(631,625)의 거리는 갭이 형성되지 않을 영역의 전극 쌍(635,631)의 거리에 비해 가깝다. 상기 캐소드 전극(610)과 게이트 전극(605)의 병렬 형성된 평행전극(621, 631, 625, 635) 위에 하나의 도전막(603)이 형성된다.
상기와 같은 구성에서 캐소드 전극과 게이트 전극 간의 거리를 좀 더 상세히 설명하면, 제1캐소드 전극(621)과 제1게이트 전극(635) 사이 거리인 a와 제1게이트 전극(635)과 제2캐소드 전극(631) 사이 거리인 b에 있어서, b가 a보다 크면 포밍 공정에 의해 거리 a인 제1캐소드 전극(621)과 제1게이트 전극(635) 사이에 갭이 형성되고 거리 b인 제1게이트 전극(635)과 제2캐소드 전극(631) 사이에는 갭이 형성되지 않는다. 즉, 전극 사이의 거리는 조절되어 포밍 공정에 의해 도전막(603)에 갭이 형성되거나 형성되지 않을 수 있다. 이와 같이 SCE 소자는 단일 도전막(603)을 이용하더라도 전극 사이의 거리 조절에 의해 동일한 전자 방출 방향을 갖는 다수의 전자 방출원을 하나의 픽셀 소자에 형성하여 전자 방출량을 증대한다.
상기 도 6의 실시 예처럼 단일 도전막을 이용하면서 전자 방출 방향은 서로 다른 방향을 갖도록 캐소드 전극과 게이트 전극을 배치하는 실시 예를 도 7을 참조하여 설명한다.
도 7에 도시된 SCE 소자를 설명하면, 게이트 전극(705)에 연결된 게이트 평행전극(725)이 중앙에 형성되고 캐소드 전극(701)에 연결된 캐소드 평행전극(721, 731)이 상기 게이트 전극(705)의 게이트 평행전극(725) 양쪽에 형성된다. 상기 캐소드 전극(701)과 게이트 전극(705)의 평행전극(721, 725, 731) 위에 단일 도전막(703)이 형성되고 상기 캐소드 평행전극과 상기 게이트 평행전극의 각 전극 쌍(721,725),(725,731)에 포밍 공정에 의해 갭이 형성된다.
상기와 같은 구성에서 전자 방출 방향과 전극 배열을 좀 더 상세히 설명하면, 게이트 전극(705)에 연결된 하나의 게이트 평행전극(725)에 캐소드 전극(705)에 연결된 두 개의 캐소드 평행전극(721,731)이 배열되어 두 개의 전자 방출원을 형성한다. 두 개 전자 방출원의 전자 빔은 서로 반대 방향을 향하여 중앙의 게이트 평행전극(725) 방향으로 집중된다.
이상에서 상세히 설명한 바와 같이, 본 발명은 전극을 병렬 형성하여 전자 방출 지점인 갭을 다수 확보함으로써 정해진 크기의 픽셀에 대해 전자 방출량을 증가시켜 휘도를 높이는 효과가 있다.
또한, 캐소드 전극과 게이트 전극 구조를 변형하여 다수의 갭을 동일 방향으로 병렬 형성함으로써 전자 빔의 길이를 소정 크기 이내로 제한하여 인접 픽셀에 간섭하지 않고 전자 방출량을 극대화하는 효과가 있다.
또한, 다수의 전극 쌍 배열에 도전막을 개별 도포하여 다수의 도전막 갭을 형성함으로써 전자 방출 지점인 도전막 틈으로부터 동시에 전자를 방출시켜 전자 방출량을 증가시키는 효과가 있다.
또한, 캐소드 전극과 게이트 전극의 배열을 다르게 구성하여 각각의 전자 빔이 동일 방향 또는 반대 방향을 향하도록 함으로써 형성된 전자 빔의 너비를 최대화거나 최소화하여 전자 빔의 크기를 조절하는 효과가 있다.
또한, 전극 간격이 조절된 전극 배열 위에 단일 도전막을 형성하여 포밍 공정에 의해 특정 전극 사이에서만 도전막 갭을 형성하여 전자 방출 지점과 전자 방출 방향을 조절함으로써 전자 빔의 크기를 조절하고 전자 방출량을 증가시키는 효과가 있다.

Claims (12)

  1. 캐소드 전극에 연장되어 게이트 전극을 향해 수직 방향으로 형성된 캐소드 수직 전극과;
    상기 게이트 전극에 연장되어 상기 캐소드 전극을 향해 수직 방향으로 형성된 게이트 수직 전극과;
    상기 캐소드 수직 전극에 연장되어 상기 캐소드 전극에 평행하게 형성된 캐소드 평행 전극과 상기 게이트 수직 전극에 연장되어 상기 게이트 전극에 평행하게 형성된 게이트 평행 전극이 서로 대향하여 배치된 다수의 전극 쌍과;
    상기 다수의 전극 쌍에 형성된 개별 도전막 또는 단일 도전막과;
    상기 개별 도전막 또는 단일 도전막이 형성된 전극 쌍 사이에 형성된 도전막 갭을 포함하여 구성된 것을 특징으로 하는 표면 전도형 전자방출 표시소자.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 다수의 전극 쌍은
    상기 캐소드 평행 전극과 상기 게이트 평행 전극이 서로 엇갈리게 배치되거나 또는, 상기 게이트 평행 전극을 중심에 배치하고 상기 캐소드 평행 전극이 상기 게이트 평행 전극을 감싸도록 상기 게이트 평행 전극의 바깥쪽에 배치되어 구성된 것을 특징으로 하는 표면 전도형 전자방출 표시소자.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 단일 도전막의 아래에 놓인 다수의 전극은
    포밍 공정에 의해 도전막 갭이 형성되도록 전극 간격을 갖는 제1전극 쌍과 도전막 갭이 형성되지 않도록 전극 간격을 갖는 제2전극 쌍으로 구성된 것을 특징으로 하는 표면 전도형 전자방출 표시소자.
  10. 캐소드 전극과 게이트 전극에 각각 연장되어 연결된 다수의 캐소드 평행 전극과 다수의 게이트 평행 전극이 서로 대향하도록 형성하는 단계와;
    상기 다수의 캐소드 평행 전극과 다수의 게이트 평행 전극 중 상기 캐소드 평행 전극과 상기 게이트 평행 전극이 서로 대향된 전극 쌍에 개별 도전막을 형성하거나 또는, 상기 다수의 캐소드 평행 전극과 다수의 게이트 평행 전극 상에 단일 도전막을 형성하는 단계와;
    포밍 공정에 의해 상기 개별 도전막 또는 상기 단일 도전막에 갭을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 표면 전도형 전자방출 표시소자의 제조 방법.
  11. 삭제
  12. 제10항에 있어서,
    상기 도전막에 갭을 형성하는 단계는
    상기 포밍 공정에 의한 상기 갭의 형성 위치를 상기 다수의 평행 전극 간의 간격을 조절하여 결정하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 표면 전도형 전자방출 표시소자의 제조 방법.
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