KR20070043019A - 박막기술을 사용하여 반도체 칩을 제조하는 방법 및박막기술을 사용하여 제조된 반도체 칩 - Google Patents

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Abstract

본 발명은 박막기술을 사용한 반도체 칩(1)의 제조에 관한 것으로, 활성층 시퀀스를 성장기판(3)에 도포하고 나서, 반사 도전 접촉재료층(4)을 상기 활성층 시퀀스에 형성한다. 그리고 나서, 상기 반사 도전 접촉재료층(4)이 각각의 활성층 스택(2)에 존재하도록 상기 활성층 스택(2)을 형성하기 위해 상기 활성층 시퀀스를 구성한다. 그리고 나서, 가요성 도전막(6)을 상기 반사 도전 접촉재료층(4)에 도포하여 보조 캐리어층으로 사용하고, 상기 성장기판(3)을 제거한다.
활성층 시퀀스, 활성층 스택, 반사 도전 접촉재료층, 성장기판, 가요성 도전막

Description

박막기술을 사용하여 반도체 칩을 제조하는 방법 및 박막기술을 사용하여 제조된 반도체 칩{Method for producing semiconductor chips using thin film technology and a semiconductor chip produced using thin-film technology}
본 발명은 박막기술을 사용하여 반도체 칩을 제조하는 방법 및 박막기술을 사용하여 제조된 반도체 칩(박막 반도체 칩)에 관한 것이다.
박막 반도체 칩은 예를 들어, 유럽 특허명세서 EP 0 905 797 A2에 개시되어 있다. 이러한 종류의 박막 반도체 칩을 제조하기 위해서, 광자(photon)를 방출하는 데에 적합한 활성층 시퀀스가 성장기판 위에서 성장된다. 상기 성장기판은 대개 상기 활성층 시퀀스로부터 발생된 광자의 일부를 흡수하므로, 광 게인(light gain)을 향상시키기 위해서, 상기 활성층 시퀀스는 상기 성장기판으로부터 분리되며 또 다른 캐리어에 도포된다. 상기 캐리어와 상기 활성층 시퀀스 사이에는 반사층이 존재한다. 활성층 시퀀스와 캐리어 사이의 연결은 접착 또는 솔더링에 의하여 수행된다. 일반적으로, 비화 갈륨(gallium arsenide) 또는 갈륨 웨이퍼와 같은 단단한 캐리어가 사용된다. 이는, 파쇄 위험으로 인해 상기 캐리어의 두께를 원하는 대로 줄일 수 없는 단점을 갖는다. 특히, 종래기술에 따른 방법을 사용하면, 상기 캐리어의 두께를 100㎛ 미만으로 실현하기가 어렵다. 이는, 박막 반도체 칩 의 높이를 제한하는 데에 걸림돌이 된다.
종래기술에 따른 반도체 칩의 또 다른 단점은, 상기 활성층 시퀀스를 기판으로부터 상기 캐리어 몸체로 이전하는 것이 어렵다는 것이다.
이러한 문제점을 줄이기 위해서, 독일특허명세서 DE 100 40 448 A1에는 접촉재료층(contact material layer) 후면에 보강(reinforcement)층 및 보조 캐리어층을 도포하는 기술이 제안되어 있다. 이는, 종래기술에 따른 방법을 사용한 메카니즘적인 캐리어를 대체하고 상기 활성층 시퀀스의 처리를 간소화할 수 있게 한다.
물론, 이러한 방법에서는, 상기 활성층 시퀀스를 상기 보조 캐리어로 이전한 후에 모든 추후의 박막 반도체 칩의 기능을 웨이퍼 레벨로 테스트할 때 비용이 많이 들 수 있다.
본 발명의 목적은 추후의 박막 반도체 칩을 웨이퍼 레벨로 간단히 테스트할 수 있는 박막기술을 사용하여 상대적으로 낮은 높이를 갖는 반도체 칩을 간단히 제조하는 방법을 제공하는 데에 있다. 또한, 본 발명의 목적은 동시에 양호한 기계적인 안정성에서 상대적으로 낮은 높이를 갖는 박막 반도체 칩을 제공하는 데에 있다.
상기 목적은 청구범위 1항에 따른 방법 및 청구범위 16항에 따른 반도체 칩에 의하여 해결된다. 본 발명에 따른 방법 및 반도체 칩의 실시예들은 종속항 2항 내지 15항 및 종속항 17항 내지 23항에서 발견할 수 있다.
본 발명에 따른 박막 반도체 칩을 제조하는 방법은 전자기적 방사선을 발생하는 데에 적합한 활성층 시퀀스를 성장기판에 도포하는 단계; 반사 도전 접촉재료층을 상기 활성층 시퀀스에 형성하는 단계; 상기 반사 도전 접촉재료층을 포함하여 상기 활성층 시퀀스를 상기 성장기판에 구성하여 서로 분리된 활성층 결합스택을 형성하는 단계; 가요성 도전막을 상기 반사 도전 접촉재료층에 도포하는 단계; 및 상기 성장기판을 적어도 부분적으로 제거하는 단계를 포함한다.
대안적으로, 상기 접촉재료층은 예를 들어, 마스크 기술을 사용하여 측면으로도 구성되어 도포될 수 있고, 이어서, 그 아래에 위치한 활성층 시퀀스만이, 상기 접촉재료층이 각각 활성층 스택에 존재하도록 구성될 수 있다. 상기 접촉재료층은 바람직하게는, 금속을 포함한다.
이러한 방법은, 상기 접촉재료층을 구비한 상기 박막 반도체 칩의 후면이 상기 가요성 도전막에 의하여 서로 도전되어 연결되므로 각각의 박막 반도체 칩은 각각 또 다른 접촉방법을 사용하여 상기 접촉재료층에 대향한 전면측에서 간단히 웨이퍼 레벨로 테스트될 수 있는 장점을 제공한다.
상기 가요성 도전막을 보조 캐리어층으로서 사용함으로써, 자체의 높은 연성(ductility)으로 인해 박막과 층 결합스택 사이에 오염(예를 들어, 입자(particles)의 형태)이 발생할 경우, 상기 오염 주위에 작은 간섭(interference) 직경만이 발생하는 장점을 갖는다. 바람직하게는, 오염으로 인한 게인(gain)에서의 손실이 감소될 수 있다.
또한, 가요성 도전막을 상대적으로 작은 높이를 갖는 상기 박막 반도체 칩의 캐리어로서 사용할 수 있다. 이는, 가요성 도전막의 두께가, 두께가 감소되는 파쇄위험을 일반적으로 고려하여 감소시키는 단단한 캐리어의 두께보다 작을 수 있기 때문이다.
상기 박막 반도체 칩의 작은 높이로 인해, 추후에 하우징 내부의 추가적인 부재를 상기 박막 반도체 칩에 간단하게 배치할 수 있다. 여기서, 예를 들어, 상기 박막 반도체 칩으로부터 방출된 방사선의 파장을 변환하는 발광물질이 중요할 수 있다. 이러한 소위 파장변환물질은 예를 들어, 국제특허출원 WO 98/12757 A1에 기재되어 있으며, 그 개시내용은 재귀적 방법에 의하여 여기에 포함되어 있다. 마찬가지로, 방사선을 형성하는 광학부재, 예를 들어, 렌즈를 상기 박막 반도체 칩에 직접 도포하는 것을 생각할 수 있다
본 발명에 따른 방법을 사용하면, 예를 들어, 박막 발광다이오드 칩(줄여서, "박막 LED 칩")을 제조할 수 있다.
박막 LED 칩은 특히 하기와 같은 특징에 의하여 특징지워진다.
- 캐리어 부재로 향한, 전자기적 방사선을 발생할 수 있는 에피택셜층 시퀀스의 제1 주표면에는 반사층이 도포되거나 형성될 수 있으며, 상기 반사층은 상기 에피택셜층 시퀀스에서 발생된 전자기적 방사선의 적어도 일부를 상기 반사층으로 재반사하며,
- 상기 에피택셜층 시퀀스는 20㎛ 이하의 영역, 특히, 10㎛의 영역 내의 두께를 갖는다.
특히 바람직하게는, 상기 에피택셜층 시퀀스는 적어도 하나의 표면을 갖는 적어도 하나의 반도체층을 포함한다. 상기 표면은 연속혼합(continuous stirred) 구조를 갖는다. 상기 연속혼합구조는 이상적인 경우 상기 에피택셜층 시퀀스에서의 광을 거의 에르고드적(ergodic)으로 분할하는데, 즉, 상기 연속혼합구조는 가능한한 에르고드적으로 확률론적인(stochastic) 분산행위를 나타낸다.
박막 LED의 기본원칙은 예를 들어, 아이. 슈니처(I. Schnitzer) 등등에 의하여 Apppl. Phys. Lett. 63(16), 1993년 10월 18일, 2174-2176에 기재되어 있으며, 그 개시내용은 재귀적 방법에 의하여 여기에 포함되어 있다.
바람직하게는, 박막 LED 칩은 람베르트(Lambert) 표면방사기이다.
실제로, 이러한 박막 반도체 칩은 바람직하게는, 질화물 화합반도체물질에 기초한다. "질화물 화합반도체에 기초하는" 이란, 현재의 상관관계에서 볼 때, 상기 활성 에피택셜층 시퀀스 또는 그의 적어도 하나가 질화물-III/V 화합반도체물질, 바람직하게는, AlnGamIn1 -n-mN(여기서, 0≤n≤1, 0≤m≤1 그리고 n+m≤1)을 포함하는 것을 의미한다. 이때, 이러한 물질은 상기 식에 따른 수학적으로 정확한 상관관계를 가져야 한다. 오히려, 상기 물질은 하나 또는 다수개의 도핑물질 및, AlnGamIn1-n-mN 물질의 특징적인 물리적인 특성이 실질적으로 변하지 않는 추가적인 원소를 포함할 수 있다. 간단히 말하자면, 상기 원소가 부분적으로 적은 양의 또 다른 물질로 대체될 수 있더라도, 상기 식은 결정격자(crystal lattice)(Al, Ga, In, N)의 실질적인 원소만을 포함한다.
본 발명에 따른 방법의 특히 바람직한 실시예에서, 상기 가요성 도전막에서 예를 들어, 미국 특허명세서 US 5,695,847 및 US 5,849,130에 개시된 바와 같이, 탄소막이 중요하며, 상기 특허명세서의 개시내용은 재귀적 방법에 의하여 여기에 포함되어 있다.
이러한 탄소막은 낮은 가격 외에도 바람직하게는 특히, 높은 열적 및 전기적 전도성 및 작은 두께에 의하여 특징지워진다. 또한, 상기 탄소막은 압력 및 온도와의 상대적으로 작은 영향에 의하여, 상기 에피택셜층 시퀀스 및 상기 접촉재료층을 포함하여 층 결합물에 결합될 수 있는 장점을 갖는다. 이는, 상기 결합단계중에 활성층 스택의 손상의 위험을 줄여준다. 또한, 최하 위치로서 탄소막을 포함하는 박막 반도체 칩은 종래의 방법에서와 같이 간단하게 하우징에 구성되어 전기접촉될 수 있다. 상기 탄소막의 높은 열적 전도성은 바람직하게는, 박막 반도체 칩의 동작시 발생하는 열의 효과적인 방출을 가능케한다.
바람직하게는, 상기 도전막은 100㎛보다 작은 두께를 갖는다. 상기 박막은 단단한 캐리어와 달리 가요적이므로, 이러한 작은 캐리어 두께가 실현될 수 있다.
상기 박막 반도체 칩을 부식으로부터 보호하기 위해서, 상기 활성층 시퀀스를 구성할 때 노출된 상기 층 결합스택의 측면의 적어도 일부에 패시베이션층이 도포될 수 있다. 상기 패시베이션층은 예를 들어, 실리콘 질화물을 포함한다. 상기 패시베이션층은 보호기능 외에도, 예를 들어, 전기절연과 같은 또 다른 과제를 충족할 수 있다.
본 발명에 따른 방법의 또 다른 바람직한 실시예에서, 예를 들어, 금속을 포함하는 도전 보강층은 상기 반사 도전 접촉재료층에 도포된다. 상기 도전 보강층은 한편으로는 상기 활성층 시퀀스의 안정화에 사용되며, 이외에도 다른 한편으로는 상기 박막 반도체 칩을 추후에 후면에 전기접촉하는 것을 가능케한다.
또 다른 바람직한 실시예에서, 상기 성장기판을 제거하기 전에, 단단한 보조 캐리어는 상기 가요성 도전막에 연결될 수 있다. 이러한 추가적인 단단한 보조 캐리어는 상기 층 결합을 경화시키므로, 상기 보조 캐리어는 일반적인 테스트 시스템 또는 공정설비에 장착되며 웨이퍼 레벨로 처리될 수 있다.
상기 층 결합과 상기 단단한 보조 캐리어 사이에 결합층으로서 탄소막을 사용하는 것은 특히, 상기 탄소막이 다양한 공정기술에 호환가능하다는 장점을 갖게 한다. 따라서, 상기 탄소막은 예를 들어, 접착제 층과 달리 진공하에서 최종적으로 방해하는 가스 형태의 물질을 주변으로 방출한다.
상기 성장기판을 제거한 후에, 종래의 방법으로 또 다른 도전 접촉재료층은 각각 상기 활성층 스택의 측면에 도포될 수 있으며, 상기 또 다른 도전 접촉재료층은 이미 상기 성장기판에 존재한다. 상기 또 다른 도전 접촉재료층은 예를 들어, 금속을 포함한다. 상기 또 다른 접촉재료층은 각각의 박막 반도체 칩의 제2 도전접점을 나타내며, 상기 제2 도전 접점에 예를 들어, 본딩 와이어가 도포될 수 있다.
또한, 바람직하게는, 또 다른 도전 접점에 중간 캐리어가 배치될 수 있으며, 상기 가요성 도전막이 제거될 수 있다. 상기 박막 반도체 칩은 서로 분리되어 상기 중간 캐리어에 고정되며, 상기 박막 반도체 칩은 상기 중간 캐리어로부터 간단히, 예를 들어, 종래기술에 따른 픽 앤 플레이스(Pick-and-Place) 기계를 사용하여 제거되어 고정될 수 있다. 상기 중간 캐리어에서, 또 다른 박막, 예를 들어, 톱(saw)막이 중요할 수 있다. 이러한 톱막에는 웨이퍼 결합 내의 반도체칩이 예를 들어, 웨이퍼 쏘잉(sawing)에 의한 분리 이전에 고정된다.
바람직하게는, 상기 추후의 박막 반도체 칩의 측면에는 완전평면으로도 상기 패시베이션층이 구비될 수 있다. 이는, 바람직하게는, 상기 가요성 도전막을 상기 단단한 보조 캐리어에 결합하고 상기 성장기판을 제거한 후에 발생한다. 상기 단단한 보조 캐리어는 정상적인 공정설비에서 상기 패시베이션층을 구비할 수 있도록 상기 층 결합물을 안정화시킨다.
상기 박막 반도체 칩을 분리하는 것은 바람직하게는, 마찬가지로, 또 다른 중간 캐리어, 예를 들어, 박막 또는 톱막이 본래 상기 성장기판에 연결되었고 상기 가요성 도전막이 분리되는 상기 활성층 스택의 측면에 도포되도록 수행된다. 본 발명에 따른 박막 반도체 칩은 하기를 포함한다.
- 전자기적 방사선을 발생하는 데에 적합한 활성층 스택;
- 상기 활성층 스택 위의 반사 도전성 접촉재료층; 및
- 상기 반사 도전성 접촉재료층 위의 가요성 도전막으로 이루어진 캐리어층.
이러한 박막 반도체 칩은, 작은 높이, 예를 들어, 150㎛보다 작은, 특히, 100㎛보다 작은 높이를 갖는 장점을 갖는다. 따라서, 상기 박막 반도체 칩은 파쇄위험의 증가없이 하우징에 장착될 수 있다. 상기 작은 높이로 인해, 이러한 박막 반도체 칩은 특히, 파장변환물질과 함께 매우 작은 치수의 하우징에 장착되는 데에 적합하다.
또한, 이러한 박막 반도체 칩은 후면으로 간단히 상기 가요성 도전막에 의하여 전기접촉될 수 있다.
가요성 도전막을 사용함으로써, 상기 박막 반도체 칩을 동작하고 구성할 때의 파쇄위험을 동시에 줄여준다.
특히 바람직한 실시예에서, 상기 가요성 도전막에서 탄소막이 중요하다. 상기 탄소막은 특히 높은 전기적 및 열적 전도성 및 낮은 가격에 의하여 특징지워진다.
또 다른 바람직한 실시예에서, 상기 반사 도전 접촉재료층에는 도전 보강층이 존재한다. 상기 도전 보강층은 상기 활성층 시퀀스의 또 다른 보강에 사용되며 동시에, 상기 가요성 도전막에 의한 박막 반도체 칩의 후면 접촉을 가능케한다.
상기 반사 도전 접촉재료층 및 상기 도전 보강층은 바람직하게는, 금속을 포함한다.
또한, 본 발명에 따른 박막 반도체 칩의 측면에는 완전평면으로 패시베이션층이 구비된다. 이러한 박막 반도체 칩은 특히, 본딩 와이어 없이 전기접촉되는 데에 적합하다. 따라서, 이러한 박막 반도체 칩은 도전체에 도포될 때 후면측으로 접촉될 수 있다. 상기 박막 반도체 칩은 예를 들어, 칩 캐리어에 존재하거나 자체적으로 칩 캐리어(예를 들어, 리드 프레임)로서 형성된다. 상기 박막 반도체 칩은 완전평면으로 또는 구조적으로 도포된 도전층에 의하여 전면측으로 접촉될 수 있고, 상기 도전층은 바람직하게는, 상기 박막 반도체 칩으로부터 방출된 전자기적 방사선의 양호한 투과를 가능케한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 방법의 여러 단계들에 대한 웨이퍼 결합의 개략적인 단계를 나타내는 개략도이다.
도 2a 내지 도 2c는 본 발명의 또 다른 실시예에 따른 방법의 여러 단계들에 대한 웨이퍼 결합의 개략적인 단계를 나타내는 개략도이다.
도 3a 및 3b는 본 발명의 또 다른 실시예에 따른 방법의 여러 단계들에 대한 웨이퍼 결합의 개략적인 단계를 나타내는 개략도이다.
도 4는 본 발명에 따른 칩 캐리어에 도포되고 전기적으로 접촉되는 박막 반도체 칩의 개략도이다.
또 다른 장점 및 방법 및 반도체 칩의 바람직한 실시예들은 도 1a 내지 도 1f, 도 2a 내지 도 2c, 도 3a 내지 3b 및 도 4를 참조로 하여 발생한다.
실시예들 및 도면에서 동일하거나 동일하게 작용하는 부재들은 각각 동일한 참조부호를 갖는다. 도면에 도시된 부재들, 특히, 도시된 층 두께 및 층 두께비율의 크기는 기본적으로 축적에 꼭 맞는 것으로 간주될 수 없다. 오히려, 보다 나은 이해를 위해, 상기 부재들은 부분적으로 과장되어 크게 도시될 수 있다.
실시예 1
실시예 1에 따른 방법에서, 제1 단계로서, 활성층 시퀀스(20)가 성장기판(3)에 도포된다(도 1a). 이는, 바람직한 실시예에서, 예를 들어, 질화물 III/V 화합반도체물질, 바람직하게는, AlnGamIn1 -n-mN(0≤n≤1, 0≤m≤1 그리고 n+m≤1)계로 이 루어진 질화물 III/V 화합반도체물질로 이루어진 다수개의 서로 다른 층들의 에피택셜 성장에 의하여 수행된다. 이는 물론, In, Al 및/또는 Ga 및 N 외에도 조합에서 또 다른 원소들도 포함할 수 있음을 배제하지 않는다.
전자기적 방사선을 발생하는 데에 적합한 활성층 시퀀스는 예를 들어, 종래기술에 따른 pn접합, 이중 헤테로 구조, 단일 양자 웰(single quantum well; SQW) 구조 또는 다중 양자 웰(multiple quantum well; MQW) 구조를 포함할 수 있다. 이러한 구조들은 당업자에게 잘 알려져 있으며 여기에 상세히 설명되지 않는다. 적합한 양자 웰 구조는 예를 들어, 국제특허출원 WO 01/39282에 잘 알려져 있으며, 그 개시내용은 재귀적 방법에 의하여 여기에 포함되어 있다.
이어서, 상기 활성층 시퀀스(20) 위에는 반사 도전 접촉재료층(40)이 형성된다(도 1b). 상기 반사 도전 접촉재료층(40)은 추후 박막 반도체 칩(1)에서 무엇보다도, 방사선 게인(gain)을 향상시키기 위해서 상기 활성층 시퀀스(20)로부터 상기 반사 도전 접촉재료층(40)의 방향으로 방출되는 방사선을 상기 박막 반도체 칩(1)의 대향하는 방사측면으로 반사하는 과제를 갖는다.
상기 반사 도전 접촉재료층(40)은 완전평면으로 Ag, Al 또는 Au와 같이 증발될 수 있는 금속물질을 포함할 수 있다. 또한, 집적 전기접촉을 갖는 다수개의 절연층으로 이루어진 절연 반사경이 사용될 수 있다.
적합한 반사경은 예를 들어, 국제특허출원 WO 01/82384에 알려져 있으며, 그 개시내용은 재귀적 방법에 의하여 여기에 포함되어 있다.
동시에, 상기 반사 도전 접촉재료층(40)은 상기 활성층 시퀀스(20)의 후면 접촉재료층으로서 작용한다. 상기 활성층 시퀀스(20) 및 상기 반사 도전 접촉재료층(40)은 모두 예를 들어, 8 ㎛의 두께를 갖는다.
하기 단계에서, 활성층 시퀀스(20) 및 반사 도전 접촉재료층(40)으로 이루어진 층 결합으로부터 상기 성장기판(1) 위에서 서로 분리된 활성층 스택(2)이 각각 반사 도전 접촉재료층(4)과 함께 형성된다(도 1c). 이는, 예를 들어, 습식 식각(wet etchign) 또는 건식 식각(dry etching)에 의하여 수행된다.
대안적으로, 상기 반사 도전 접촉재료층(40)은 측면으로도 구성될 수 있는데, 예를 들어, 마스크에 의하여 상기 활성층 시퀀스(20)에 도포될 수 있고, 상기 활성층 시퀀스(20)는 이어서, 활성층 스택(2) 위에 각각 하나의 반사 도전 접촉재료층(4)이 존재하도록 구성되어 상기 활성층 스택(2)을 형성할 수 있다.
이어서, 상기 반사 도전 접촉재료층(4)에 가요성 도전막(6)이 도포된다. 여기서, 예를 들어, 30㎛ 내지 80㎛ 범위의 두께를 갖는 탄소막이 중요할 수 있다.
상기 탄소막은 150℃ 이하 온도 및 상대적으로 작은 압력(대략 1bar)하에서 활성층 결합 스택(21)에 연결될 수 있는 장점을 갖는다.
이러한 결합공정을 수행하기 위해서, 상기 탄소막은 홀더에 배치될 수 있다. 상기 결합공정중에 상기 탄소막을 상기 홀더에도 연결하지 않기 위해서, 예를 들어, 접착방지(antiadhesive)막, 즉, 테프론(Teflon)으로 이루어진 접착방지막이 홀더와 탄소막 사이에 삽입될 수 있다. 자명하게도, 이러한 접착방지막은 상기 결합공정중에 상기 탄소막이 의도적이지 않게 또 다른 평면에 연결되는 위험히 존재하는 또 다른 위치에서도 삽입될 수 있다.
다음 단계에서, 예를 들어, 국제특허출원 WO 98/14986에 기재된 바와 같은 레이저 리프트오프(lift-off) 공정에 의하여 상기 활성층 시퀀스(20)가 성장된 상기 성장기판(1)을 제거한다. 도 1e에 도시된 바와 같이, 후면으로 반사하는 접촉재료층(4)을 갖는 상기 활성층 스택(2)이 상기 가요성 도전막(6)에 존재한다.
추가적인 단계로서, 상기 활성층 결합스택(21)을 구성한 후에, 도 1f에 도시된 바와 같이, 패시베이션층(5)이 상기 활성층 결합스택(21)의 측면에 적어도 부분적으로 형성될 수 있다. 상기 패시베이션층(5)은 예를 들어, 실리콘 질화물, 알루미늄 산화물, 알루미늄 질화물 또는 실리콘 옥시나이트라이드(oxynitride)로 이루어질 수 있다.
상기 박막 반도체 칩(1)은 레이저 절단, 물줄기 절단 또는 쏘잉(sawing)과 같은 종래기술에 따른 방법을 사용하여 상기 도전막(6)을 분리함으로써 분리될 수 있다.
후면으로 탄소막(6)을 구비하는 박막 반도체 칩(1)은 상기 탄소막(6)을 사용하여 압력 및 온도에 의한 영향에 의하여 하우징에 고정될 수 있다. 대안적으로, 이러한 박막 반도체 칩(1)은 접착에 의하여 하우징에 연결될 수 있다.
실시예 2
실시예 1과 유사하게, 세 가지 단계, 즉, 활성층 시퀀스(20)를 형성하는 단계, 반사 도전 접촉재료층(40)을 도포하는 단계 및 상기 두 개의 층을 구성하여 활성층 결합스택(21)을 형성하는 단계로 이루어진 제1 단계가 수행된다. 실시예 1과 달리, 또 다른 도전 보강(reinforcement)층(7)이 상기 활성층 결합스택(21)의 반사 도전 접촉재료층(4)에 도포되므로, 상기 활성층 결합스택(21)은 적어도 세 개의 층을 포함한다. 상기 도전 보강층(7)은 예를 들어, 갈바닉(galvanic) 방식으로 도포된 금속물질로 이루어질 수 있다.
상기 반사 도전 접촉재료층(4) 및 상기 금속 보강층(7)을 포함하여 상기 활성층 시퀀스(2)의 두께는 예를 들어, 20㎛ 내지 25㎛ 범위에 있다.
상기 반사 도전 접촉재료층(4)을 포함하여 상기 활성층 시퀀스(20)를 구성하여 서로 분리된 활성층 결합스택(2)을 형성하고 상기 금속 보강층(7)을 도포한 후에, 패시베이션층(5)을 상기 활성층 스택(2)의 노출 측면에 도포하며, 탄소막(6)을 상기 층 결합스택(2)에 배치된 금속 보강층(7)에 도포한다(도 2a).
이렇게 형성된 층 결합을 더 보강하기 위해서, 상기 탄소막(6)의 후면에는 다시금 압력 및 온도에 의한 영향에 의하여 또 다른 단단한 안정적인 보조 캐리어(8)가 도포될 수 있다. 그 두께는 예를 들어, 100㎛와 150㎛ 범위에 있다. 더 두꺼운 캐리어도 사용될 수 있다.
상기 단단한 보조 캐리어(8)는 층 결합의 간단한 처리를 가능케하고 종래기술에 따른 LED 제조설비에서 층 결합의 또 다른 공정을 가능케한다. 또한, 상기 단단한 보조 캐리어(8)가 예를 들어, 몰리브덴, 탄탈, 또는 텅스텐과 같은 도전물질로 이루어지는 경우, 상기 추후 박막 반도체 칩(1)은 웨이퍼 레벨로도 후면으로 전기접촉될 수 있다. 이는, 종래기술에 따른 측정장치에서 웨이퍼에 제조되는 모든 박막 반도체 칩(1)의 테스트를 가능케한다.
또 다른 단계에서, 다시 상기 성장기판(3)을 제거하고(도 2b), 이미 상기 성 장기판(1)에 결합되어 있는 활성층 스택(2)의 전면에 금속 도전 접점(contact point)(9)을 형성한다. 상기 도전 접점(9)은 예를 들어, 증발되는 Ag, Au 또는 Al을 포함할 수 있다.
이에 따라, 각각 활성층 스택(2), 도전 접촉재료층(4), 보강층(7), 탄소막(6), 및 도전 접점(9)으로 이루어진 모든 박막 반도체 칩(1)은 종래기술에 따른 테스트 시스템을 사용하여 웨이퍼 결합 내에서 테스트될 수 있다.
도 2c에 도시된 바와 같이, 상기 도전 접점(9)의 전면에는 중간 캐리어(10)가 도포될 수 있다. 여기서, 웨이퍼를 쏘잉(sawing)할 때도 삽입되는 바와 같이, 박막이 중요할 수 있다. 상기 탄소막(6)의 선택적인 분리, 예를 들어, 습식 혼합에 의하여 상기 박막 반도체 칩(1)은 다시 상기 단단한 보조 캐리어(8)로부터 제거되고 분리될 수 있다. 상기 개개의 박막 반도체 칩(1)은 예를 들어, 리드 프레임 및/또는 하우징 몸체로의 설치와 같은 종래기술에 따른 사후공정을 위해 상기 중간 캐리어(10)에 준비되어 있다.
실시예 3
상기 실시예 1 및 2에 기재된 바와 같이, 활성층 결합스택(21)은 웨이퍼 결합 내에서 형성되며, 상기 활성층 결합스택(21) 각각은 반사 도전 접촉재료층(4)과 함께 활성층 스택(2)을 포함하며, 상기 활성층 스택(2)에는 선택적으로 또 다른 도전 보강층(7)이 존재한다. 이러한 활성층 결합스택(21)은 상기 성장기판(3)을 제거한 후에 상기 도전막(6)에 존재하며, 상기 도전막(6)은 단단한 보조 캐리어(8)에 연결될 수 있다.
도 3a에 도시된 바와 같이, 상기 패시베이션층(5)은, 상기 활성층 스택(2), 상기 반사 도전 접촉재료층(4), 및 상기 금속 보강층(7)으로 이루어진 추후의 박막 반도체 칩(1)의 측면에 도포될 수 있다.
이를 위해, 바람직하게는 상기 패시베이션층(5)은, 활성층 스택(2), 반사 도전 접촉재료층(4), 및 선택적인 금속 보강층(7)으로 이루어진 층 결합이 상기 탄소막(6)에 의하여 단단한 보조 캐리어(8)에 연결된 후에 도포된다. 이어서, 상기 박막 반도체 칩(1)은 상기 탄소막(6)을 선택적으로 제거함으로써 분리될 수 있다. 그 후에, 상기 박막 반도체 칩(1)은 완전한 측면분리에 의하여 존재한다. 따라서, 추가적인 구성에서 추가적인 패시베이션 단계는 생략될 수 있다. 이러한 패시베이션 단계는 일반적으로, 표준방법에 따라 제조되는 박막 반도체 칩(1)에서 수행되어야 한다.
도 3b는 단단한 안정적인 보조 캐리어(8)에 연결되는 가요성 도전막(6) 위에 측면으로 완전평면인 패시베이션층(5)을 포함하는 박막 반도체 칩(1)을 도시한다. 상기 단단한 보조 캐리어(8)가 예를 들어, 몰리브덴과 같은 도전물질로 이루어지는 경우, 도 3b는 본 실시예의 추후 박막 반도체 칩(1)이 동시에 테스트될 수 있는 상태를 다시 도시한다.
실시예 4
도 4에는 박막 반도체 칩(1)이 도시된다. 상기 박막 반도체 칩(1)은 활성층 스택(2)으로 이루어지며, 상기 활성층 스택(2) 위에는 후면으로 반사 도전 접촉재료층(4)이 존재하며, 상기 반사 도전 접촉재료층(4)은 다시 금속 보강층(7)에 의하 여 보강된다. 여기서, 상기 박막 반도체 칩(1)의 측면은 완전평면으로 패시베이션층(5)으로 덮힌다.
이러한 박막 반도체 칩(1)은 특히, 적합한 칩 캐리어(11)에 도포한 후에 본딩 와이어없이 전기적으로 접촉되는 데에 적합하다.
이를 위해, 상기 박막 반도체 칩(1)은 예를 들어, 도체판과 같은 적합한 칩 캐리어(11)에 도포된다. 상기 박막 반도체 칩(1)은 바람직하게는, 상기 추후 박막 반도체 칩을 후면으로 접촉하기 위한 도전구조(12)를 포함한다. 반면에, 상기 칩 캐리어(11)의 나머지는 예를 들어, 플라스틱과 같은 전기절연물질로 이루어진다. 상기 박막 반도체 칩(1)은 상기 칩 캐리어(11)의 도전구조(12)에 위치하며 이어서, 도전층(13)을 완전평면으로 도포함으로써 상기 박막 반도체 칩(1)을 지나 상기 칩 캐리어(11)의 표면에 전기적으로 접촉된다. 바람직하게는, 이러한 도전막(13)은 예를 들어, ITO 또는 아연 산화물과 같이 상기 박막 반도체 칩으로부터 방출된 전자기적인 방사선에 대한 높은 투과율을 갖는 물질로 이루어진다.
여기서, 본딩 와이어를 무시할 수 있는 이러한 접촉방법은 독자적인 발명으로 평가될 수 있는 것이 확인되었다.
완전성을 위해서, 본 발명은 상기 실시예들에 제한되지 않고 일반적으로 설명된 기본적인 원칙에 근거하는 발명의 영역 내의 모든 실시예들에 해당하는 것이 확인되었다. 동시에, 본 발명의 기본개념을 벗어나지 않는 한, 서로 다른 실시예들의 다양한 부재들은 서로 결합될 수 있음이 확인되었다.

Claims (23)

  1. 박막 반도체 칩(1)을 제조하는 방법에 있어서,
    전자기적 방사선을 발생하는 데에 적합한 활성층 시퀀스(20)를 성장기판(3)에 도포하는 단계;
    반사 도전 접촉재료층(40)을 상기 활성층 시퀀스(20)에 형성하는 단계;
    상기 반사 도전 접촉재료층(40)을 포함하여 상기 활성층 시퀀스(20)를 상기 성장기판(3)에 구성하여 서로 분리된 활성층 결합스택(21)을 형성하는 단계;
    가요성 도전막(6)을 상기 반사 도전 접촉재료층(40)에 도포하는 단계; 및
    상기 성장기판(3)을 적어도 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 박막 반도체 칩을 제조하는 방법.
  2. 제1항에 있어서,
    도전막(6)으로서 탄소막이 사용되는 것을 특징으로 하는 박막 반도체 칩을 제조하는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 도전막(6)의 두께는 100㎛보다 작은 것을 특징으로 하는 박막 반도체 칩을 제조하는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반사 도전 접촉재료층(40)은 금속을 포함하는 것을 특징으로 하는 박막 반도체 칩을 제조하는 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 활성층 시퀀스(20)를 구성할 때 노출된 활성층 결합스택(21)의 측면의 적어도 일부에는 패시베이션층(passivation layer)이 형성되는 것을 특징으로 하는 박막 반도체 칩을 제조하는 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    도전 보강(reinforcement)층(7)은 상기 반사 도전 접촉재료층(4)에 도포되는 것을 특징으로 하는 박막 반도체 칩을 제조하는 방법.
  7. 제6항에 있어서,
    상기 도전 보강층(7)은 금속을 포함하는 것을 특징으로 하는 박막 반도체 칩을 제조하는 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 성장기판(3)을 제거하기 전에, 단단한 보조 캐리어(8)가 상기 가요성 도전막(6)에 연결되는 것을 특징으로 하는 박막 반도체 칩을 제조하는 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 성장기판(3)을 제거한 후에, 도전 접점(contact point)(9)이 활성층 스택(2)의 활성층 시퀀스(20)의 측면에 도포되며,
    상기 활성층 스택(2) 위에는 이미 상기 성장기판(3)이 존재하는 것을 특징으로 하는 박막 반도체 칩을 제조하는 방법.
  10. 제9항에 있어서,
    상기 도전 접점(9)은 금속을 포함하는 것을 특징으로 하는 박막 반도체 칩을 제조하는 방법.
  11. 제9항 또는 제10항에 있어서,
    상기 도전 접점(9)에는 중간 캐리어(10)가 도포되며,
    상기 가요성 도전막(6)은, 상기 박막 반도체 칩(1)이 분리되어 상기 중간 캐리어(10) 위에 존재하도록 제거되는 것을 특징으로 하는 박막 반도체 칩을 제조하는 방법.
  12. 제11항에 있어서,
    중간 캐리어로서 또 다른 박막이 사용되는 것을 특징으로 하는 박막 반도체 칩을 제조하는 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 패시베이션층(5)은 상기 활성층 스택(2)의 측면에 완전평면으로 도포되는 것을 특징으로 하는 박막 반도체 칩을 제조하는 방법.
  14. 제9항 내지 제13항 중 어느 한 항에 있어서,
    상기 성장기판(3)을 제거한 후에, 중간 캐리어(10)가 상기 활성층 결합스택(21)에 도포되며,
    상기 활성층 결합스택(21) 위에는 이미 상기 성장기판(3)이 존재하며,
    이어서, 상기 가요성 도전막(6)은, 상기 박막 반도체 칩(1)이 분리되어 상기 중간 캐리어(10) 위에 존재하도록 제거되는 것을 특징으로 하는 박막 반도체 칩을 제조하는 방법.
  15. 제14항에 있어서,
    중간 캐리어(10)로서 또 다른 박막이 사용되는 것을 특징으로 하는 박막 반도체 칩을 제조하는 방법.
  16. 박막 반도체 칩(1)에 있어서,
    전자기적 방사선을 발생하는 데에 적합한 활성층 스택(2);
    상기 활성층 스택(2) 위의 반사 도전 접촉재료층(4); 및
    상기 반사 도전 접촉재료층(4) 위의 가요성 도전막(6)으로 이루어진 캐리어층을 포함하는 것을 특징으로 하는 박막 반도체 칩.
  17. 제16항에 있어서,
    상기 가요성 도전막(6)은 탄소막인 것을 특징으로 하는 박막 반도체 칩.
  18. 제16항 또는 제17항에 있어서,
    상기 반사 도전 접촉재료층(4)은 금속물질을 포함하는 것을 특징으로 하는 박막 반도체 칩.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 캐리어층 및 상기 반사 도전 접촉재료층(4) 사이에는 도전 보강층(7)이 존재하는 것을 특징으로 하는 박막 반도체 칩.
  20. 제19항에 있어서,
    상기 도전 보강층(7)은 금속물질을 포함하는 것을 특징으로 하는 박막 반도체 칩.
  21. 제16항 내지 제20항 중 어느 한 항에 있어서,
    상기 박막 반도체 칩(1)의 측면에는 적어도 부분적으로 패시베이션층(5)이 구비되는 것을 특징으로 하는 박막 반도체 칩.
  22. 제16항 내지 제20항 중 어느 한 항에 있어서,
    상기 박막 반도체 칩(1)의 측면에는 완전평면으로 패시베이션층(5)이 구비되는 것을 특징으로 하는 박막 반도체 칩.
  23. 제16항 내지 제21항 중 어느 한 항에 있어서,
    상기 박막 반도체 칩(1)의 전체 두께는 150㎛보다 작은데, 특히, 100㎛보다 작은 것을 특징으로 하는 박막 반도체 칩.
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