KR20070039294A - 박막 트랜지스터 기판의 제조 방법 - Google Patents
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Abstract
잔상을 제거할 수 있는 박막 트랜지스터 기판의 제조 방법이 제공된다. 박막 트랜지스터 기판의 제조 방법은 게이트 배선이 형성되어 있는 기판 상에 게이트 절연막, 반도체층, 저항성 접촉층 및 도전층을 순차적으로 적층하는 단계와, 도전층의 상부에 반도체층의 채널부에 대응하는 부분이 그 외의 데이터 배선이 형성되는 부분보다 상대적으로 낮게 형성되어 있는 감광막 패턴을 이용하여 도전층을 식각하여 저항성 접촉층을 노출시키는 단계와 감광막 패턴을 하드베이크 하는 단계, 감광막 패턴을 이용하여 노출된 저항성 접촉층 및 하부의 반도체층을 식각하여 저항성 접촉층/반도체 패턴을 형성하는 단계와, 반도체층의 채널부 상의 도전층을 노출시키기 위해 감광막 패턴을 에치백하여 저항성 접촉층/반도체 패턴의 측부를 일부 노출시키는 단계와, 감광막 패턴을 하드베이크 하는 단계, 노출된 도전층을 식각하고, 저항성 접촉층을 식각하는단계, 감광막패턴을 제거하는 단계를 포함한다.
박막 트랜지스터, 저항성 접촉층, 반도체 패턴, 하드베이크
Description
도 1a는 본 발명의 일 실시예에 따른 제조 방법에 의해 제조된 박막 트랜지스터 기판의 배치도이고,
도 1b는 도 1a의 B - B'선을 따라 절단한 단면도이고,
도 2a, 도 4a 및 도 15a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 배치도들이고
도 2b, 도 3은 도 2a의 B - B'선을 따라 절단한 공정 단계별 단면도들이고,
도 4b, 도5, 도10 내지 도 14은 도 4a의 B - B'선을 따라 절단한 공정 단계별 단면도들이고,
도 6, 도 7은 하드베이크 전과 후의 감광막 패턴의 단면 사진이고,
도 8, 도 9는 하드베이크를 실시 하지 않았을 경우와 실시 하였을 경우의 반도체패턴의 배선 선폭의 미세 촬영 사진이고,
도 15b는 도 15a의 B - B'선을 따라 절단한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 절연 기판 22: 게이트선
24: 게이트 끝 부분 26: 게이트 전극
27: 유지 전극 28: 유지 전극선
30: 게이트 절연막 40: 반도체층
55, 56: 접촉성 저항층 62: 데이터선
65: 소스 전극 66: 드레인 전극
67: 드레인 전극 확장부 68: 데이터 끝 부분
70: 보호막 82: 화소 전극
본 발명은 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
액정 표시 장치(liquid crystal display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(flat panel display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두개의 기판에 각각 구비되어 있는 형태이다. 이 중에서도, 하나의 기판에는 복수의 화소 전극이 매트릭스(matrix) 형태로 배열되어 있고 다른 기판에는 하나의 공통 전극이 기판 전면을 덮고 있다. 이러한 액정 표시 장치에서 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 전압을 전달하는 데이터선(data line)을 기판 상에 형성한다.
이러한 액정 표시 장치의 박막 트랜지스터 기판을 제조하는 방법으로는 5매의 마스크를 이용하는 5매 마스크 공정과, 반도체층과 데이터 배선을 하나의 마스크를 이용하여 패터닝하는 4매 마스크 공정이 있으며, 이중 공정 효율이 높은 4매 마스크 공정을 선호하는 추세이다.
4매 마스크 공정에서는 데이터 배선의 바깥 경계와 안쪽 경계, 즉 박막 트랜지스터의 채널부가 별개의 식각 공정에 의해 패터닝된다. 여기서 데이터 배선의 식각 공정은 식각액을 사용하는 습식 식각으로 진행되므로 데이터 배선은 2회에 걸쳐 식각액에 노출된다. 식각액에 의한 습식 식각은 식각 마스크 저부의 과식각(overetch)을 유발할 수 있는데, 데이터 배선의 바깥 경계의 경우 2회에 걸쳐 식각액에 노출되므로 이러한 과식각 현상이 더욱 드러지게 나타날 수 있다. 따라서 이러한 과식각을 고려하여 데이터 배선을 설계하는 것이 일반적이다. 그러나 데이터 배선 하부의 저항성 접촉층 및 반도체 패턴은 일반적으로 건식 식각 등으로 패터닝하므로 과식각되지 않고 데이터 배선으로 바깥으로 일부 돌출하며, 이러한 저항성 접촉층 및 반도체 패턴 돌출부는 잔상 등을 유발하는 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 잔상이 없는 박막 트랜지스터 기판의 제조 방법을 제공하고하 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
이러한기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 게이트 배선이 형성되어 있는 기판 상에 게이트 절연막, 반도체층, 저항성 접촉층 및 도전층을 순차적으로 적층하는 단계와, 도전층의 상부에 반도체층의 채널부에 대응하는 부분이 그 외의 데이터 배선이 형성되는 부분보다 상대적으로 낮게 형성되어 있는 감광막 패턴을 이용하여 도전층을 식각하여 저항성 접촉층을 노출시키는 단계와 감광막 패턴을 하드베이크 하는 단계, 감광막 패턴을 이용하여 노출된 저항성 접촉층 및 하부의 반도체층을 식각하여 저항성 접촉층/반도체 패턴을 형성하는 단계, 반도체층의 채널부 상의 도전층을 노출시키기 위해 감광막 패턴을 에치백하는 단계, 감광막 패턴을 하드베이크 하는 단계, 노출된 도전층을 식각하고, 저항성 접촉층을 식각하는단계, 감광막패턴을 제거하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형 태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명한다.
먼저, 도 1a 및 도 1b를 참조하여 본 발명의 일 실시예에 따른 제조 방법에 의해 제조된 박막 트랜지스터 기판의 단위 화소 구조에 대하여 상세히 설명한다. 도 1a는 본 발명의 일 실시예에 따른 제조 방법에 의해 제조된 박막 트랜지스터 기판의 배치도이고, 도 1b는 도 1a의 박막 트랜지스터 기판을 B - B' 선을 따라 절단한 단면도이다.
절연 기판(10) 위에 게이트 신호를 전달하는 복수의 게이트 배선이 형성되어 있다. 게이트 배선(22, 24, 26, 27, 28)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 끝 부분(24), 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26), 게이트선(22)과 평행하게 뻗은 유지 전극(27) 및 유지 전극선(28)을 포함한다. 유지 전극선(28)은 가로 방향으로 뻗어 있으며, 유지 전극선(28)에 비해 너비가 넓은 유지 전극(27)이 연결된다. 게이트 배선(22, 24, 26, 27, 28)은 몰리브덴(Mo) 또는 몰리브덴 합금으로 이루어진 하부막(221, 241, 261, 271), 알루미늄(Al) 또는 알루미늄 합금으로 이루어진 중간막 (222, 242, 262, 272) 및 몰리브덴(Mo) 또는 몰리브덴 합금으로 이루어진 하부막(223, 243, 263, 273)의 삼중막으로 형성되어 있다. 또한 도면에 직접 도시하지는 않았지만, 유지 전극선(28)도 다른 게이트 배선(22, 24, 26, 27)과 동일한 삼중막의 구조를 갖는다. 이하에서 설명되는 삼중막 구조의 게이트 배선에는 유지 전극선(28)도 포함된다.
게이트 배선은 알루미늄(Al) 및 구리(Cu), 은(Ag)등의 저저항배선을 사용하고 그 상부 또는 하부에 몰리브덴(Mo) 및 몰리브덴합금등을 사용하는 이중구조 일 수도 있다.
기판(10), 게이트 배선(22, 24, 26, 27, 28) 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소 또는 다결정 규소 등의 반도체로 이루어진 반도체 패턴(42, 44, 48)이 형성되어 있으며, 반도체 패턴(42, 44, 48)의 상부에는 실리사이드 등의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 이루어진 저항성 접촉 부재(52, 55, 56, 58)이 형성되어 있다.
저항성 접촉 부재(52, 54, 55, 56, 58) 위에는 데이터 배선(62, 65, 66, 67, 68)이 형성되어 있다. 데이터 배선(62, 65, 66, 67, 68)은 세로 방향으로 뻗어 게이트선(22)과 교차하여 화소 영역을 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉 부재(55)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 끝 부분 (68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)에 대하여 소스 전극(65)의 반대쪽 저항성 접촉 부재(56) 상부에 위치하는 드레인 전극(66) 및 드레인 전극(66)으로부터 연장되어 유지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.
이러한 데이터 배선(62, 65, 66, 67, 68)은 전술한 게이트 배선(22, 24, 26, 27, 28)과 같이 몰리브덴(Mo) 또는 몰리브덴 합금으로 이루어진 하부막(621, 651, 661, 671, 681), 알루미늄(Al) 또는 알루미늄 합금으로 이루어진 중간막(622, 652, 662, 672, 682) 및 몰리브덴(Mo) 또는 몰리브덴 합금으로 이루어진 상부막(623, 653, 663, 673, 683)의 삼중막으로 형성되어 있다.
소스 전극(65)은 반도체층(44)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 게이트 전극(26)을 중심으로 소스 전극(65)과 대향하며 반도체층(44)과 적어도 일부분이 중첩된다.
드레인 전극 확장부(67)는 게이트 절연막(30)을 사이에 두고 유지 전극(27)과 중첩하여 유지 용량을 이룬다. 유지 전극(27)은 생략할 수 있으며 이 경우 드레인 전극 확장부(27) 또한 형성하지 않을 수 있다.
게이트 전극(26), 소스 전극(65) 및 드레인 전극(66)은 반도체층(44)과 함께 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널은 소스 전극(65)과 드레인 전극(66) 사이의 반도체층(44) 부분(C)에 형성된다.
저항성 접촉 부재(52, 55, 56, 58)은 그 하부의 반도체 패턴(42, 44, 48)과 그 상부의 데이터 배선(62, 65, 66, 67, 68)의 접촉 저항을 낮추어 주며, 데이터 배선(62, 65, 66, 67, 68)과 실질적으로 동일한 평면 형태를 가질수 있다.
한편, 반도체 패턴(42, 44, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 상부의 저항성 접촉 부재(52, 55, 56, 58) 및 데이터 배선(62, 65, 66, 67, 68)과 실질적으로 동일한 모양을 하고 있다. 그런데 박막 트랜지스터의 채널부(C)에서 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 소스 전극(65) 하부의 저항성 접촉 부재(55)과 드레인 전극(66) 하부의 저항성 접촉 부재(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(44)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널부(C)를 이룬다. 또한, 채널부(C)를 제외한 저항성 접촉 부재(52, 55, 56, 58) 및 반도체 패턴(42, 44, 48)의 외측 경계는 상부의 데이터 배선(62, 65, 66, 67, 68)의 외측 경계와 실질적으로 정렬되어 있다. 즉, 저항성 접촉 부재(52, 55, 56, 58) 및 반도체 패턴(42, 44, 48)의 외측 경계와 상부의 데이터 배선(62, 65, 66, 67, 68)의 외측 경계는 일치하거나 미세한 차이만을 갖는, 실질적으로 거의 동일한 평면에 정렬되어 있다.
데이터 배선(62, 65, 66, 67, 68) 및 이들이 가리지 않는 반도체 패턴(44) 상부에는 보호막(70)이 형성되어 있다. 보호막(70)은 예를 들어 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라즈마 화학기상증착(plasma enhanced chemical vapor deposition: PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화규소(SiNx) 등으로 형성될 수 있다. 또한, 보호막(70)을 유기 물질로 형성하는 경우에는 소스 전극(65)과 드레인 전극(66) 사이의 반도체 패턴(44)이 드러난 부분에 보호막(70)의 유기 물질이 접촉하는 것을 방지하기 위하여, 유기막의 하부에 질화규소(SiNx) 또는 산화규소(SiO2)로 이루어진 절연막(도시하지 않음)이 추가로 형성될 수도 있다.
보호막(70)에는 드레인 전극 확장부(67) 및 데이터선 끝 부분(68)을 각각 드러내는 컨택홀(contact hole)(77, 78)이 형성되어 있으며, 보호막(70)과 게이트 절연막(30)에는 게이트 끝 부분(24)을 드러내는 접촉 구멍(74)이 형성되어 있다.
또한, 보호막(70) 위에는 컨택홀(74, 78)을 통하여 각각 게이트 끝 부분(24) 및 데이터 끝 부분(68)과 연결되어 있는 보조 게이트 끝 부분(84) 및 보조 데이터 끝 부분(88)이 형성되어 있다. 화소 전극(82)과 보조 게이트 끝 부분(86) 및 데이터 끝 부분(88)은 ITO 또는 IZO로 이루어져 있다.
이하, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 1a 및 도 1b와 도 2a 내지 도 15b를 참조하여 설명하기로 한다.
먼저, 도 2a 및 2b에 도시된 바와 같이, 몰리브덴 등으로 만들어진 하부막(221, 241, 261, 271), 알루미늄 등으로 만들어진 중간막(222, 242, 262, 272) 및 몰리브덴 등으로 만들어진 상부막(223, 243, 263, 273)을 스퍼터링(sputtering) 등의 방법으로 차례로 적층한 게이트 삼중막(22, 24, 26, 27, 28)을 형성한다.
이어서, 게이트 삼중막(22, 24, 26, 27, 28)을 사진 식각한다. 식각 공정은 습식 식각으로 진행할 수 있다.
이로써 도 2a 및 도 2b에 도시된 바와 같이 게이트선(22), 게이트 전극(26), 게이트 끝 부분(24), 유지 전극(27) 및 유지 전극선(28)을 포함하는 게이트 배선 (22, 24, 26, 27, 28)을 형성한다. 게이트 배선은 몰리브덴 상부막과 알루미늄합금 하부막의 이중막으로 이루어질 수도 있다.
이어서, 도 3에 도시된 바와 같이 질화규소(SiNx) 등으로 이루어진 게이트 절연막(30), 진성(intrinsic) 비정질 규소로 이루어진 반도체층(40) 및 불순물(extrinsic) 비정질 규소로 이루어진 저항성 접촉층(50)을 화학 기상 증착법 등을 이용하여 예컨대, 각각 1,500Å 내지 5,000Å, 500Å 내지 2,000Å, 300Å 내지 600Å의 두께로 연속 증착한다.
이어서, 저항성 접촉층(50) 위에 스퍼터링 등의 방법으로 몰리브덴 따위로 만들어진 하부막(601), 알루미늄 따위로 만들어진 중간막(602) 및 몰리브덴 따위로 만들어진 상부막(603)을 차례로 적층한 데이터 삼중막(60)을 형성한다.
이어서 데이터 삼중막(60)의 상부에 감광막(110)을 도포한다. 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여, 도 4b에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선이 형성될 부분(이하 '데이터 배선부'라 함)에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 채널부(C)와 데이터 배선부를 제외한 기타 부분의 감광막은 모두 제거한다. 이때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부에 남아 있는 감광막(112)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 할 수 있으며, 예를 들어 제1 부분(114)의 두께가 제2 부분(112)의 두께의 1/2 이하로서 4,000Å 이하일 수 있다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴이 형성된 마스크를 사용거나 반투명막 영역을 갖는 마스크를 사용한다.
이때, 슬릿 사이에 위치한 패턴의 선폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되지만, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 이어서, 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛이 전혀 조사되지 않은 부분보다 얇은 두께의 감광막을 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.
이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우 시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다.
이어서, 감광막 패턴(112, 114)을 식각 마스크로 하여 데이터 삼중막(60)에 대한 식각을 진행한다. 데이터 삼중막(60)의 식각 공정은 습식 식각으로 진행된다. 이러한 습식 식각에 사용되는 식각액으로는 예를 들어 H2PO3, CH3COOH, HNO3, H2O 등을 단독 또는 혼합한 것을 사용할 수 있다.
이렇게 하면, 도 5에 도시된 바와 같이, 채널부(C) 및 데이터 배선부의 삼중막 패턴(62, 64)만이 남고 채널부(C) 및 데이터 배선부를 제외한 기타 부분의 삼중막(60)은 모두 제거되어 그 하부의 저항성 접촉층(50)이 드러난다. 삼중막 패턴(62, 64)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(도 1b의 62, 65, 66, 67, 68)의 형태와 동일하다. 이때 남은 채널부(C) 및 데이터 배선부의 삼중막 패턴(62, 64)의 측부는 식각액에 의해 일정 정도 과식각되어 폭이 좁아지면서 상부의 감광막 패턴(112)의 측부에 비해 안쪽으로 들어간 형상, 즉 시디 오차(critical dimension skew)를 나타내게 된다.
이어서, 감광막을 하드베이크(hardbaking) 한다. 하드베이크의 온도는 대략 130~150℃가 바람직하며, 시간은 10~30분이 적당하다. 이를 통해서 하부 배선(62, 64)과 감광막(112, 114)간의 접착력이 강화된다. 또한 하드베이크를 하지 않았을 경우와 비교하면, 배선 측부의 감광막(112, 114)의 들뜬 각도가 증가하게된다. 이렇게 각도가 증가하면 하부의 반도체층(40) 및 저항성 접촉층(50)을 식각할 때에 감광막(112, 114)에 의해서 가려지는 부분이 작아져서 반도체층(40)의 돌출부가 감소한다.
도 6과 도 7에 실제로 하드베이크 하기 이전과 이후의 감광막 패턴(112, 114)과 배선(62, 64)의 측부 각도가 나타나 있다. 도 6에서처럼 하드베이크를 하기 전에는 각도가 약 13도이던 것이, 하드베이크를 한 후에는 도 7에 나타난 것과 같이 약 18.4도로 증가하였다. 이렇게 감광막(112, 114)의 들뜬 각도가 달라지게 되면 반도체층(40)의 식각에 영향을 미치게 된다. 즉, 도 8과 도 9에서 나타난 것과 같이 반도체층(40)의 식각 전에 하드베이크를 진행하지 않은 경우에는 반도체층(40)의 너비가 약 9.64 마이크로미터이지만, 하드베이크를 진행하였을 경우 약 9.16 마이크로미터로 감소하였다.
이어서, 도 10에 도시된 바와 같이, 감광막 패턴(112, 114)을 식각 마스크로 사용하여 채널부(C)와 데이터 배선부를 제외한 기타 부분의 노출된 저항성 접촉층(50) 및 그 반도체층(40)을 건식 식각 방법으로 동시에 제거하여 저항성 접촉 부재(52, 55, 56, 58) 및 반도체 패턴(42, 44, 48)을 형성한다. 이때의 식각은 저항성 접촉층(50) 및 반도체층(40)은 동시에 식각되면서, 게이트 절연막(30)은 식각되지 않는 조건하에서 행하는 것이 바람직하다. 식각 기체로는 예를 들어, Cl2 및/또는 SF6를 포함하는 기체를 사용할 수 있으며, 이에 제한되지 않는다.
이어서, 도 11에 도시된 바와 같이, 감광막 패턴(112, 114)을 에치백하여, 채널부(C)에 대응하는 감광막 부분(114)을 제거하고, 채널부(C) 상의 소스/드레인용 삼중막 패턴(64)을 노출시킨다. 여기서 에치백은 건식 식각으로 진행될 수 있다. 식각 기체로는 예를 들어, O2 기체를 단독으로 사용하거나, SF6 등과 혼합하여 사용할 수 있으며, 이에 제한되지 않는다. 에치백에 의해서 감광막 패턴(112)의 두께가 얇아진다.
이어서, 한번 더 감광막을 하드베이크 한다. 하드베이크의 온도가 대략 130~150℃가 일 경우, 20~60분이 적당하며, 온도가 180~200℃일 경우 10~30분이 바람직하다. 앞서 설명하였듯이 이를 통해서 하부 배선(62, 64)과 감광막(114) 간의 접착력이 강화되어, 배선(62, 64) 측부의 감광막(114)의 들뜬 각도가 증가하며, 이에 따라 CD skew가 감소한다. 따라서 반도체 패턴 돌출부가 감소하게 되므로 워터폴 노이즈, 잔상 등의 불량이 줄어든다.
이어서, 도 12에 도시된 바와 같이 채널부(C)의 삼중막 패턴(64)을 식각하여 제거한다. 식각 공정은 식각액을 사용하는 습식 식각으로 진행되며, 예를 들어 H2PO3, CH3COOH, HNO3, H2O 등을 단독 또는 혼합한 식각액을 사용할 수 있다. 이로써, 채널부(C) 상에 저항성 접촉층(54)이 노출된다. 이어서, 이러한 채널부(C) 상에 노출된 저항성 접촉층(54)을 건식 식각한다. 여기서, 식각 기체로는 예컨대 상기한 Cl2 및/또는 SF6를 포함하는 기체를 사용할 수 있으며, 이에 제한되지 않는다. 이때 채널부(C)의 저항성 접촉층(54)을 완전히 제거하기 위해 하부의 반도체층(44)까지 일부 식각하는 과식각 공정을 수행할 수 있다.
이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(65, 66)과 그 하부의 저항성 접촉 부재(55, 56)이 완성된다.
이어서, 도 13에 도시된 바와 같이 데이터 배선부에 남아 있는 감광막 (112) 을 제거한다.
이어서, 도 14에 도시된 바와 같이 보호막(70)을 형성한다.
이어서, 도 15a 및 15b에 도시된 바와 같이, 보호막(70)을 게이트 절연막(30)과 함께 사진 식각하여 드레인 전극 확장부(67), 게이트 끝 부분(24), 및 데이터 끝 부분(68) 을 각각 드러내는 컨택홀(77, 74, 78)을 형성한다.
마지막으로, 도 1a 및 도 1b에 도시한 바와 같이, 400Å 내지 500Å 두께의 ITO층을 증착하고 사진 식각하여 드레인 전극 확장부(67)와 연결된 화소 전극(82), 게이트 끝 부분(24)과 연결된 보조 게이트 끝 부분(84) 및 데이터 끝 부분(68)과 연결된 보조 데이터 끝 부분(88)을 형성한다.
한편, ITO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체로는 질소를 사용하는 것이 바람직하며, 이는 컨택홀(74, 77, 78)을 통해 드러난 금속막(24, 67, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다.
본 실시예에서는 게이트선과 데이터선의 도전층이 몰리브덴층/알루미늄층/몰리브덴층으로 이루어지는 삼중막으로 형성된 것을 설명하였으나, 이는 단지 예시에 불과하며, 예컨대 알루미늄 또는 그 합금, 구리 또는 그 합금, 은(Ag) 또는 그 합금으로 이루어진 단일막 또는 이들과 몰리브덴, 티타늄(Ti), 크롬(Cr), 탄탈(Ta), 텅스텐(W) 또는 그들의 합금을 차례로 적층한 이중막, 이들을 조합한 삼중막 등에도 적용가능하며, 이에 제한되지 않는다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 상술한 실시예 외에도 색필터 위에 박막 트랜지스터 어레이를 형성하는 AOC(Array On Color filter) 구조 에도 용이하게 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 이러한 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 따르면 반도체층을 식각하기 전과 채널부의 데이터 배선을 식각하기 전에 감광막을 가열하여 줌으로써 감광막의 들뜸 각도가 증가하게되고, 따라서 하부 배선의 선폭을 감소시킬 수 있다. 따라서 저항성 접촉 부재 및 반도체 패턴 돌출부를 최소화시킬 수 있으며, 그에 따라 박막 트랜지스터 기판의 잔상 등의 불량이 개선될 수 있다.
Claims (9)
- 게이트 배선이 형성되어 있는 기판 상에 게이트 절연막, 반도체층, 저항성 접촉층 및 도전층을 차례로 적층하는 단계,감광막 패턴을 이용하여 상기 도전층을 식각하는 단계,상기 감광막 패턴을 가열하는 단계,상기 저항성 접촉층 및 상기 반도체층을 식각하여 1차 저항성 접촉 부재 및 반도체 패턴을 형성하는 단계,상기 감광막 패턴을 에치백하여 상기 감광막 패턴의 일부를 제거하는 단계,상기 감광막 패턴을 다시 가열하는 단계, 그리고상기 도전층 및 상기 1차 저항성 접촉 부재를 식각하여 데이터 배선 및 2차 저항성 접촉 부재를 형성함과 동시에 상기 반도체층의 채널부를 노출하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 도전층은 몰리브덴, 몰리브덴 합금, 알루미늄, 알루미늄 합금 중 적어도 하나를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 도전층의 식각은 습식 식각으로 진행하는 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 저항성 접촉층 및 상기 반도체층의 식각은 건식 식각으로 진행하는 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 감광막 패턴을 가열하는 단계는 상기 반도체층 및 상기 저항성 접촉층의 식각 단계 직전에 수행하는 박막 트랜지스터 기판의 제조 방법.
- 제5항에서,상기 감광막 패턴을 가열하는 단계는 130~150℃에서, 10~30분간 이루어지는 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 감광막 패턴을 다시 가열하는 단계는 상기 채널부 노출 단계 직전에 수행하는 박막 트랜지스터 기판의 제조 방법.
- 제7항에서,상기 감광막 패턴을 다시 가열하는 단계는 180~200℃에서, 10~30분간 이루어 지거나, 130~150℃에서, 20~60분간 이루어지는 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 감광막 패턴은 상기 반도체층의 채널부에 대응하는 부분이 다른 부분보다 상대적으로 낮은 박막 트랜지스터 기판의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |