KR20070017818A - 박막 트랜지스터 기판 및 이의 배선 제조 방법 - Google Patents
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Abstract
힐락 현상을 방지할 수 있는 배선을 포함하는 박막 트랜지스터 기판 및 이의 배선 제조 방법이 제공된다. 박막 트랜지스터 기판은 기판 상에 형성된 게이트 배선과, 게이트 배선 상에 형성된 투명 산화막 재질의 캡핑층을 구비하는 배선 구조를 포함한다.
박막 트랜지스터, 캡핑, 힐락(hillock)
Description
도 1a는 본 발명의 일 실시예에 따른 제조 방법에 의해 제조된 박막 트랜지스터 기판의 배치도이다.
도 1b는 도 1a의 B - B'선을 따라 절단한 단면도이다.
도 2a 내지 도 5a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 배치도들이다.
도 2b 내지 도 5b는 각각 도 2a 내지 도 5a의 B - B'선을 따라 절단한 단면도들이다.
도 6a는 본 발명의 다른 실시예에 따른 제조 방법에 의해 제조된 박막 트랜지스터 기판의 배치도이다.
도 6b는 도 6a의 B - B'선을 따라 절단한 단면도이다.
도 7a, 도 9a 및 도 15a는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 배치도들이다.
도 7b, 도 8는 도 7a의 B - B'선을 따라 절단한 공정 단계별 단면도들이다.
도 9b 내지 도 14은 도 9a의 B - B'선을 따라 절단한 공정 단계별 단면도들이다.
도 15b는 도 15a의 B - B'선을 따라 절단한 공정 단계별 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 절연 기판 22: 게이트선
24: 게이트 끝단 26: 게이트 전극
27: 유지 전극 28: 유지 전극선
29: 캡핑층 30: 게이트 절연막
40: 반도체층 55, 56: 저항성 접촉층
62: 데이터선 65: 소스 전극
66: 드레인 전극 67: 드레인 전극 확장부
68: 데이터 끝단 70: 보호막
82: 화소 전극
본 발명은 박막 트랜지스터 기판 및 이의 배선 제조 방법에 관한 것으로서, 보다 상세하게는 후속하는 고온의 열처리에 의한 힐락(hillock) 현상을 방지할 수 있는 배선을 포함하는 박막 트랜지스터 기판 및 이의 배선의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두개의 기판에 각각 구비되어 있는 형태이다. 이 중에서도, 하나의 기판(박막 트랜지스터 기판)에는 복수의 화소 전극이 매트릭스(matrix) 형태로 배열되어 있고 다른 기판(공통 전극 기판)에는 하나의 공통 전극이 기판 전면을 덮고 있다. 이러한 액정 표시 장치에서 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 전압을 전달하는 데이터선(data line)을 기판 상에 형성한다.
한편, 액정 표시 장치를 제조하는 과정에서, 게이트선 또는 데이터선을 형성한 후 후속하는 PECVD 공정의 고온 열처리로 인하여 배선에 힐락(hillock)이 발생하여 게이트선과 데이터선이 단락되는 문제가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 힐락 현상을 방지할 수 있는 배선을 포함하는 박막 트랜지스터 기판을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 배선 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판 상에 형성된 게이트 배선과, 상기 게이트 배선 상에 형성된 투명 산화막 재질의 캡핑층을 구비하는 배선 구조를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배선 제조 방법은, (a) 기판 상에 게이트 배선을 형성하는 단계와, (b) 상기 게이트 배선 상에 투명 산화막 재질의 캡핑층을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 대해 설명한다.
먼저 도 1a 및 도 1b를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 구조에 대해 설명한다. 도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 1b는 도 1a의 B - B' 선을 따라 절단한 단면도이다.
절연 기판(10) 위에 게이트 신호를 전달하는 복수의 게이트 배선이 형성되어 있다. 게이트 배선(22, 24, 26, 27, 28)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 끝단(24), 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26), 게이트선(22)과 평행하게 형성되어 있는 유지 전극(27) 및 유지 전극선(28)을 포함한다. 유지 전극선(28)은 화소 영역을 가로질러 가로 방향으로 뻗어 있으며, 유지 전극선(28)에 비해 너비가 넓게 형성되어 있는 유지 전극(27)이 연결된다. 유지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이룬다. 이와 같은 유지 전극(27) 및 유지 전극선(28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성되지 않을 수도 있다.
게이트 배선(22, 24, 26, 27, 28)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬 (Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 배선(22, 24, 26, 27, 28)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 24, 26, 27, 28)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 24, 26, 27, 28)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
기판(10), 게이트 배선(22, 24, 26, 27, 28)의 위에는 후속하는 고온의 열처리에 의한 게이트 배선(22, 24, 26, 27, 28)의 힐락 현상을 방지하기 위한 캡핑층(capping layer)(29)이 형성되어 있다. 캡핑층(29)을 형성하는 동안 게이트 배선(22, 24, 26, 27, 28)에 발생할 수 있는 힐락 현상을 방지하기 위해 캡핑층(29)은 저온에서 형성가능한 물질로 구성되는 것이 바람직하다. 또한, 캡핑층(29)은 화소 영역에서 빛이 투과될 수 있도록 투명한 절연막으로 구성되는 것이 바람직하다. 캡핑층(29)은 예를 들어, TiOx, ZrO2, MgO, Al2O3, CeO2, Y2O3 및 ThO2으로 구성된 그룹에서 선택된 하나 이상의 물질로 이루어질 수 있다. 캡핑층(29)은 약 100-1000Å의 두께로 형성할 수 있다. 이와 같은 캡핑층(29)은 높은 강도를 가지는 산화막으로 구성되어 그 하부에 위치하는 게이트 배선(22, 24, 26, 27, 28)을 물리적으로 압착하고 있기 때문에, 게이트 배선(22, 24, 26, 27, 28)의 힐락 현상을 억제할 수 있다.
이와 같은 캡핑층(29)에 의해 압착된 게이트 배선(22, 24, 26, 27, 28)은 순수 알루미늄으로 구성되더라도 힐락 현상이 방지될 수 있다. 예를 들어 게이트 배선(22, 24, 26, 27, 28)으로는 크롬 하부막과 순수 알루미늄 상부막 또는 순수 알루미늄 하부막과 몰리브덴 상부막으로 구성된 다층막을 사용할 수 있다. 순수 알루미늄은 약 3.1μΩ-㎝의 비저항을 가지므로, 순수 알루미늄을 게이트 배선(22, 24, 26, 27, 28)에 사용하는 경우 힐락 현상의 방지와 동시에 낮은 비저항의 배선을 구현할 수 있다.
그리고, 캡핑층(29)의 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 전극(26)의 게이트 절연막(30) 상부에는 수소화 비정질 규소 또는 다결정 규소 등의 반도체로 이루어진 반도체층(40)이 섬 모양으로 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등의 물질로 이루어진 저항성 접촉층(55, 56)이 각각 형성되어 있다.
저항성 접촉층(55, 56) 및 게이트 절연막(30) 위에는 데이터 배선(62, 65, 66, 67, 68)이 형성되어 있다. 데이터 배선(62, 65, 66, 67, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(55)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 끝단(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부에 대하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66) 및 드레인 전극(66)으로부터 연장되어 유지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.
이러한 데이터 배선(62, 65, 66, 67, 68)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
소스 전극(65)은 반도체층(40)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 게이트 전극(26)을 중심으로 소스 전극(65)과 대향하며 반도체층(40)과 적어도 일부분이 중첩된다. 여기서, 저항성 접촉층(55, 56)은 그 하부의 반도체층(40)과, 그 상부의 소스 전극(65) 및 드레인 전극(66) 사이에 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
드레인 전극 확장부(67)는 유지 전극(27)과 중첩되도록 형성되어, 유지 전극(27)과 게이트 절연막(30)을 사이에 두고 유지 용량이 형성된다. 유지 전극(27)을 형성하지 않을 경우 드레인 전극 확장부(27) 또한 형성하지 않는다.
데이터 배선(62, 65, 66, 67, 68) 및 이들이 가리지 않는 반도체층(40) 상부에는 보호막(70)이 형성되어 있다. 보호막(70)은 예를 들어 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소(SiNx) 등으로 형성될 수 있다. 또한, 보호막(70)을 유기 물질로 형성하는 경우에는 소스 전극(65)과 드레인 전극(66) 사이의 반도체층(40)이 드러난 부분에 보호막(70)의 유기 물질이 접촉하는 것을 방지하기 위하여, 유기막의 하부에 질화 규소(SiNx) 또는 산화 규소(SiO2)로 이루어진 절연막(미도시)이 추가로 형성될 수도 있다.
보호막(70)에는 드레인 전극 확장부(67) 및 데이터선 끝단(68)을 각각 드러내는 컨택홀(77, 78)이 형성되어 있으며, 보호막(70)과 게이트 절연막(30)에는 게이트선 끝단(24)을 드러내는 컨택홀(74)이 형성되어 있다. 보호막(70) 위에는 컨택홀(77)을 통하여 드레인 전극(66)과 전기적으로 연결되며 화소에 위치하는 화소 전극(82)이 형성되어 있다. 데이터 전압이 인가된 화소 전극(82)은 상부 표시판의 공통 전극과 함께 전기장을 생성함으로써 화소 전극(82)과 공통 전극 사이의 액정층의 액정 분자들의 배열을 결정한다.
또한, 보호막(70) 위에는 컨택홀(74, 78)을 통하여 각각 게이트 끝단(24) 및 데이터 끝단(68)과 연결되어 있는 보조 게이트 끝단(84) 및 보조 데이터 끝단(88) 이 형성되어 있다. 화소 전극(82)과 보조 게이트 및 데이터 끝단(86, 88)은 ITO로 이루어져 있다.
이하, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 1a 및 도 1b와, 도 2a 내지 도 5b를 참조하여 상세히 설명한다.
먼저 도 2a 및 도 2b에 도시된 바와 같이, 절연 기판(10) 상에 게이트선(22), 게이트 전극(26), 게이트 끝단(24), 유지 전극(27) 및 유지 전극선(28)을 포함하는 게이트 배선(22, 24, 26, 27, 28)을 형성한다.
도 3a 및 도 3b에 도시된 바와 같이, 기판(10), 게이트 배선(22, 24, 26, 27, 28)의 위에는 약 100-1000Å의 두께로 저온 증착법에 의해 캡핑층(29)을 형성한다. 이러한 저온 증착법으로는 스핀 코팅법, 반응성 스퍼터링법 또는 진공 증착(vacuum evaporation)법을 예를 들 수 있다. 스핀 코팅법은 캡핑층(29)의 재료 분말을 포함하는 용매를 스핀 코터를 이용하여 도포한 후, 100 - 150℃ 에서 열처리하여 용매를 제거하여 캡핑층(29)을 형성하는 방법이다. 그리고, 반응성 스퍼터링법은 캡핑층(29)의 재료로 이루어진 타겟과 Ar 가스 및 O2 가스로 이루어진 반응 가스를 이용하여 캡핑층(29)을 형성하는 방법이다. 진공 증착법은 캡핑층(29)의 재료 물질을 진공 중에서 가열하여 가스로 증발시킨 후 기판에 형성하는 방법이다.
캡핑층(29)은 이러한 저온 증착법에 의해 상대적으로 낮은 온도(약 200℃ 이하)에서 형성될 수 있으므로, 캡핑층(29)을 형성하는 중에 게이트 배선(22, 24, 26, 27, 28)에 힐락이 발생하는 것을 방지할 수 있으며, 후속하는 고온의 열처리 공정시에도 하부에 위치하는 게이트 배선(22, 24, 26, 27, 28)을 캡핑하여 게이트 배선(22, 24, 26, 27, 28)에 힐락이 발생하는 것을 방지할 수 있다.
이어서, 캡핑층(29) 상에 질화 규소로 이루어진 게이트 절연막(30), 진성 비정질 규소층 및 도핑된 비정질 규소층을 예컨대, 화학 기상 증착법을 이용하여 각각 1,500Å 내지 5,000Å, 500Å 내지 2,000Å, 300Å 내지 600Å의 두께로 연속 증착하고, 진성 비정질 규소층과 도핑된 비정질 규소층을 사진 식각하여 게이트 전극(24) 상부의 게이트 절연막(30) 위에 섬 모양의 반도체층(40)과 저항성 접촉층(55, 56)을 형성한다.
이어서, 도 4a 및 도 4b에 도시된 바와 같이, 게이트 절연막(30), 노출된 반도체층(40) 및 저항성 접촉층(55, 56) 위에 스퍼터링 등의 방법으로 데이터 배선(62, 65, 66, 67, 68)을 형성한다. 데이터 배선(62, 65, 66, 67, 68)은, 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 있는 데이터 끝단(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 마주하는 드레인 전극(66) 및 드레인 전극(66)으로부터 연장되어 유지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.
이어서, 데이터 배선(62, 65, 66, 67, 68)으로 가리지 않는 도핑된 비정질 규소층을 식각하여 데이터 배선(62, 65, 66, 67, 68)을 게이트 전극(26)을 중심으로 양쪽으로 분리시키는 한편, 양쪽의 저항성 접촉층(55, 56) 사이의 반도체층(40)을 노출시킨다. 이때, 노출된 반도체층(40)의 표면을 안정화시키기 위하여 산소 플 라즈마를 실시하는 것이 바람직하다.
이어서, 도 5a 및 도 5b에 도시된 바와 같이 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소(SiNx) 등을 단일층 또는 복수층으로 형성하여 보호막(passivation layer)(70)을 형성한다.
이어서, 사진 식각 공정으로 게이트 절연막(30)과 함께 보호막(70)을 패터닝하여, 게이트 끝단(24), 드레인 전극 확장부(67) 및 데이터 끝단(68)을 드러내는 컨택홀(74, 77, 78)을 형성한다. 이때 감광성을 가지는 유기막일 경우에는 사진 공정만으로 컨택홀을 형성할 수 있으며, 게이트 절연막(30)과 보호막(70)에 대하여 실질적으로 동일한 식각비를 갖는 식각 조건으로 실시하는 것이 바람직하다.
이어서, 마지막으로 도 1a 및 도 1b에 도시된 바와 같이, ITO막을 증착하고 사진 식각하여 컨택홀(77)을 통하여 드레인 전극(66)과 연결되는 화소 전극(82)과 컨택홀(74, 78)을 통하여 게이트 끝단(24) 및 데이터 끝단(68)과 각각 연결되는 보조 게이트 끝단(84) 및 보조 데이터 끝단(88)을 형성한다.
이상, 반도체층과 데이터 배선을 서로 다른 마스크를 이용한 사진 식각 공정으로 형성하는 박막 트랜지스터 기판의 제조 방법을 설명하였으나, 반도체층과 데이터 배선을 하나의 감광막 패턴을 이용한 사진 식각 공정으로 형성하는 박막 트랜지스터 기판의 제조 방법에 대해서도 동일하게 적용할 수 있다. 이에 대하여 첨부된 도면들을 참조하여 상세하게 설명하기로 한다.
먼저, 도 6a 및 도 6b를 참조하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 구조에 대하여 설명한다.
도 6a는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 6b는 도 6a의 B - B' 선을 따라 절단한 단면도이다.
먼저, 본 발명의 일 실시예에서와 동일하게 절연 기판(10) 위에 게이트 신호를 전달하는 복수의 게이트 배선이 형성되어 있다. 게이트 배선(22, 24, 26, 27, 28)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 끝단(24), 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26), 게이트선(22)과 평행하게 형성되어 있는 유지 전극(27) 및 유지 전극선(28)을 포함한다. 유지 전극선(28)은 화소 영역을 가로질러 가로 방향으로 뻗어 있으며, 유지 전극선(28)에 비해 너비가 넓게 형성되어 있는 유지 전극(27)이 연결된다. 유지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이룬다. 이와 같은 유지 전극(27) 및 유지 전극선(28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성되지 않을 수도 있다.
기판(10), 게이트 배선(22, 24, 26, 27, 28)의 위에는 후속하는 고온의 열처리에 의한 게이트 배선(22, 24, 26, 27, 28)의 힐락 현상을 방지하기 위한 캡핑층(29)이 형성되어 있다.
그리고, 캡핑층(29)의 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소 또는 다결정 규소 등의 반도체로 이루어진 반도체 패턴(42, 44, 48)이 형성되어 있으며, 반도체 패턴(42, 44, 48)의 상부에는 실리사이드 등의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 이루어진 저항성 접촉층(52, 55, 56, 58)이 형성되어 있다.
저항성 접촉층(52, 55, 56, 58) 위에는 데이터 배선(62, 65, 66, 67, 68)이 형성되어 있다. 데이터 배선(62, 65, 66, 67, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(55)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 끝단(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부에 대하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66) 및 드레인 전극(66)으로부터 연장되어 유지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.
소스 전극(65)은 반도체층(44)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 게이트 전극(26)을 중심으로 소스 전극(65)과 대향하며 반도체층(44)과 적어도 일부분이 중첩된다. 여기서, 저항성 접촉층(55, 56)은 그 하부의 반도체층(44)과, 그 상부의 소스 전극(65) 및 드레인 전극(66) 사이에 존재하며 접촉 저항 을 낮추어 주는 역할을 한다.
드레인 전극 확장부(67)는 유지 전극(27)과 중첩되도록 형성되어, 유지 전극(27)과 게이트 절연막(30)을 사이에 두고 유지 용량이 형성된다. 유지 전극(27)을 형성하지 않을 경우 드레인 전극 확장부(27) 또한 형성하지 않는다.
저항성 접촉층 (52, 55, 56, 58)은 그 하부의 반도체 패턴(42, 44, 48)과 그 상부의 데이터 배선(62, 65, 66, 67, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 65, 66, 67, 68)과 실질적으로 동일한 형태를 가진다.
한편, 반도체 패턴(42, 44, 48)은 박막 트랜지스터의 채널부를 제외하면 데이터 배선(62, 65, 66, 67, 68) 및 저항성 접촉층(52, 55, 56, 58)과 실질적으로 동일한 모양을 하고 있다. 즉, 박막 트랜지스터의 채널부에서 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 소스 전극(65) 하부의 저항성 접촉층(55)과 드레인 전극(66) 하부의 저항성 접촉층(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(44)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다.
데이터 배선(62, 65, 66, 67, 68) 및 이들이 가리지 않는 반도체 패턴(44) 상부에는 보호막(70)이 형성되어 있다. 보호막(70)은 예를 들어 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소(SiNx) 등으로 형성될 수 있다. 또한, 보호막(70)을 유기 물질로 형성하는 경우에는 소스 전극(65)과 드레인 전극(66) 사이의 반도체 패턴(44)이 드러난 부분에 보호막(70)의 유기 물질 이 접촉하는 것을 방지하기 위하여, 유기막의 하부에 질화 규소(SiNx) 또는 산화 규소(SiO2)로 이루어진 절연막(미도시)이 추가로 형성될 수도 있다.
보호막(70)에는 드레인 전극 확장부(67) 및 데이터선 끝단(68)을 각각 드러내는 컨택홀(77, 78)이 형성되어 있으며, 보호막(70)과 게이트 절연막(30)에는 게이트선 끝단(24)을 드러내는 접촉 구멍(74)이 형성되어 있다.
또한, 보호막(70) 위에는 컨택홀(74, 78)을 통하여 각각 게이트 끝단(24) 및 데이터 끝단(68)과 연결되어 있는 보조 게이트 끝단(84) 및 보조 데이터 끝단(88)이 형성되어 있다. 화소 전극(82)과 보조 게이트 및 데이터 끝단(86, 88)은 ITO로 이루어져 있다.
이하, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 6a 및 도 6b와 도 7a 내지 도 15b를 참조하여 설명하기로 한다.
먼저, 도 7a 및 7b에 도시된 바와 같이, 게이트선(22), 게이트 전극(26), 게이트 끝단(24), 유지 전극(27) 및 유지 전극선(28)을 포함하는 게이트 배선(22, 24, 26, 27, 28)이 형성된다.
이어서, 도 8에 도시된 바와 같이 기판(10), 게이트 배선(22, 24, 26, 27, 28)의 위에는 약 100-1000Å의 두께로 저온 증착법, 예를 들어 스핀 코팅법, 반응성 스퍼터링법 또는 진공 증착법을 이용하여 캡핑층(29)을 형성한다.
이어서, 캡핑층(29) 상에 질화 규소로 이루어진 게이트 절연막(30), 진성 비정질 규소층(40) 및 도핑된 비정질 규소층(50)을 예컨대, 화학 기상 증착법을 이용 하여 각각 1,500Å 내지 5,000Å, 500Å 내지 2,000Å, 300Å 내지 600Å의 두께로 연속 증착한다. 이어서, 도핑된 비정질 규소층(50) 위에 스퍼터링 등의 방법으로 데이터 배선용 도전막(60)을 형성한다.
이어서 상기 데이터 배선용 도전막(60)의 상부에 감광막(110)을 도포한다.
이어서, 도 9a 내지 도 14을 참조하면, 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여, 도 9b에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부, 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제 1 부분(114)은 데이터 배선부, 즉 데이터 배선이 형성될 부분에 위치한 제 2 부분(112)보다 두께가 작게 되도록 하며, 채널부와 데이터 배선부를 제외한 기타 부분의 감광막은 모두 제거한다. 이때, 채널부에 남아 있는 감광막(114)의 두께와 데이터 배선부에 남아 있는 감광막(112)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제 1 부분(114)의 두께를 제 2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다.
이때, 슬릿 사이에 위치한 패턴의 선폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지 는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되지만, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막을 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.
이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우 시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다.
이어서, 감광막 패턴(114) 및 그 하부의 데이터 배선용 도전막(60)에 대한 식각을 진행한다.
이렇게 하면, 도 10에 나타낸 것처럼, 채널부 및 데이터 배선부의 도전막 패턴(62, 64, 68)만이 남고 채널부 및 데이터 배선부를 제외한 기타 부분의 데이터 배선용 도전막(60)은 모두 제거되어 그 하부의 도핑된 비정질 규소층(50)이 드러난다. 이때 남은 도전막 패턴(62, 64, 68)은 소스 및 드레인 전극(65, 66)이 분리되 지 않고 연결되어 있는 점을 제외하면 데이터 배선(도 1b의 62, 65, 66, 67, 68)의 형태와 동일하다.
이어서, 도 11에 도시된 바와 같이, 채널부와 데이터 배선부를 제외한 기타 부분의 노출된 도핑된 비정질 규소층(50) 및 그 하부의 진성 비정질 규소층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. 이때의 식각은 감광막 패턴(112, 114)과 도핑된 비정질 규소층(50) 및 진성 비정질 규소층(40) 이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 진성 비정질 규소층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막 패턴(112, 114)과 진성 비정질 규소층(40)에 대한 식각비가 동일한 경우 제1 부분(114)의 두께는 진성 비정질 규소층(40)과 도핑된 비정질 규소층 (50)의 두께를 합한 것과 같거나 그보다 작아야 한다. 이렇게 하면, 도 11에 도시된 바와 같이, 채널부의 제1 부분(114)이 제거되어 소스/드레인용 도전막 패턴(64)이 드러나고, 기타 부분의 도핑된 비정질 규소층(50) 및 진성 비정질 규소층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 한편, 데이터 배선부의 제2 부분(112) 역시 식각되므로 두께가 얇아진다.
이어서, 애싱(ashing)을 통하여 채널부의 소스/드레인용 도전막 패턴(64) 표면에 남아 있는 감광막 찌꺼기를 제거한다.
이어서, 도 12에 도시된 바와 같이 채널부의 도전막 패턴(64)을 식각하여 제거한다. 계속해서, 도핑된 비정질 규소로 이루어진 저항성 접촉층을 식각한다. 이때 건식 식각이 사용될 수 있다. 식각 기체의 예로는 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 진성 비정질 규소로 이루어진 반도체 패턴(44)을 남길 수 있다. 이때, 반도체 패턴(44)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제 2 부분(112)도 어느 정도의 두께로 식각될 수 있다. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 제 2 부분(112)이 식각되어 그 하부의 데이터 배선(62, 65, 66, 67, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.
이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(65, 66)과 그 하부의 저항성 접촉층(55, 56)이 완성된다.
이어서, 도 13에 도시된 바와 같이 데이터 배선부에 남아 있는 감광막 제 2 부분(112)을 제거한다.
이어서, 도 14에 도시된 바와 같이 상기 결과물 상에 보호막(70)을 형성한다.
이어서, 도 15a 및 15b에 도시된 바와 같이, 보호막(70)을 게이트 절연막(30)과 함께 사진 식각하여 드레인 전극 확장부(67), 게이트 끝단(24), 및 데이터 끝단(68)을 각각 드러내는 컨택홀(77, 74, 78)을 형성한다.
마지막으로, 도 6a 및 도 6b에 도시한 바와 같이, 400Å 내지 500Å 두께의 ITO층을 증착하고 사진 식각하여 드레인 전극 확장부(67)와 연결된 화소 전극(82), 게이트 끝단(24)과 연결된 보조 게이트 끝단(84) 및 데이터 끝단(68)과 연결된 보조 데이터 끝단(88)을 형성한다.
한편, ITO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체로는 질소를 사용하는 것이 바람직하며, 이는 컨택홀(74, 77, 78)을 통해 드러난 금속막(24, 67, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다.
이러한 본 발명의 다른 실시예에서는 본 발명의 일 실시예에 따른 효과뿐만 아니라 데이터 배선(62, 65, 66, 67, 68)과 그 하부의 저항성 접촉층(52, 55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)을 분리함으로써 제조 공정을 단순화할 수 있다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 상술한 실시예 외에도 색필터 위에 박막 트랜지스터 어레이를 형성하는 AOC(Array On Color filter) 구조에도 용이하게 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 박막 트랜지스터 기판 및 이의 배선 제조 방법에 의하면, 게이트 배선을 압착하는 캡핑층에 의해 후속하는 고온의 열처리 공정에 의한 힐락 현상을 방지할 수 있고, 이에 따라 순수 알루미늄을 사용하여 게이트 배선을 형성할 수 있으므로 낮은 비저항을 가진 게이트 배선을 형성할 수 있다.
Claims (16)
- 기판 상에 형성된 게이트 배선; 및상기 게이트 배선 상에 형성된 투명 산화막 재질의 캡핑층을 구비하는 배선 구조를 포함하는 박막 트랜지스터 기판.
- 제1 항에 있어서,상기 캡핑층은 TiOx, ZrO2, MgO, Al2O3, CeO2, Y2O3 및 ThO2으로 구성된 그룹에서 선택된 하나 이상의 물질로 이루어진 박막 트랜지스터 기판.
- 제1 항에 있어서,상기 캡핑층은 약 100-1000Å의 두께로 형성된 박막 트랜지스터 기판.
- 제1 항에 있어서,상기 캡핑층은 저온 증착법에 의해 형성되는 박막 트랜지스터 기판.
- 제4 항에 있어서,상기 캡핑층은 200℃ 이하의 저온 증착법에 의해 형성되는 박막 트랜지스터 기판.
- 제4 항에 있어서,상기 캡핑층은 스핀 코팅법, 반응성 스퍼터링법 또는 진동 증착법에 의해 형성되는 박막 트랜지스터 기판.
- 제1 항에 있어서,상기 게이트 배선은 순수 알루미늄을 포함하는 박막 트랜지스터 기판.
- 제7 항에 있어서,상기 게이트 배선은 크롬 하부막과 순수 알루미늄 상부막 또는 순수 알루미늄 하부막과 몰리브덴 상부막으로 구성된 다층막인 박막 트랜지스터 기판.
- (a) 기판 상에 게이트 배선을 형성하는 단계; 및(b) 상기 게이트 배선 상에 투명 산화막 재질의 캡핑층을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 배선 제조 방법.
- 제9 항에 있어서,상기 캡핑층은 TiOx, ZrO2, MgO, Al2O3, CeO2, Y2O3 및 ThO2으로 구성된 그룹에서 선택된 하나 이상의 물질로 이루어진 박막 트랜지스터 기판의 배선 제조 방 법.
- 제9 항에 있어서,상기 캡핑층은 약 100-1000Å의 두께로 형성된 박막 트랜지스터 기판의 배선 제조 방법.
- 제9 항에 있어서,상기 (b) 단계는 저온 증착법에 의해 상기 캡핑층을 형성하는 단계인 박막 트랜지스터 기판의 배선 제조 방법.
- 제12 항에 있어서,상기 (b) 단계는 200℃ 이하의 저온 증착법에 의해 상기 캡핑층을 형성하는 단계인 박막 트랜지스터 기판의 배선 제조 방법.
- 제12 항에 있어서,상기 저온 증착법은 스핀 코팅법, 반응성 스퍼터링법 또는 진동 증착법인 박막 트랜지스터 기판의 배선 제조 방법.
- 제9 항에 있어서,상기 게이트 배선은 순수 알루미늄을 포함하는 박막 트랜지스터 기판의 배선 제조 방법.
- 제15 항에 있어서,상기 게이트 배선은 크롬 하부막과 순수 알루미늄 상부막 또는 순수 알루미늄 하부막과 몰리브덴 상부막으로 구성된 다층막인 박막 트랜지스터 기판의 배선 제조 방법.
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