KR20070038975A - 구동장치 - Google Patents

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KR20070038975A
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아키오 이와부치
류이치 후루코시
요이치 교노
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산켄덴키 가부시키가이샤
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Abstract

제1 저항(13)과 제3 저항(15)의 접속점(17), 제3 저항(15)과 제1 제어용 MOSFET(8)과의 접속점(18), 제2 저항(14)과 제4 저항(16)과의 접속점(19) 및 제4 저항(16)과 제2 제어용 MOSFET(9)과의 접속점(20)의 전위차에 따라서, 구동장치의 전위 상태 검출 회로(29)는, 드라이브 회로(30)에 신호를 부여하고, 드라이브 회로 (30)는, 제1 직렬 회로(11) 및 제2 직렬 회로(12)의 전위에 기초하여 제1 MOSFET(\)의 제어 단자에 구동 신호를 부여하여, 부하(4)에 전력을 공급한다. 그 때, 제1 저항(13), 제2 저항(14), 제3 저항(15) 및 제4 저항(16)의 저항치를 적절하게 설정하면, 급격한 전위 상승에 의해 초래하는 이상 신호 또는 노이즈가 발생해도, 전위 상태 검출 회로(29)는, 각 접속점(17∼20)의 전위를 검출하여 확실하게 출력을 발생하여, 드라이브 회로(30)의 오동작을 방지할 수 있다.
공진형 컨버터, 모터 드라이버, 구동장치, 스위칭 전환소자

Description

구동장치{DRIVING DEVICE}
본 발명은, 스위칭 소자의 온·오프 동작의 오동작을 방지하여, 확실하게 동작시키는 구동장치에 관한 것이다.
예를 들면, 공진형 컨버터 또는 모터 드라이버 등의 파워 디바이스의 구동에 사용하는 구동장치는, 도 6에 나타낸 바와 같이, 직류 전원(3)과, 직류 전원(3)에 직렬로 접속되고 또한 교대로 온·오프 제어되는 제1 MOSFET(1) 및 제2 MOSFET(2)와, 제1 MOSFET(1)과 제2 MOSFET(2)의 접속점(6)과 직류 전원(3)과의 사이에 접속된 부하(4)와, 제1 MOSFET(1) 및 제2 MOSFET(2)의 제어 단자에 각각 접속된 제1 제어 회로(5) 및 제2 제어 회로(50)를 구비한 하프 브리지 회로를 구성한다. 제1 제어 회로(5)는, 제어용 직류 전원(10)과 제어용 직류 전원(10)에 직렬로 접속된 제1 저항(13) 및 제1 제어용 MOSFET(8)를 포함한 제1 직렬 회로(11)와, 제1 직렬 회로(11)에 대해서 병렬로 또한 제어용 직류 전원(10)에 직렬로 접속된 제2 저항(14) 및 제2 제어용 MOSFET(9)를 포함한 제2 직렬 회로(12)와, 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)의 각 제어 단자에 구동 신호를 부여하는 구동 신호 회로(7)와, 제1 MOSFET(1)의 제어 단자에 구동 신호를 부여하는 드라이브 회로(30)를 구비하고 있다. 드라이브 회로(30)는, 제1 직렬 회로(11)와 제2 직렬 회로(12)의 전위 에 기초하여 제1 MOSFET(1)의 제어 단자에 구동 신호를 부여한다. 제어용 직류 전원(10)의 양(+)측 단자는, 제1 직렬 회로(11) 및 제2 직렬 회로(12)에 접속되고, 제어용 직류 전원(10)의 음(-)측 단자는, 제1 MOSFET(1)과 제2 MOSFET(2)의 접속점(6)에 접속된다. 제1 MOSFET(1), 제2 MOSFET(2), 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)는, J-FET등의 다른 FET 또는 IGBT(절연 게이트형 바이폴라 트랜지스터)라도 좋다.
이 하프 브리지 회로에서는, 하이(high) 사이드측의 제1 MOSFET(1)의 기준 전위는, 제1 MOSFET(1) 및 제2 MOSFET(2)의 온·오프 동작에 의해 접지 전위와 직류 전원(3)으로부터의 입력 전압 Vin과의 사이에서 변동하기 때문에, 하이 사이드측의 제1 MOSFET(1)의 구동 회로에는, 도 6에 나타내는 레벨 시프트 회로에 의해 구성되는 제1 제어 회로(5)가 이용된다. 도 6의 구동장치의 동작 파형을 나타내는 도 7에서는, 직류 전원(3)으로부터의 입력 전압 Vin의 음측의 전위를 A점, 제어용 직류 전원(10)으로부터의 입력 전압 Vcc의 음측의 전위를 B점으로 하여 구별해서 나타낸다.
드라이브 회로(30)는, 예를 들면 RS플립 플롭(이하, RS-FF라 한다)(31)와, RS-FF(31)와 제1 MOSFET(1)과의 사이에 접속된 도시하지 않은 주지의 드라이버에 의해 구성된다. RS-FF(31)의 세트 입력 단자(S)는, 제1 로우패스 필터 회로(제1 LPF)(34)를 통하여 제1 저항(13)과 제1 제어용 MOSFET(8)과의 접속점(36)에 접속되고, RS-FF(31)의 리세트 입력 단자(R)는, 제2 로우패스 필터 회로(제2 LPF)(35)를 통하여 제2 저항(14)과 제2 제어용 MOSFET(9)과의 접속점(37)에 접속된다. 도 7의 파형도에서는 로우패스 필터 회로의 역치를 Vth로 한다.
로우 사이드측의 제2 MOSFET(2)은, 주지의 드라이버로 이루어진 제2 제어 회로(50)에 의해 구동되어, 도 7에 나타낸 바와 같이, 제2 MOSFET(2)이 오프하면, 제1 MOSFET(1) 및 제2 MOSFET(2)의 모두 온(on)을 방지 혹은 0 볼트 스위칭의 실현에 설치된 일정한 데드 타임 후에, 주지의 펄스 발생 회로로 이루어진 구동 신호 회로(7)로부터 세트 신호가 출력되어, 제1 제어용 MOSFET(8)이 도통 상태가 된다. 제1 제어용 MOSFET(8)이 도통하면, 제1 저항(13)에 의해 강하하는 전압이, 제1 LPF(34)를 통과하여 RS-FF(31)의 세트 입력 단자(S)에 입력되어, 제1 MOSFET(1)이 온이 된다. 구동 신호 회로(7)로부터 리세트 신호 R이 출력되면, 제2 제어용 MOSFET(9)이 도통 상태가 되어, 제2 저항(14)에 전압강하가 발생한다. 그 강하 전압이 제2 LPF(35)를 통과하여 RS-FF(31)의 리세트 입력 단자(R)에 입력되어, 제1 MOSFET(1)이 오프가 된다. 제1 MOSFET(1)이 오프하여, 일정한 데드 타임의 경과후에, 제2 제어 회로(50)로부터 제2 MOSFET(2)의 제어 단자에 구동 신호가 부여되어, 제2 MOSFET(2)이 온이 된다. 상기 동작의 반복에 의해 제1 MOSFET(1) 및 제2 MOSFET(2)은, 교대로 온·오프 동작을 반복한다. 제2 제어 회로(50), 구동 신호 회로(7)의 출력 신호의 펄스폭 및 타이밍 등의 제어 방법 및 데드 타임의 설정법의 상술을 생략한다.
상기 하프 브리지 회로에서는, 제2 MOSFET(2)을 오프 또는 제1 MOSFET(1)를 온으로 전환한 직후에, 하이 사이드측의 기준 전위가 급격하게 상승하여, 큰 전위 변동 dV/dt가 발생한다. 이 때, 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)의 드레인·소스간에 형성되는 기생 용량을 충전하는 전류가 흘러, 이 충전전류에 의해 제1 저항(13) 및 제2 저항(14)에 전압강하가 발생한다. 이 때문에, 정규의 신호와는 다른 이상 신호가 RS-FF(31)의 세트 단자(S) 및 리세트 단자(R)에 부여되어, RS-FF(31)에 오동작이 발생한다. 도 6에 나타내는 회로에서는, 제1 MOSFET(1)과 제2 MOSFET(2)와의 접속점(6)과 제어용 직류 전원(10)의 음측 단자와의 사이에 제1 다이오드(41)의 애노드를 접속하고, 제1 다이오드(41)의 캐소드를 제1 저항(13)과 제1 제어용 MOSFET(8)과의 사이에 접속한다. 또한, 제1 MOSFET(1)과 제2 MOSFET(2)와의 접속점(6)과 제어용 직류 전원(10)의 음측 단자와의 사이에 제2 다이오드(42)의 애노드를 접속하고, 제2 저항(14)과 제2 제어용 MOSFET(9)과의 사이에 제2 다이오드(42)의 캐소드를 접속한다. 제1 다이오드(41) 및 제2 다이오드(42)를 통하여, 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)의 기생 용량을 급속히 충전하여, 하이 사이드측의 제1 제어 회로(5)에 인가되는 음전위를 억제한다.
그러나, 급격한 전위 상승 dV/dt가 발생할 때, 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)의 기생 용량을 충전하는 충전 전류에 의해 제1 저항(13) 및 제2 저항(14)에 전압강하가 발생하여, RS-FF(31)의 오동작을 방지할 수 없다. 또한, 제1 MOSFET(1), 제2 MOSFET(2), 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)의 온·오프 동작에 의해서, 노이즈가 발생하지만, 외래 노이즈가 제1 직렬 회로(11) 또는 제2 직렬 회로(12)를 흐르는 신호에 중첩하기도 한다. 따라서, 도 6에 나타내는 회로에서는, 접속점(36 및 37)과 RS-FF(31)의 세트 단자(S) 및 리세트 단 자(R)에 각각 제1 LPF(34) 및 제2 LPF(35)를 접속하여, 제1 LPF(34) 및 제2 LPF(35)에 의해서 제1 저항(13) 및 제2 저항(14)에 인가되는 예기치 않은 전압강하에 의해 발생하는 미소 펄스폭의 노이즈를 제거하여, RS-FF(31)의 오동작을 방지하고 있다. 아래 특허문헌 1은, 전위 상승분 dV/dt 발생시의 회로 오동작을 펄스 필터에 의해 방지하는 회로를 개시한다.
그러나, 도 6에 나타내는 회로에서는, 전위 상승분 dV/dt의 주파수 성분이 저하하는 만큼, 제1 LPF(34) 및 제2 LPF(35)의 컷오프(cut off) 주파수를 낮게 해야 한다. 또한, 제1 LPF(34) 및 제2 LPF(35)는, 전위 상승분 dV/dt에 의한 측정불가능한 노이즈 뿐만 아니라, 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)에 의한 정규 신호의 고주파 성분도 제거하므로, 구동 신호 회로(7)로부터 출력하는 신호의 펄스폭을 확장해야 한다. 예를 들면, 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)를 수mA의 정전류회로로 구성하여, 직류 전원(3)으로부터 400V의 입력 전압 Vin가 인가되면, 신호 전달시의 손실은, (400V+제어용 직류 전원(10)의 입력 전압 Vcc)×수mA×펄스폭이 되어, 제어 회로로서 큰 전력 손실이 발생한다. 이와 같이, 펄스폭의 확장에 의해 손실이 증대하여, 전력 효율 저하 및 제어 회로의 파괴를 초래할 위험이 있다.
이에 대해, 아래 특허문헌 2는, 펄스 필터 대신에, 2개의 노트 회로(NOT 회로)를 통하여 제1 저항과 제1 제어용 스위칭 소자와의 사이에 접속된 제1 입력 단자 및 1개의 노트 회로를 통하여 제2 저항과 제2 제어용 스위칭 소자와의 사이에 접속된 제2 입력 단자를 가진 제1 노어 회로(NOR 회로)와, 1개의 노트 회로를 통하 여 제1 저항과 제1 제어용 스위칭 소자와의 사이에 접속된 제1 입력 단자 및 2개의 노트 회로를 통하여 제2 저항과 제2 제어용 스위칭 소자와의 사이에 접속된 제2 입력 단자를 가진 제2 노어 회로를 구비한 레벨 시프트 회로를 개시한다. 특허문헌 2의 회로에 의하면, 제1 저항 및 제2 저항의 전압강하에 기초하여, 2개의 저항에 정규의 신호 및 마스크용 신호를 각각 만들어, 제1 저항의 마스크용 신호로 제2 저항의 정규 신호가 될 수 있는 이상 신호를 마스크하고, 제2 저항의 마스크용 신호로 제1 저항의 정규 신호가 될 수 있는 이상 신호를 마스크할 수 있다.
특허문헌 1 : 일본특허공보 제3092862호(도 3)
특허문헌 2 : 일본특허공개공보 제2000-252809호(도 1)
그러나, 특허문헌 2의 회로에서는, 급격하게 펄스가 변화하는 이상 신호가 입력되면, 제1 노어 회로의 제1 입력 단자 및 제2 입력 단자에의 입력 신호의 입력 시간의 차 또는 제2 노어 회로의 제1 입력 단자 및 제2 입력 단자에의 입력 신호의 입력 시간의 차가 짧아지기 때문에, 예를 들면 노트 회로에서의 지연에 의해 제1 입력 단자와 제2 입력 단자와의 입력 신호의 입력 시간이 역전하여, 측정불가능한 신호가 RS-FF에 입력될 가능성이 있었다. 즉, 특허문헌 2의 회로에서는, 이상 신호의 펄스 파형에 영향을 받는 결점이 있었다.
따라서, 본 발명은, 이상 신호에 의한 회로의 오동작을 방지하고, 확실하게 동작을 실시하는 구동장치를 제공하는 것을 목적으로 한다.
[과제를 해결하기 위한 수단]
본 발명의 구동장치는, 직류 전원(3)과, 직류 전원(3)에 직렬로 접속되고 또한 교대로 온·오프 제어되는 제1 스위칭 소자(1) 및 제2 스위칭 소자(2)와, 제1 스위칭 소자(1)과 제2 스위칭 소자(2)와의 접속점(6)과 직류 전원(3)과의 사이에 접속된 부하(4)와, 제1 스위칭 소자(1) 및 제2 스위칭 소자(2)의 제어 단자에 각각 접속된 제1 제어 회로(5) 및 제2 제어 회로(50)를 구비한다. 제1 제어 회로(5)는, 제어용 직류 전원(10)과 제어용 직류 전원(10)에 직렬로 접속된 제1 저항(13) 및 제1 제어용 스위칭 소자(8)를 포함한 제1 직렬 회로(11)와, 제1 직렬 회로(11)에 대해서 병렬로 또한 제어용 직류 전원(10)에 직렬로 접속된 제2 저항(14) 및 제2 제어용 스위칭 소자(9)를 포함한 제2 직렬 회로(12)와, 제1 제어용 스위칭 소자(8) 및 제2 제어용 스위칭 소자(9)의 각 제어 단자에 구동 신호를 부여하는 구동 신호 회로(7)와, 제1 직렬 회로(11) 및 제2 직렬 회로(12)의 전위에 기초하여 제1 스위칭 소자(1)의 제어 단자에 구동 신호를 부여하는 드라이브 회로(30)를 구비한다. 제1 직렬 회로(11)는, 제1 저항(13)과 제1 제어용 스위칭 소자(8)과의 사이에 접속된 제3 저항(15)을 가지며, 제2 직렬 회로(12)는, 제2 저항(14)과 제2 제어용 스위칭 소자(9)과의 사이에 접속된 제4 저항(16)을 가진다. 제1 저항(13)과 제3 저항(15)의 접속점(17), 제3 저항(15)과 제1 제어용 스위칭 소자(8)과의 접속점(18), 제2 저항(14)과 제4 저항(16)과의 접속점(19) 및 제4 저항(16)과 제2 제어용 스위칭 소자(9)과의 접속점(20)의 전위차에 따라서, 전위 상태 검출 회로(29)는, 드라이브 회로(30)에 신호를 부여한다. 제1 저항(13), 제2 저항(14), 제3 저항(15) 및 제4 저항(16)의 저항치를 적절하게 설정하면, 각 접속점(17∼20)의 급격한 전위 상승분 dV/dt에 의해서, 각 접속점(17∼20)의 사이에 전위차가 발생한다. 따라서, 급격한 전위 상승에 의해 초래하는 이상 신호 또는 노이즈가 발생해도, 전위 상태 검출 회로(29)는, 각 접속점(17∼20)의 전위를 검출하여 확실하게 출력을 발생하여, 드라이브 회로(30)의 오동작을 방지할 수 있다.
도 1은 본 발명에 의한 구동장치의 제1 실시형태를 나타내는 전기 회로도이다.
도 2는 본 발명에 의한 구동장치의 제2 실시형태를 나타내는 전기 회로도이다.
도 3은 도 1의 각부의 전압을 나타내는 파형도이다.
도 4는 도 2의 각부의 전압을 나타내는 파형도이다.
도 5는 제2 MOSFET가 오프했을 때에 제2 배타적 오어 회로로부터 단시간에 출력되는 노이즈를 나타내는 파형도이다.
도 6은 종래의 구동장치의 전기 회로도이다.
도 7은 도 6의 각부의 전압을 나타내는 파형도이다.
[부호의 설명]
1‥제1 MOSFET(제1 스위칭 소자) 2‥제2 MOSFET(제2 스위칭 소자)
3‥직류 전원 4‥부하
5‥제1 제어 회로 6‥접속점
7‥구동 신호 회로
8‥제1 제어용 MOSFET(제1 제어용 스위칭 소자)
9‥제2 제어용 MOSFET(제2 제어용 스위칭 소자)
10‥제어용 직류 전원 11‥제1 직렬 회로
12‥제2 직렬 회로 13‥제1 저항
14‥제2 저항 15‥제3 저항
16‥제4 저항 17∼20‥ 접속점
21‥제1 전위 상태 검출 회로 22‥제2 전위 상태 검출 회로
23‥제1 비교 회로 24‥제2 비교 회로
25‥제1 배타적 오어(XOR) 회로 26‥ 제2 배타적 오어 회로
29‥전위 상태 검출 회로 30‥드라이브 회로
32,33‥필터 회로 50‥제2 제어 회로
[발명을 실시하기 위한 최선의 형태]
아래에 본 발명에 의한 구동장치의 실시형태를 도 1∼도 5에 대하여 설명한다. 이들 도면에서는 도 6 및 도 7에 나타내는 부분과 실질적으로 동일한 부분에는 동일한 부호를 부여하고, 그 설명을 생략한다. 또한, 제2 제어 회로(50) 및 구동 신호 회로(7)의 동작에 의해 발생하는 주지의 펄스 신호의 출력 타이밍의 설명을 생략한다. 도 1 및 도 2의 구동장치의 동작 파형을 각각 나타내는 도 3 및 도 4에서는, 직류 전원(3)으로부터의 입력 전압 Vin의 음측 기준 전위를 A점에서 측정하고, 제어용 직류 전원(10)으로부터의 입력 전압 Vcc의 음측 기준 전위를 B점에서 측정한다.
도 1 및 도 2에 나타낸 바와 같이, 본 발명은 종래와 마찬가지로, 스위칭 전원, 인버터 및 솔레노이드 등의 부하(4)를 구동하는 하프 브리지형의 구동장치이지만, 도 6에 나타내는 종래의 구동장치와는 달리, 제1 직렬 회로(11)는, 제1 저항(13)과 제1 제어용 스위칭 소자인 제1 제어용 MOSFET(8)과의 사이에 접속된 제3 저항(15)을 가지며, 제2 직렬 회로(12)는, 제2 저항(14)과 제2 스위칭 소자인 제2 제어용 MOSFET(9)과의 사이에 접속된 제4 저항(16)을 가진다.
도 1 및 도 3에 나타내는 제1 실시형태에서는, 전위 상태 검출 회로(29)는, 제1 전위 상태 검출 회로(21)와 제2 전위 상태 검출 회로(22)를 구비하고, 제1 전위 상태 검출 회로(21)는, 제1 저항(13)과 제3 저항(15)과의 접속점(17)의 전위와, 제4 저항(16)과 제2 제어용 MOSFET(9)과의 접속점(20)의 전위를 비교하는 제1 비교 회로(콤퍼레이터)(23)를 구비한다. 제2 전위 상태 검출 회로(22)는, 제2 저항(14)과 제4 저항과의 접속점(19)의 전위와, 제3 저항(15)과 제1 제어용 MOSFET(8)과의 접속점(18)의 전위를 비교하는 제2 비교 회로(콤퍼레이터)(24)를 구비한다. 도 1에 나타낸 바와 같이, 제1 비교 회로(23)의 비반전 입력 단자는, 제1 저항(13)과 제3 저항(15)과의 접속점(17)에 접속되고, 반전 입력 단자는, 제4 저항(16)과 제2 제어용 MOSFET(9)과의 접속점(20)에 접속된다. 제2 비교 회로(24)의 비반전 입력 단자는, 제2 저항(14)과 제4 저항과의 접속점(19)에 접속되고, 반전 입력 단자는, 제3 저항(15)과 제1 제어용 MOSFET(8)과의 접속점(18)에 접속된다. 도시하지 않지만, 제1 비교 회로(23) 및 제2 비교 회로(24)의 반전 입력 단자는, 내부의 입력 임 피던스 또는 외부의 저항에 의해 하이 사이드측의 기준 전위를 일으키는 B점에 접속된다.
제1 저항(13), 제2 저항(14), 제3 저항(15) 및 제4 저항(16)의 각 저항치를 적절히 설정하고, 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)이 오프일 때, 제3 저항(15)과 제1 제어용 MOSFET(8)과의 접속점(18)의 전위를, 제2 저항(14)과 제4 저항(16)과의 접속점(19)의 전위보다 낮게 함과 함께, 제4 저항(16)과 제2 제어용 MOSFET(9)과의 접속점(20)의 전위를, 제1 저항(13)과 제3 저항(15)과의 접속점(17)의 전위보다 낮게 한다. 또한, 제1 제어용 MOSFET(8)이 온일 때에, 제1 저항(13)과 제3 저항(15)과의 접속점(17)의 전위를, 제4 저항(16)과 제2 제어용 MOSFET(9)과의 접속점(20)의 전위보다 낮게 함과 함께, 제2 제어용 MOSFET(9)이 온일 때에, 제2 저항(14)과 제4 저항과의 접속점(19)의 전위를, 제3 저항(15)과 제1 제어용 MOSFET(8)과의 접속점(18)의 전위보다 낮게 한다.
제1 실시형태에서는, 제1 저항(13), 제3 저항(15) 및 제1 제어용 MOSFET(8)를 제1 직렬 회로(11)에 직렬로 접속하므로, 제1 제어용 MOSFET(8)이 온일 때에, 제2 제어용 MOSFET(9)를 오프로 하면, 접속점(17)과 접속점(18)에 다른 전위차를 부여할 수 있다. 마찬가지로, 제2 저항(14), 제4 저항(16) 및 제2 제어용 MOSFET(9)를 제2 직렬 회로(12)에 직렬로 접속하므로, 제1 제어용 MOSFET(8)이 오프일 때에, 제2 제어용 MOSFET(9)를 온하면, 접속점(19)과 접속점(20)에 다른 전위차를 부여할 수 있다. 따라서, 제1 비교 회로(23)는, 접속점(17)과 접속점(20)의 전위를 비교하여, 드라이브 회로(30)에의 출력을 발생시키고, 제2 비교 회로(24) 는, 접속점(18)과 접속점(19)의 전위를 비교하여, 드라이브 회로(30)에의 출력을 발생시켜, 드라이브 회로(30)를 확실한 타이밍에 의해 동작시킬 수 있다.
구동 신호 회로(7)는, 제1 제어용 MOSFET(8)과 제2 제어용 MOSFET(9)를 교대로 온 또는 오프로 전환한다. 도 3에 나타낸 바와 같이, 구동 신호 회로(7)로부터 펄스 신호가 출력되지 않은 기간에는, 제1 비교 회로(23) 및 제2 비교 회로(24)는, 모두 반전 입력 단자의 전위보다 비반전 입력 단자의 전위가 높아져, 출력은 고전압 레벨로 유지되므로, 제1 스위칭 소자인 제1 MOSFET(1)의 스위칭 상태는 변화하지 않는다. 예를 들면, 제1 저항(13), 제2 저항(14), 제3 저항(15) 및 제4 저항(16)의 저항치를 제1 저항(13)=제2 저항(14)=제3 저항(15)=제4 저항(16)=R로 하고, 제1 비교 회로(23) 및 제2 비교 회로(24)의 입력 임피던스 또는 외부 저항을 8R로 가정하면, 구동 신호 회로(7)로부터 펄스 신호가 출력되지 않는 기간은, 제1 비교 회로(23) 및 제2 비교 회로(24)의 비반전 입력 단자에는, 제어용 직류 전원(10)으로부터의 입력 전압 Vcc×9/10의 전압이 인가되고, 반전 입력 단자에는, 입력 전압 Vcc×8/10의 전압이 인가되므로, 제1 비교 회로(23) 및 제2 비교 회로(24)의 출력은 모두 고전압 레벨이 된다.
또한, 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)의 전류치는, 제1 저항(13)과 제3 저항(15)과의 전압강하의 합 및 제2 저항(14)과 제4 저항(16)과의 전압강하의 합이 각각 제어용 직류 전원(10)으로부터의 입력 전압 Vcc가 되는 값으로 설정한다. 구동 신호 회로(7)로부터 세트 신호 S가 출력되어, 제1 제어용 MOSFET(8)이 도통 상태가 되면, 제1 비교 회로(23)의 비반전 입력 단자의 전압은, 입력 전압 Vcc×1/2가 되어, 반전 입력 단자의 입력 전압 Vcc×8/10보다 낮아지므로, 제1 비교 회로(23)의 출력이 저전압 레벨이 된다. 이 때, 제2 비교 회로(24)의 반전 입력 단자의 전압도 0V로 변화하지만, 비반전 입력 단자와의 대소 관계가 변화하지 않기 때문에, 출력은 고전압 레벨로 유지되어 RS-FF(31)의 출력이 고전압 레벨이 되어, 제1 MOSFET(1)이 온이 된다.
마찬가지로, 구동 신호 회로(7)로부터 리세트 신호 R이 출력되면, 제2 비교 회로(24)의 입력의 대소 관계는 반전하지만, 제1 비교 회로(23)의 대소 관계는 반전하지 않기 때문에, RS-FF(31)의 출력이 저전압 레벨이 되어, 제1 MOSFET(1)이 오프가 된다. 하이 사이드측의 기준 전위가 변동하는 급격한 전위 상승 dV/dt의 발생시에, 제1 비교 회로(23) 및 제2 비교 회로(24)의 비반전 입력 단자는, (입력 전압 Vcc-순방향 강하전압 VF)×1/2가 되고, 반전 입력 단자는, 하이 사이드측의 B점에서의 기준 전위에 대해서 순방향 강하 전압 VF만큼 낮아져, 모두 입력 전압의 대소 관계에 변화는 없고, RS-FF(31)에 신호가 입력되지 않고, dV/dt의 발생시의 오동작을 방지할 수 있다.
다음에, 도 2 및 도 4에 나타내는 제2 실시형태에서는, 제1 전위 상태 검출 회로(21)는, 제1 배타적 오어(XOR) 회로(25)에 의해 구성되고, 제1 배타적 오어 회로(25)는, 제1 저항(13)과 제3 저항(15)의 접속점(17)에 접속된 제1 입력 단자와, 제3 저항(15)과 제1 제어용 MOSFET(8)과의 접속점(18)에 접속된 제2 입력 단자를 가진다. 제2 전위 상태 검출 회로(22)는 제2 배타적 오어 회로(26)에 의해 구성되고, 제2 배타적 오어 회로(26)는, 제2 저항(14)과 제4 저항(16)과의 접속점(19)에 접속된 제1 입력 단자와, 제4 저항(16)과 제2 제어용 MOSFET(9)과의 접속점(20)에 접속된 제2 입력 단자를 가진다.
제1 저항(13), 제2 저항(14), 제3 저항(15) 및 제4 저항(16)의 각 저항치와, 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)의 도통시의 전류치를 적절히 설정하면, 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)이 오프일 때에, 제1 배타적 오어 회로(25) 및 제2 배타적 오어 회로(26)의 전체 입력 단자에 고전압 레벨의 전압을 인가할 수 있음과 함께, 제1 제어용 MOSFET(8)이 온일 때에, 제1 저항(13)과 제3 저항(15)과의 접속점(17)의 전위를 제1 배타적 오어 회로(25)의 역치에 대해서 고전압 레벨로 하고, 제3 저항(15)과 제1 제어용 MOSFET(8)과의 접속점(18)의 전위를 제1 배타적 오어 회로(25)의 역치에 대해서 저전압 레벨로 할 수 있다. 또한, 제2 제어용 MOSFET(9)이 온일 때에, 제2 저항(14)과 제4 저항과의 접속점(19)의 전위를 제2 배타적 오어 회로(26)의 역치에 대해서 고전압 레벨로 하고, 제4 저항(16)과 제2 제어용 MOSFET(9)과의 접속점(20)의 전위를 제2 배타적 오어 회로(26)의 역치에 대해서 저전압 레벨로 할 수 있다. 또한, 제3 저항(15)과 제1 제어용 MOSFET(8)과의 접속점(18)의 전위와 제4 저항(16)과 제2 제어용 MOSFET(9)과의 접속점(20)의 전위가, 거의 제1 MOSFET(1)의 드레인측의 전위와 동일할 때는, 제1 배타적 오어 회로(25) 및 제2 배타적 오어 회로(26)의 모든 입력 단자를 저전압 레벨로 할 수 있다.
제2 실시형태에서는, 제1 배타적 오어 회로(25)는, 접속점(17) 및 접속점(18)의 전위와 역치를 비교하여, 드라이브 회로(30)에의 출력을 발생시키고, 제2 배타적 오어 회로(26)는, 접속점(19) 및 접속점(20)의 전위와 역치를 비교하여, 드라이브 회로(30)에의 출력을 발생시키므로, 드라이브 회로(30)를 확실한 타이밍에 의해 동작시킬 수 있다.
또한, 제2 실시형태에서는, 제1 배타적 오어 회로(25) 및 제2 배타적 오어 회로(26)와 드라이브 회로(30)의 사이에 필터 회로(32,33)를 각각 접속한다. 제2 스위칭 소자인 제2 MOSFET(2)이 오프일 때에, 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)의 기생 용량이 충전되어, 접속된 제1 저항(13), 제2 저항(14), 제3 저항(15) 및 제4 저항(16)의 전압 레벨은, 일단 내린 후로 상승하고, 제1 배타적 오어 회로(25) 및 제2 배타적 오어 회로(26)의 역치보다 높아진다. 이 때, 도 5에 나타낸 바와 같이, 저항 분할 분(分)만큼, 제1 배타적 오어 회로(25) 및 제2 배타적 오어 회로(26)의 각 입력 전압 파형이 역치를 횡단하는 타이밍이 약간 어긋나기 때문에, 제1 배타적 오어 회로(25) 및 제2 배타적 오어 회로(26)로부터 출력되는 노이즈 신호(노이즈)(38)를 필터 회로(32,33)에 의해 제거할 수 있다. 노이즈 신호(38)는, 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)의 기생 용량의 충전 기간의 초기 및 종기(하강 및 상승시)에 극히 짧은 시간폭에서 발생하는 펄스이므로, 소용량의 콘덴서와 저항을 조합한 적분 회로에 의한 필터 회로(32,33)로도 충분히 노이즈 신호(38)를 제거할 수 있어 필터 회로(32,33)에 의한 정규의 신호 지연도 극히 작다. 필터 회로(32,33)는, 종래의 dV/dt기간 전부를 마스크하는 LPF에 비해 컷오프 주파수를 대폭적으로 높게 할 수 있고, 정규의 신호의 펄스폭에의 영향이 극히 적은 회로에 의해 구성할 수 있다.
또한, 제2 실시형태에서는, 저항소자 등의 정전류 소자(27,28)를 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)의 소스측에 접속하고, 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)를 정전류로 구동한다. 정전류 소자(27,28)에 의해 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)로부터 출력되는 전류치 레벨을 일정하게 하여, 제1 저항(13), 제2 저항(14), 제3 저항(15) 및 제4 저항(16)에 인가되는 전압이 안정되므로, 확실한 동작이 가능해진다. 그에 따라, 제1 저항(13), 제2 저항(14), 제3 저항(15) 및 제4 저항(16)의 각 저항치의 설정 자유도가 넓어진다.
도 2의 회로는, 구체적으로는, 제1 배타적 오어 회로(25) 및 제2 배타적 오어 회로(26)의 역치를 입력 전압 Vcc×1/2로 하고, 제3 저항(15)과 제1 저항(13) 및 제4 저항(16)과 제2 저항(14)의 저항치의 비를 각각 4대 6으로 설정하고, 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)이 도통시의 제1 저항(13)과 제3 저항(15)과의 합성 저항 및 제2 저항(14)과 제4 저항(16)과의 합성 저항의 전압강하가 입력전압 Vcc×3/5가 되는 정전류 회로로 구성한다. 도 4의 파형도에서는, 배타적 오어 회로의 역치를 Vth로 한다. 도 4에 나타낸 바와 같이, 제1 제어용 MOSFET(8)에 세트 신호 S를 부여하면, 제1 저항(13) 및 제3 저항(15)에 전압강하가 발생하여, 하이 사이드측의 기준 전압에 대해서 제3 저항(15)과 제1 제어용 MOSFET(8)과의 접속점(18)의 전압은, 상기 설정에 의해 입력 전압 Vcc-입력 전압 Vcc×3/5=입력 전압 Vcc×2/5가 되어, 제1 배타적 오어 회로(25)의 제1 입력 단자가 저전압 레벨이 된다. 이에 대해, 제1 저항(13)과 제3 저항(15)과의 접속점(17)의 전압은, 제3 저항(15)과 제1 저항(13)과의 저항치의 비가 4대 6이므로, 입력 전 압 Vcc-입력 전압 Vcc×3/5×6/10=입력 전압 Vcc×16/25가 되어, 제1 배타적 오어 회로(25)의 제2 입력 단자가 고전압 레벨이 된다. 따라서, 제1 배타적 오어 회로(25)의 출력이 반전하여, 하이 사이드측의 제1 MOSFET(1)이 온이 된다.
마찬가지로, 제2 제어용 MOSFET(9)에 리세트 신호 R을 부여할 때도, 제2 배타적 오어 회로(26)의 제1 입력 단자 및 제2 입력 단자에 저전압 레벨 및 고전압 레벨의 신호가 입력되어, 하이 사이드측의 제1 MOSFET(I)가 오프가 된다. 로우 사이드측의 제2 MOSFET(2)의 기동시에, 전위 상승분 dV/dt가 발생하면, 로우 사이드측의 기준 전위로부터 순방향 강하 전압 VF분 낮은 전압으로 클램프되므로, 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)과 제3 저항(15) 및 제4 저항(16)과의 접속점(18,20)의 전압은 저전압 레벨이 된다. 제1 저항(13)과 제3 저항(15)과의 접속점(17) 및 제2 저항(14)과 제4 저항(16)과의 접속점(19)의 전압은, (입력 전압 Vcc-순방향 강하 전압 VF)×4/10이 되어, 제1 배타적 오어 회로(25)와 제2 배타적 오어 회로(26)의 제1 입력 단자 및 제2 입력 단자의 양쪽 모두가 저전압 레벨이 된다. 따라서, 제1 배타적 오어 회로(25) 및 제2 배타적 오어 회로(26)의 출력은 반전하지 않고, 제1 MOSFET(1)이 온되지 않기 때문에, 전위 상승분 dV/dt가 발생했을 때의 이상 신호를 마스크할 수 있다.
제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)의 전류치 i는, 제3 저항(15)=제4 저항(16)=4R, 제1 저항(13)=제2 저항(14)=6R로 하면, i×10R=입력 전압 Vcc×3/5가 되고, i=3×입력 전압 Vcc×1/50R로서 결정할 수 있다. 구체적인 예로서는, 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)의 도통시의 전압강하를 입력 전압 Vcc×3/5로 했지만, 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)의 도통시에, 제1 배타적 오어 회로(25)와 제2 배타적 오어 회로(26)의 제1 입력 단자 및 제2 입력 단자의 한쪽만이 저전압 레벨이 되고, 전위 상승분 dV/dt의 발생시에, 제1 입력 단자 및 제2 입력 단자의 양쪽 모두가 저전압 레벨이 되는 저항비 및 전류치이면 같은 효과를 얻을 수 있다.
상기와 같이, 제1 전위 상태 검출 회로(21) 및 제2 전위 상태 검출 회로(22)는, 제1 저항(13)과 제3 저항(15)과의 접속점(17), 제3 저항(15)과 제1 제어용 MOS FET(8)과의 접속점(18), 제2 저항(14)과 제4 저항(16)과의 접속점(19) 및 제4 저항(16)과 제2 제어용 MOSFET(9)과의 접속점(20)의 전위차에 따라, 드라이브 회로(30)에 신호를 각각 부여한다. 제1 전위 상태 검출 회로(21) 및 제2 전위 상태 검출 회로(22)는, 제1 저항(13), 제2 저항(14), 제3 저항(15) 및 제4 저항(16)에 의해 형성되는 각 분압점으로, 전압을 확실하게 검출할 수 있다. 제1 저항(13), 제2 저항(14), 제3 저항(15) 및 제4 저항(16)의 저항치를 적절하게 설정함으로써, 각 접속점(17∼20)의 급격한 전위 상승분 dV/dt에 의해서, 각 접속점(17∼20)의 사이에 전위차가 발생하여, 제1 전위 상태 검출 회로(21) 및 제2 전위 상태 검출 회로(22)는, 각 접속점(17∼20)의 전위를 검출하여 출력을 발생하고, 전위 상승분에 의해 급격하게 변화하는 펄스로도 드라이브 회로(30)의 오동작을 방지할 수 있다. 또한, 종래와 같이 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)에 의한 정규의 신호를 제거하는 LPF를 마련할 필요가 없고, 구동 신호 회로(7)로부터 제1 제어용 MOSFET(8) 및 제2 제어용 MOSFET(9)의 각 제어 단자에 부여하는 구동 신호의 펄스 폭을 넓게 해도 전력 손실도 발생하지 않는다.
[발명의 효과]
본 발명에 의하면, 저전력 손실로 양호하게 회로의 오동작을 방지할 수 있는 신뢰성의 높은 구동장치를 얻을 수 있다.
본 발명은, 고전압으로 구동하는 부하를 저전압의 신호를 입력하여 제어하는 구동장치에 효과가 현저하다.

Claims (6)

  1. 직류 전원과, 상기 직류 전원에 직렬로 접속되고 또한 교대로 온·오프 제어되는 제1 스위칭 소자 및 제2 스위칭 소자와, 상기 제1 스위칭 소자와 제2 스위칭 소자와의 접속점과 상기 직류 전원과의 사이에 접속된 부하와, 상기 제1 스위칭 소자 및 제2 스위칭 소자의 제어 단자에 각각 접속된 제1 제어 회로 및 제2 제어 회로를 구비하고,
    상기 제1 제어 회로는, 제어용 직류 전원과, 상기 제어용 직류 전원에 직렬로 접속된 제1 저항 및 제1 제어용 스위칭 소자를 포함한 제1 직렬 회로와, 상기 제1 직렬 회로에 대해서 병렬로 또한 상기 제어용 직류 전원에 직렬로 접속된 제2 저항 및 제2 제어용 스위칭 소자를 포함한 제2 직렬 회로와, 상기 제1 제어용 스위칭 소자 및 제2 제어용 스위칭 소자의 각 제어 단자에 구동 신호를 부여하는 구동 신호 회로와, 상기 제1 직렬 회로 및 제2 직렬 회로의 전위에 기초하여 상기 제1 스위칭 소자의 제어 단자에 구동 신호를 부여하는 드라이브 회로를 구비한 구동장치에 있어서,
    상기 제1 직렬 회로는, 상기 제1 저항과 제1 제어용 스위칭 소자와의 사이에 접속된 제3 저항을 가지며,
    상기 제2 직렬 회로는, 상기 제2 저항과 제2 제어용 스위칭 소자와의 사이에 접속된 제4 저항을 가지며,
    상기 제1 저항과 제3 저항의 접속점, 상기 제3 저항과 제1 제어용 스위칭 소 자와의 접속점, 상기 제2 저항과 제4 저항과의 접속점 및 상기 제4 저항과 상기 제2 제어용 스위칭 소자와의 접속점의 전위차에 따라서, 상기 드라이브 회로에 신호를 부여하는 전위 상태 검출 회로를 설치한 것을 특징으로 하는, 구동장치.
  2. 제 1 항에 있어서,
    상기 전위 상태 검출 회로는, 제1 전위 상태 검출 회로 및 제2 전위 상태 검출 회로를 구비하고,
    상기 제1 전위 상태 검출 회로는, 상기 제1 저항과 제3 저항과의 접속점의 전위와, 상기 제4 저항과 상기 제2 제어용 스위칭 소자와의 접속점의 전위를 비교하는 제1 비교 회로에 의해 구성되고,
    상기 제2 전위 상태 검출 회로는, 상기 제2 저항과 제4 저항과의 접속점의 전위와, 상기 제3 저항과 제1 제어용 스위칭 소자와의 접속점의 전위를 비교하는 제2 비교 회로에 의해 구성된, 구동장치.
  3. 제 1 항에 있어서,
    상기 전위 상태 검출 회로는, 제1 전위 상태 검출 회로 및 제2 전위 상태 검출 회로를 구비하고,
    상기 제1 전위 상태 검출 회로는, 상기 제1 저항과 제3 저항의 접속점에 접속된 제1 입력 단자와, 상기 제3 저항과 제1 제어용 스위칭 소자와의 접속점에 접속된 제2 입력 단자를 가진 제1 배타적 오어 회로에 의해 구성되고,
    상기 제2 전위 상태 검출 회로는, 상기 제2 저항과 제4 저항과의 접속점에 접속된 제1 입력 단자와, 상기 제4 저항과 상기 제2 제어용 스위칭 소자와의 접속점에 접속된 제2 입력 단자를 가진 제2 배타적 오어 회로에 의해 구성된, 구동장치.
  4. 제 3 항에 있어서,
    상기 제1 배타적 오어 회로 및 제2 배타적 오어 회로와 상기 드라이브 회로와의 사이에 필터 회로를 각각 접속한, 구동장치.
  5. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 제1 제어용 스위칭 소자 및 제2 제어용 스위칭 소자를 정전류로 구동하는, 구동장치.
  6. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서,
    상기 구동 신호 회로는, 상기 제1 제어용 스위칭 소자와 제2 제어용 스위칭 소자를 교대로 온 또는 오프로 전환하는, 구동장치.
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