KR20070035998A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 MOS 트랜지스터를 구비한 반도체 장치의 제조 방법에 관한 것으로서, 고성능인 MOS 트랜지스터를 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
반도체 기판 위에 게이트 절연막을 통하여 게이트 전극을 형성하고(스텝 S1), 게이트 전극을 마스크로 하여 반도체 기판에 불순물을 주입하며(스텝 S7), 불순물의 확산을 제어하는 확산 제어 물질을 반도체 기판에 주입하고(스텝 S8), 게이트 전극의 측벽에 측벽 절연막을 형성하며(스텝 S9), 게이트 전극 및 측벽 절연막을 마스크로 하여 반도체 기판에 불순물을 깊게 주입하고(스텝 S10), 급속 램프 가열법에 의한 어닐링 처리에 의해 불순물을 활성화하며(스텝 S11), 밀리초 어닐링 처리에 의해 불순물을 더욱 활성화한다(스텝 S12).
반도체 기판, p형 소자 형성 영역, n형 소자 형성 영역, 게이트 절연막, 게이트 전극, 폴리실리콘막, 실리사이드막, 소자 분리 영역, n웰, p웰, 레지스트층

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 어닐링 처리에서의 가열 온도 및 가열 시간과 불순물의 확산 길이의 관계를 나타낸 그래프.
도 2는 LSA 장치를 이용한 경우의 시간-온도 프로파일을 나타낸 그래프.
도 3은 FLA 장치 및 급속 램프 가열 장치를 이용한 경우의 시간-온도 프로파일을 나타낸 그래프.
도 4는 MOSFET의 부분 단면 구성을 모식적으로 나타낸 도면.
도 5는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 플로차트.
도 6은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도.
도 7은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도.
도 8은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도.
도 9는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도.
도 10은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도.
도 11은 MOS 트랜지스터의 익스텐션 영역의 시트 저항 Rs를 나타낸 그래프.
도 12는 MOS 트랜지스터의 접합 깊이 Xj와 시트 저항 Rs의 관계를 모식적으로 나타낸 그래프.
도 13은 MOS 트랜지스터의 기판 표면으로부터의 깊이와 불순물 농도의 관계를 모식적으로 나타낸 그래프.
도 14는 MOS 트랜지스터의 게이트 길이 Lg와 임계값 전압 Vth의 관계를 나타낸 그래프.
도 15는 MOS 트랜지스터의 온(on) 전류-오프(off) 전류 특성을 나타낸 그래프.
도 16은 MOS 트랜지스터의 소스/드레인 기생 저항을 나타낸 그래프.
도 17은 붕소의 농도 프로파일을 나타낸 그래프.
도 18은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 플로차트.
도 19는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도.
도 20은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도.
도 21은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도.
도 22는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도.
도 23은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도.
도 24는 pMOSFET의 온 전류-오프 전류 특성을 나타낸 그래프.
도 25는 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 나타낸 플로차트.
도 26은 nMOSFET의 온 전류-오프 전류 특성을 나타낸 그래프.
도 27은 MOSFET의 부분 단면 구성을 나타낸 도면.
도 28은 종래의 반도체 장치의 제조 방법을 나타낸 플로차트.
도면의 주요 부분에 대한 부호의 설명
2 : 반도체 기판 3a : p형 소자 형성 영역
3b : n형 소자 형성 영역 4 : 게이트 절연막
6 : 게이트 전극 8 : 폴리실리콘막
10, 18 : 실리사이드막 12 : 측벽 절연막
14 : 익스텐션 영역 14a : 익스텐션 형성 영역
16 : 딥(deep)·소스/드레인 영역 16a : 딥·소스/드레인 형성 영역
20 : 채널 영역 22 : 소스/드레인 확산층
30 : 소자 분리 영역 32 : n웰
34 : p웰 40, 42, 44, 46 : 레지스트층
본 발명은 익스텐션(extension) 구조를 갖는 MOS(금속-산화물-반도체) 트랜지스터를 구비한 반도체 장치의 제조 방법에 관한 것이다.
최근, 레이저 어닐링 기술은 급속 램프 가열에 대체되는 차세대의 열 프로세스로서 기대되고 있다. 이 기술은 수ns라고 하는 초단시간에서의 용융(溶融) 재결정(再結晶) 과정이라고 하는 비평형의 열 프로세스로서, 통상은 온도로 제한되는 불순물의 반도체 중에서의 고용(固溶) 한계를 넘은 높은 전기적 활성화를 얻을 수 있고, 또한 급격한 불순물 프로파일을 얻을 수 있다고 하는 이점이 있으므로, 낮은 콘택트 저항의 소스/드레인(source/drain)이나, 더욱 얕고 급격한 불순물 확산(익스텐션) 영역의 형성이 가능해진다.
게이트 길이를 더욱 짧게 한 미세 CMOS 트랜지스터의 고성능화를 위해서는, 소스/드레인 기생 저항의 저감이 필요해진다. 소스/드레인 기생 저항은 익스텐션 영역 중 게이트 전극 단부(端部) 하층과 게이트 절연막을 통하여 서로 겹치는 선단 부분에서 생기는 오버랩 저항 Rov와, 익스텐션 영역에서 생기는 익스텐션 저항 Rext와, 딥(deep)·소스/드레인 영역에서 생기는 딥·소스/드레인 저항 Rdp과, 딥·소스/드레인 영역과 실리사이드 막 사이에서 생기는 콘택트 저항 Rco라고 하는 4개의 성분으로 크게 구별할 수 있다.
[특허문헌 1] 일본국 공개특허공보 특개 2004-235603호 공보
[특허문헌 2] 일본국 공개특허공보 특개 2004-152888호 공보
[비특허문헌 1] Somit Talwar, and David ㎃rkle, "Junction scaling using lasers for thermal annealing," in Solid State Tech., July 2003, p.83-86
[비특허문헌 2] A.Shima, Y.Wang, S.Talwar, and A.Hiraiwa, "Ultra-shallow junction formation by non-melt laser spike annealing for 50-nm gate CMOS," in VLSI Symp. Tech. Dig., 2004, p.174-175
[비특허문헌 3] T.Ito, K.Suguro, M.Tamura, T.Taniguchi, Y.Ushiku, T.Iinuma, T.Itani, M.Yoshioka, T.Owada, Y.Imaoka, H.Murayama, and T.Kusuda, "Flash lamp annealing technology for ultra-shallow junction formation," in Junction Technology, 2002. IWJT. Extended Abstracts of the Third International Workshop on 2-3 Dec. 2002, p.23-26
불순물의 고활성화에 의해 저항 Rext, Rdp, Rco를 저감하기 위해서는, 불순물을 주입한 후에 고온에서 어닐링 처리를 행하면 된다. 그런데, 고온에서의 어닐링 처리는 동시에 불순물의 확산을 야기해 버린다. 불순물의 횡방향 농도 프로파일은 일반적으로 확산 현상에 지배되어 있으므로, 높은 가열 온도에서 어닐링 처리를 행하면 급격한 농도 프로파일을 얻을 수 없어 저항 Rov가 증가해 버린다. 한편, 불순물의 급격한 농도 프로파일을 얻을 수 있는 저온의 어닐링 처리에서는, 일반적으로 불순물의 활성화율을 높일 수 없어 저항 Rext, Rdp, Rco가 증가해 버린 다. 이와 같이, 저항 Rext, Rdp, Rco, Rov의 전부를 저감하는 것은 곤란하므로, 소스/드레인 기생 저항을 충분하게 저감하는 것은 어렵다. 따라서, 특히 게이트 길이가 30㎚ 이하의 미세 CMOS 트랜지스터를 고성능화하는 것은 곤란하다는 문제가 생기고 있다.
본 발명의 목적은 고성능인 MOS 트랜지스터를 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
상기 목적은 반도체 기판 위에 게이트 절연막을 통하여 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하여 상기 반도체 기판에 제 1 불순물을 도입하며, 상기 제 1 불순물의 확산을 제어하는 확산 제어 물질을 상기 반도체 기판에 도입하고, 상기 게이트 전극의 측벽에 측벽 절연막을 형성하며, 상기 게이트 전극 및 상기 측벽 절연막을 마스크로 하여, 상기 제 1 불순물과 동일 도전형의 제 2 불순물을 상기 제 1 불순물보다 깊게 상기 반도체 기판에 도입하고, 제 1 어닐링 처리에 의해 상기 제 1 및 제 2 불순물을 활성화하며, 가열 시간이 100㎳ 이하인 제 2 어닐링 처리에 의해 상기 제 1 및/또는 제 2 불순물을 더욱 활성화하는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 달성된다.
또한, 상기 목적은 반도체 기판 위에 게이트 절연막을 통하여 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하여 상기 반도체 기판에 제 1 불순물을 도입하며, 가열 시간이 100㎳ 이하인 제 1 어닐링 처리에 의해 상기 제 1 불순물을 활성화하고, 상기 게이트 전극의 측벽에 측벽 절연막을 형성하며, 상기 게이트 전 극 및 상기 측벽 절연막을 마스크로 하여, 상기 제 1 불순물과 동일 도전형의 제 2 불순물을 상기 제 1 불순물보다 깊게 상기 반도체 기판에 도입하고, 제 2 어닐링 처리에 의해 상기 제 1 불순물을 더욱 활성화하는 동시에, 상기 제 2 불순물을 활성화하는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 달성된다.
상기 본 발명의 반도체 장치의 제조 방법에서, 상기 제 2 어닐링 처리 후에, 가열 시간이 100㎳ 이하인 제 3 어닐링 처리를 행하는 것을 특징으로 한다.
[발명의 예비적 설명]
도 27은 일반적인 익스텐션 구조를 구비한 MOSFET(MOS 전계 효과형 트랜지스터)의 소스 측(또는 드레인 측)의 부분 단면 구성을 나타내고 있다. 도 27에 나타낸 바와 같이, 반도체 기판(102) 위에는 폴리실리콘막(108) 및 실리사이드막(110)이, 이 순서대로 적층된 게이트 전극(106)이 게이트 절연막(104)을 통하여 형성되어 있다. 게이트 전극(106) 및 게이트 절연막(104)의 측벽에는 측벽 절연막(112)이 형성되어 있다. 반도체 기판(102)에는 저농도의 불순물이 얕게 도입되어 얕은 접합이 형성된 소스/드레인·익스텐션 영역(114)과, 고농도의 불순물이 깊게 도입된 딥·소스/드레인 영역(116)을 구비한 소스/드레인 확산층이 형성되어 있다. 익스텐션 영역(114)은 단(短)채널 효과를 억제하기 위하여 형성되고, 딥·소스/드레인 영역(116)은 소스/드레인 기생 저항을 저감하기 위하여 형성된다. 소스/드레인 확산층 위에는, 예를 들어 코발트 실리사이드나 니켈 실리사이드로 이루어지는 실리사이드막(118)이 형성되어 있다.
도 28은 CMOS(상보형 MOS) 트랜지스터를 구비한 종래의 반도체 장치의 제조 방법을 나타낸 플로차트이다. 도 28에 나타낸 바와 같이, 우선 STI(얕은 트렌치 분리)법 등을 이용하여 반도체 기판(102)에 소자 분리 영역을 형성하고, p형 소자 형성 영역 및 n형 소자 형성 영역을 획정한다(스텝 S41). 다음으로, p형 소자 형성 영역에 n형 불순물을 이온 주입하여 n웰을 형성하고, n형 소자 형성 영역에 p형 불순물을 이온 주입하여 p웰을 형성한다(스텝 S42). 다음으로, 형성해야 할 트랜지스터의 임계값 전압을 제어하기 위하여 불순물을 n웰 및 p웰에 이온 주입한다(스텝 S43). 다음으로, 반도체 기판 위의 전면(全面)에 산화막을 형성한다(스텝 S44). 다음으로, 산화막 위의 전면에 전극층을 형성한다(스텝 S45). 다음으로, 전극층 및 산화막을 패터닝하여 게이트 전극(106) 및 게이트 절연막(104)을 형성한다(스텝 S46).
다음으로, 게이트 전극(106)을 마스크로 하여 p형 소자 형성 영역에 p형 불순물을 얕게 이온 주입하여 익스텐션 영역(114)을 형성한다(스텝 S47). 계속하여, 게이트 전극(106)을 마스크로 하여 n형 소자 형성 영역에 n형 불순물을 얕게 이온 주입하여 익스텐션 영역(114)을 형성한다(상기 스텝 S47). 다음으로, 게이트 전극(106)의 양쪽 측벽에 측벽 절연막(112)을 형성한다(스텝 S48). 다음으로, 게이트 전극(106) 및 측벽 절연막(112)을 마스크로 하여 p형 소자 형성 영역에 p형 불순물을 깊게 이온 주입하여 딥·소스/드레인 영역(116)을 형성한다(스텝 S49). 계속하여, 게이트 전극(106) 및 측벽 절연막(112)을 마스크로 하여 n형 소자 형성 영역에 n형 불순물을 깊게 이온 주입하여 딥·소스/드레인 영역(116)을 형성한다(상기 스텝 S49). 이것에 의해, 익스텐션 영역(114)과 딥·소스/드레인 영역(116)을 구비 한 소스/드레인 확산층이 형성된다.
다음으로, 급속 램프 가열(스파이크 RTA) 장치를 이용하여 어닐링 처리(열처리)를 행하고, 주입한 불순물을 활성화한다(스텝 S50). 다음으로, 게이트 전극(106) 및 소스/드레인 확산층의 상층부에 실리사이드막(110, 118)을 각각 형성한다(스텝 S51). 다음으로, 소정의 배선 구조를 형성한다(스텝 S52). 이상의 공정을 거쳐, CMOS 트랜지스터를 구비한 종래의 반도체 장치가 제작된다.
저항 Rext, Rdp, Rco는 접합 깊이가 동일하면 불순물의 활성화율이 높을수록 낮아진다. 한편, 저항 Rov를 저감하기 위해서는 불순물의 횡방향(도 27 중 좌우 방향)의 농도 프로파일을 매우 급격하게 할 필요가 있다. 예를 들어, 익스텐션 영역(114)으로부터 채널 방향으로 3㎚ 이내에서 불순물 농도가 1×1019㎝-3 정도부터 1×1018㎝-3 정도까지 감소하는 농도 구배(勾配)가 필요해진다.
[제 1 실시예]
본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법에 대해서, 도 1 내지 도 16을 사용하여 설명한다. 우선, 본 실시예에 의한 반도체 장치의 제조 방법의 원리에 대해서 설명한다. 본 실시예는 급속 램프 가열 장치를 이용한 제 1 어닐링 처리와, 제 1 어닐링 처리 후에 LSA(레이저 스파이크 어닐링) 장치나 FLA(플래시 램프 어닐링) 장치 등을 이용하여 행해지고, 가열 시간이 100㎳ 이하인 제 2 어닐링 처리를 행하는 점에 제 1 특징을 갖고 있다. 또한, 본 실시예는 익스텐션 영역에서의 불순물의 확산을 제어하는 확산 제어 물질을 소스/드레인 확산층에 도 입하는 점에 제 2 특징을 갖고 있다. 그리고, 본 실시예는 이들 제 1 및 제 2 특징을 조합시킨 점에 특징을 갖고 있다.
우선, 본 실시예의 제 1 특징에 대해서 설명한다. 도 1은 어닐링 처리에서의 가열 온도 및 가열 시간과 도펀트(붕소)의 확산 길이의 관계를 나타낸 그래프이다. 그래프의 횡축은 가열 온도(℃)를 나타내고, 종축은 가열 시간(㎳)을 나타내고 있다. 곡선 a1, a2, a3 및 a4는 붕소의 확산 길이가 각각 1㎚, 3㎚, 5㎚ 및 10㎚로 될 때의 가열 온도와 가열 시간의 관계를 나타내고 있다. 도 1에 나타낸 바와 같이, 어닐링 처리에서의 가열 온도가 높아질수록, 또는 가열 시간이 길어질수록 불순물의 확산 길이가 길어진다는 것을 알 수 있다. 예를 들어, 확산 길이가 3㎚까지 허용되는 경우(곡선 a2), 불순물의 활성화율을 높이기 위하여 가열 온도 1300℃에서 가열한다면, 가열 시간을 약 1㎳ 이하로 억제할 필요가 있다.
도 2는 LSA 장치를 이용한 경우의 대표적인 시간-온도 프로파일을 나타낸 그래프이다(비특허문헌 1 및 2 참조). 그래프의 횡축은 시간(㎲)을 나타내고, 종축은 온도(℃)를 나타내고 있다. 도 3의 (a)는 FLA 장치를 이용한 경우의 대표적인 시간-온도 프로파일(곡선 b1)과, 급속 램프 가열 장치를 이용한 경우의 시간-온도 프로파일(곡선 b2)을 함께 나타낸 그래프이다(비특허문헌 3 참조). 그래프의 횡축은 시간(s)을 나타내고, 종축은 온도(℃)를 나타내고 있다. 도 3의 (b)는 FLA 장치를 이용한 경우의 시간-강도(强度) 프로파일을 나타낸 그래프이다. 그래프의 횡축은 시간(㎳)을 나타내고, 종축은 조사 강도(a.u.(임의 단위))를 나타내고 있다. 도 3의 (a)의 곡선 b2에 나타낸 바와 같이, 급속 램프 가열 장치를 이용한 어닐링 처리는 초 단위로 행해지는 것에 대해, 도 2, 도 3의 (a)의 곡선 b1 및 도 3의 (b)에 나타낸 바와 같이, LSA 장치나 FLA 장치를 이용한 어닐링 처리는 마이크로 초 단위 또는 밀리초 단위로 행해진다. 본 실시예에서는, 급속 램프 가열 장치를 이용한 어닐링 처리를 실시한 후에, LSA 장치나 FLA 장치를 이용하여 가열 시간이 100㎳ 이하인 어닐링 처리를 더 실시함으로써, 불순물의 확산을 억제하면서 활성화율을 더욱 높이도록 하고 있다. 이하, 본원 명세서 중에서는 가열 시간이 100㎳ 이하인 어닐링 처리를 「밀리초 어닐링 처리」라고 말한다. 본 실시예의 제 1 특징에 의해, 소스/드레인 기생 저항 중 주로 저항 Rext, Rdp, Rco를 저감할 수 있게 된다.
다음으로, 소스/드레인 확산층에 확산 제어 물질을 도입하는 본 실시예의 제 2 특징에 대해서 설명한다. 도 4는 익스텐션 구조의 MOSFET의 소스 측(또는 드레인측)의 부분 단면 구성을 모식적으로 나타내고 있다. 도 4에 나타낸 바와 같이, 반도체 기판(2) 위에는 폴리실리콘막(8)과, 예를 들어 코발트 실리사이드나 니켈 실리사이드로 이루어지는 실리사이드막(10)이, 이 순서대로 적층된 게이트 전극(6)이 게이트 절연막(4)을 통하여 형성되어 있다. 게이트 전극(6) 및 게이트 절연막(4)의 측벽에는 측벽 절연막(12)이 형성되어 있다. 반도체 기판(2) 중 게이트 전극(6) 바로 아래의 영역은 채널 영역(20)이다. 또한, 반도체 기판(2)에는 저농도의 불순물이 얕게 도입된 소스/드레인·익스텐션 영역(14)과, 고농도의 불순물이 깊게 도입된 딥·소스/드레인 영역(16)을 구비한 소스/드레인 확산층(22)이 형성되어 있다. 소스/드레인 확산층(22) 위에는 예를 들어 코발트 실리사이드나 니켈 실 리사이드로 이루어지는 실리사이드막(18)이 형성되어 있다.
MOSFET의 임계값 전압의 롤 오프(roll-off) 특성을 향상시키기 위해서는, 주어진 물리적인 게이트 길이 Lg1에 대하여, 야금학적(冶金學的)인 실효 게이트 길이 Lg2를 가능한 한 길게 확보하는 것이 바람직하다. 여기서, 실효 게이트 길이 Lg2를 일정하게 하면, 게이트 전극(6)과 익스텐션 영역(14) 선단 부분의 오버랩 길이 Lov를 짧게 할 수 있으면 물리적인 게이트 길이 Lg1을 짧게 할 수 있다. 그러나, 그 한편으로는 익스텐션 영역(14)과 게이트 전극(6)의 겹침 양은 충분하게 확보되지 않으면 안 된다.
강반전(强反轉) 상태의 반전층에서의 캐리어 밀도는 1019㎝-3 정도에 달하므로, 게이트 전극(6)의 에지 바로 아래에서의 익스텐션 영역(14), 즉, 익스텐션 영역(14)의 선단 부쪽이 전기 저항으로서 기능하여 전류 구동 능력이 열화될 우려가 있다. 전류 구동 능력의 열화를 억제하기 위해서는, 익스텐션 영역(14) 선단 부분의 불순물 농도를 적어도 5×1019㎝-3 이상으로 할 필요가 있다.
이와 같이, 불순물 농도를 제어한 익스텐션 영역(14)을 형성하기 위해서는, 익스텐션 영역(14)에서의 횡방향(도면 중 좌우 방향)의 농도 프로파일을 급격하게 할 것을 요한다. 즉, 선단 부분에서 5×1019㎝-3 이상의 불순물 농도를 확보하고, 상기 선단 부분으로부터 채널 영역(20)을 향하여 급격하게 불순물 농도가 감소하는 농도 프로파일을 형성하는 것이 바람직하다. 이상적으로는, 소위 박스 형상(상자형)의 익스텐션 영역(14)을 형성하는 것이 적합하다. 그러나, 불순물의 횡방향 농 도 프로파일은 일반적으로 확산 현상에 지배되어 있으므로, 급격한 농도 프로파일을 얻는 것은 종래 매우 곤란하다.
특허문헌 1에는 불순물의 확산을 제어하는 질소나 불소 등의 확산 제어 물질을 이용하여 익스텐션 영역(14)의 횡방향 농도 프로파일을 급격화하는 기술이 기재되어 있다. 이 기술은 급속 램프 가열 장치를 이용한 어닐링 처리에서의 불순물의 횡방향 확산을 확산 제어 물질에 의해 억제함으로써, 불순물의 횡방향 농도 프로파일을 급격하게 하는 수법이다. 본 실시예에서도 마찬가지로, 확산 제어 물질을 소스/드레인 확산층(22)에 도입함으로써, 익스텐션 영역(14)에서의 불순물의 확산을 제어하여 횡방향 농도 프로파일을 급격화하도록 하고 있다. 도 4에서는, 확산 제어 물질을 도입하여 불순물의 확산을 제어한 경우의 익스텐션 영역(14)과 채널 영역(20)의 경계를 실선으로 나타내고, 확산 제어 물질을 도입하지 않은 경우의 익스텐션 영역(14)과 채널 영역(20)의 경계를 파선으로 나타내고 있다. 불순물의 확산을 제어함으로써 오버랩 길이 Lov가 짧아지므로, 실효 게이트 길이 Lg2를 가능한 한 길게 확보하면서 물리적인 게이트 길이 Lg1을 짧게 할 수 있다. 본 실시예의 제 2 특징에 의해, 소스/드레인 기생 저항 중 주로 저항 Rov를 저감시킬 수 있다.
이상과 같이 제 1 및 제 2 특징을 조합시킨 본 실시예에 의하면, 저항 Rext, Rdp, Rco, Rov의 전부를 저감할 수 있으므로, 소스/드레인 기생 저항을 충분하게 저감할 수 있다. 따라서, 게이트 길이 Lg1의 짧은 미세 CMOS 트랜지스터라도 동작의 안정화 및 고성능화를 실현할 수 있다.
도 5는 본 실시예에 의한 반도체 장치의 제조 방법을 나타낸 플로차트이다. 도 6 내지 도 10은 본 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도이다. 도 5 및 도 6의 (a)에 나타낸 바와 같이, 우선 STI법 등을 이용하여 반도체 기판(2)에 소자 분리 영역(30)을 형성하고, p형 소자 형성 영역(3a) 및 n형 소자 형성 영역(3b)을 획정한다(도 5의 스텝 S1, 이하 동일). 다음으로, 예를 들어 n형 소자 형성 영역(3b)을 덮는 레지스트층(도시 생략)을 형성한다. 계속하여, 상기 레지스트층을 마스크로 하여 p형 소자 형성 영역에 n형 불순물을 이온 주입하여 n웰(32)을 형성한다(스텝 S2). 그 후, n형 소자 형성 영역(3b)을 덮는 레지스트층을 제거한다. 다음으로, p형 소자 형성 영역(3a)을 덮는 레지스트층(도시 생략)을 형성하고, 상기 레지스트층을 마스크로 하여 n형 소자 형성 영역(3b)에 p형 불순물을 이온 주입하여 p웰(34)을 형성한다(상기 스텝 S2). 그 후, p형 소자 형성 영역(3a)을 덮는 레지스트층을 제거한다. 다음으로, 형성해야 할 트랜지스터의 임계값 전압을 고정밀도로 제어하기 위한 불순물을 n웰(32) 및 p웰(34)에 각각 소정의 농도로 이온 주입한다(스텝 S3). 다음으로, 열산화법을 이용하여 반도체 기판(2) 위의 전면에 산화막을 형성한다(스텝 S4). 다음으로, 예를 들어 CVD법을 이용하여 폴리실리콘막을 성막하고, 산화막 위의 전면에 전극층을 형성한다(스텝 S5). 다음으로, 전극층 및 산화막을 패터닝하여 장래의 게이트 전극(6)의 요부(要部)로 되는 폴리실리콘막(8)(이하, 적절히, 게이트 전극(8)이라고 하는 경우도 있음)과, 게이트 절연막(4)을 p형 소자 형성 영역(3a) 및 n형 소자 형성 영역(3b)의 양쪽에 형성한다(스텝 S6).
다음으로, 도 6의 (b)에 나타낸 바와 같이, 예를 들어 n형 소자 형성 영역 (3b)을 덮는 레지스트층(40)을 형성한다. 계속하여, 예를 들어 이온 주입법을 이용하여 레지스트층(40) 및 게이트 전극(8)을 마스크로 하여 불소(F), 게르마늄(Ge) 등의 확산 제어 물질 및 붕소(B) 등의 p형 불순물을 p형 소자 형성 영역(3a)에 도입한다. 예를 들어, F의 주입 조건은 가속 에너지 2keV, 도스량 1.00×1015㎝-2이고, Ge의 주입 조건은 가속 에너지 2keV, 도스량 1.00×1015㎝-2이다. 또한, B의 주입 조건은 가속 에너지 0.1keV 내지 1keV, 도스량 1.00×1014㎝-2 내지 1.00×1016㎝-2이고, 예를 들어 가속 에너지 0.3keV, 도스량 1.50×1015㎝-2이다. 이것에 의해, p형 소자 형성 영역(3a)의 익스텐션 영역으로 되어야 할 영역(익스텐션 형성 영역)(14a)이 형성된다(스텝 S7).
다음으로, 도 7의 (a)에 나타낸 바와 같이, 예를 들어 이온 주입법을 이용하여 레지스트층(40) 및 게이트 전극(8)을 마스크로 하여 확산 제어 물질을 p형 소자 형성 영역(3a)에 도입한다(스텝 S8). 확산 제어 물질로서는, 질소(N), Ge, F, 탄소(C) 중 어느 하나 또는 그 조합이 사용된다. 확산 제어 물질의 주입 조건은 예를 들어 가속 에너지 0.5keV 내지 20keV, 도스량 1.00×1014㎝-2 내지 1.00×1016㎝-2이다. 그 후, n형 소자 형성 영역(3b)을 덮는 레지스트층(40)을 제거한다.
다음으로, 도 7의 (b)에 나타낸 바와 같이, p형 소자 형성 영역(3a)을 덮는 레지스트층(42)을 형성한다. 계속하여, 예를 들어 이온 주입법을 이용하여 레지스트층(42) 및 게이트 전극(8)을 마스크로 하여 비소(As) 등의 n형 불순물을 n형 소 자 형성 영역(3b)에 도입한다. 또한, As의 주입 조건은 가속 에너지 0.1keV 내지 5keV, 도스량 1.00×1014㎝-2 내지 1.00×1016㎝-2이고, 예를 들어 가속 에너지 1.0keV, 도스량 1.50×1015㎝-2이다. 이것에 의해, n형 소자 형성 영역(3b)의 익스텐션 영역으로 되어야 할 영역(익스텐션 형성 영역)(14a)이 형성된다(스텝 S7').
다음으로, 도 8의 (a)에 나타낸 바와 같이, 예를 들어 이온 주입법을 이용하여 레지스트층(42) 및 게이트 전극(8)을 마스크로 하여 확산 제어 물질을 n형 소자 형성 영역(3b)에 도입한다(스텝 S8'). 확산 제어 물질로서는, N, Ge, F, C 중 어느 하나 또는 그 조합이 사용된다. 확산 제어 물질의 주입 조건은 예를 들어 가속 에너지 0.5keV 내지 20keV, 도스량 1.00×1014㎝-2 내지 1.00×1016㎝-2이다. 전형적인 주입 조건은 가속 에너지 7keV의 F이며 도스량 5.00×1014㎝-2이다. 그 후, p형 소자 형성 영역(3a)을 덮는 레지스트층(42)을 제거한다.
또한, 본 실시예에서는, p형 소자 형성 영역(3a) 및 n형 소자 형성 영역(3b)의 각각에 대하여, 소정 도전형의 불순물을 주입한 후에 확산 제어 물질을 주입하고 있지만, 소정 도전형의 불순물을 주입하기 전에 확산 제어 물질을 주입할 수도 있다. 또한, 본 실시예에서는, p형 소자 형성 영역(3a) 및 n형 소자 형성 영역(3b)에 대하여, 각각 다른 공정(스텝 S8, S8')으로 확산 제어 물질을 주입하고 있지만, 레지스트층(40)을 형성하기 전에 p형 소자 형성 영역(3a) 및 n형 소자 형성 영역(3b)의 전면에 확산 제어 물질을 주입할 수도 있다.
다음으로, 기판 전면에 실리콘 산화막(도시 생략)을 성막한다. 계속하여, 전면을 이방성 에칭함으로써, 게이트 전극(8) 및 게이트 절연막(4)의 양쪽 측벽 이외의 영역의 실리콘 산화막을 제거한다. 이것에 의해, 도 8의 (b)에 나타낸 바와 같이, 게이트 전극(8) 및 게이트 절연막(4)의 양쪽 측벽에 측벽 절연막(12)이 형성된다(스텝 S9).
다음으로, 도 9의 (a)에 나타낸 바와 같이, 예를 들어 n형 소자 형성 영역(3b)을 덮는 레지스트층(44)을 형성한다. 계속하여, 예를 들어 이온 주입법을 이용하여 레지스트층(44), 게이트 전극(8) 및 측벽 절연막(12)을 마스크로 하여 B 또는 In 및 그 조합의 p형 불순물을 p형 소자 형성 영역(3a)에 도입한다. 이들의 p형 불순물은 p형 소자 형성 영역(3a)의 익스텐션 형성 영역(14a)에 주입된 p형 불순물보다도 높은 가속 에너지 및 높은 도스량으로 이온 주입된다. 이것에 의해, p형 불순물이 깊게 도입된 딥·소스/드레인 형성 영역(16a)이 형성된다(스텝 S10). 그 후, n형 소자 형성 영역(3b)을 덮는 레지스트층(44)을 제거한다.
다음으로, 도 9의 (b)에 나타낸 바와 같이, p형 소자 형성 영역(3a)을 덮는 레지스트층(46)을 형성한다. 계속하여, 예를 들어 이온 주입법을 이용하여 레지스트층(46), 게이트 전극(8) 및 측벽 절연막(12)을 마스크로 하여 As 또는 인(P) 및 그 조합의 n형 불순물을 n형 소자 형성 영역(3b)에 도입한다. 이들의 n형 불순물은 n형 소자 형성 영역(3b)의 익스텐션 형성 영역(14a)에 주입된 n형 불순물보다도 높은 가속 에너지 및 높은 도스량으로 이온 주입된다. 이것에 의해, n형 불순물이 깊게 도입된 딥·소스/드레인 형성 영역(16a)이 형성된다(상기 스텝 S10). 그 후, p형 소자 형성 영역(3a)을 덮는 레지스트층(46)을 제거한다. 이들의 공정에 의해, 익스텐션 형성 영역(14a)과 딥·소스/드레인 형성 영역(16a)이 p형 소자 형성 영역(3a) 및 n형 소자 형성 영역(3b)의 양쪽에 각각 형성된다.
다음으로, 도 10의 (a)에 나타낸 바와 같이, 급속 램프 가열 장치를 이용하여 어닐링 처리를 실시하고, 주입한 불순물을 확산시키는 동시에 활성화한다(스텝 S11). 이 어닐링 처리는 예를 들어 가열 온도(도달 온도) 900℃ 이상 1100℃ 이하, 가열 시간 0.1s 이상 10s 이하에서 행해진다.
다음으로, 도 10의 (b)에 나타낸 바와 같이, LSA 장치나 FLA 장치를 이용하여 밀리초 어닐링 처리를 실시하고, 불순물을 더욱 활성화한다(스텝 S12). 밀리초 어닐링 처리는 가열 온도 1100℃ 이상 1400℃ 이하, 가열 시간 0.01㎳ 이상 100㎳ 이하에서 행해진다. 특히, 가열 시간은 0.1㎳ 이상 10㎳ 이하로 하는 것이 바람직하다. 본 예에서는, 가열 온도 1350℃, 가열 시간 0.2㎳로 했다. 밀리초 어닐링 처리에 의해 불순물을 거의 확산시키지 않고, 급속 램프 가열법에서는 얻을 수 없었던 높은 활성화율로 불순물을 활성화할 수 있다. 이것에 의해, p형 소자 형성 영역(3a) 및 n형 소자 형성 영역(3b) 각각의 익스텐션 형성 영역(14a)과 딥·소스/드레인 형성 영역(16a)이 활성화된 익스텐션 영역(14)과 딥·소스/드레인 영역(16)을 구비한 소스/드레인 확산층(22)이 형성되는 동시에, 익스텐션 영역(14) 선단부로부터 채널 영역(20)을 향하여 급격한 불순물 농도 프로파일을 얻을 수 있다.
다음으로, 기판 전면에 코발트나 니켈 등의 금속막을 성막한다. 이어서, 반도체 기판(2)을 가열하여 금속막과 실리콘막 및 실리콘 기판을 서로 접촉하는 영역 에서 반응시킨다. 계속하여, 미반응 부분의 금속막을 제거한다. 이것에 의해, 도 4 에 나타낸 바와 같이, 게이트 전극(6) 및 소스/드레인 확산층(22)의 상층부에 각각 실리사이드막(10, 18)이 형성되고, 폴리실리콘막(8) 및 실리사이드막(10)이 이 순서대로 적층된 게이트 전극(6)이 형성된다(스텝 S13). 그 후, 절연막 및 도전막 을 이용하여 소정의 배선 구조를 형성한다(스텝 S14). 이상의 공정을 거쳐, CMOS 트랜지스터를 구비한 반도체 장치가 제작된다.
도 11의 (a)는 nMOS 트랜지스터의 익스텐션 영역(14)의 시트 저항 Rs(Ω/sq.)를 나타낸 그래프이고, 도 11의 (b)는 pMOS 트랜지스터의 익스텐션 영역(14)의 시트 저항 Rs(Ω/sq.)를 나타낸 그래프이다. 도 11의 (a), (b)의 (1) 및(3)은 급속 램프 가열만으로 불순물을 활성화한 종래의 MOS 트랜지스터의 익스텐션 영역(14)의 시트 저항 Rs를 나타내고 있다. 도 11의 (a), (b)의 (2)는 본 실시예의 제 1 특징으로서 설명한 바와 같이, 급속 램프 가열 및 밀리초 어닐링 처리에 의해 불순물을 활성화한 MOS 트랜지스터의 익스텐션 영역(14)의 시트 저항 Rs를 나타내고 있다. 단, 도 11의 (a), (b)의 (1), (2) 및 (3)의 MOS 트랜지스터에는 확산 제어 물질은 도입되어 있지 않다. 또한, 도 11의 (a), (b)의 (1) 및 (2)는 도스량 1.0×1015㎝-2로 불순물을 주입한 익스텐션 영역(14)의 시트 저항 Rs를 나타내고, (3)은 그들의 1.5배의 도스량 1.5×1015㎝-2로 불순물을 주입한 익스텐션 영역(14)의 시트 저항 Rs를 나타내고 있다.
도 11의 (a), (b)에 나타낸 바와 같이, 급속 램프 가열 및 밀리초 어닐링 처 리에 의해 불순물을 활성화한 MOS 트랜지스터의 시트 저항 Rs(도 11의 (a), (b)의 (2))는 도스량이 동일하면, 급속 램프 가열만으로 불순물을 활성화한 MOS 트랜지스터의 시트 저항 Rs(도 11의 (a), (b)의 (1))보다도 낮아진다. 또한, 급속 램프 가열 및 밀리초 어닐링 처리에 의해 불순물을 활성화한 MOS 트랜지스터의 시트 저항 Rs는 1.5배의 도스량으로 주입된 불순물을 급속 램프 가열만으로 활성화한 MOS 트랜지스터의 시트 저항 Rs(도 11의 (a), (b)의 (3))와 거의 동일하다. 이것은 밀리초 어닐링 처리를 실시한 쪽이 불순물의 활성화율을 높일 수 있으므로, 시트 저항 Rs가 동일하면 접합 깊이 Xj(도 4 참조)를 얕게 할 수 있다는 것을 의미하고 있다.
도 12는 MOS 트랜지스터의 접합 깊이 Xj와 시트 저항 Rs의 관계를 모식적으로 나타낸 그래프이다. 횡축은 접합 깊이 Xj를 나타내고, 종축은 시트 저항 Rs를 나타내고 있다. 곡선 b는 도스량 1.5×1015㎝-2로 주입된 불순물을 급속 램프 가열만으로 활성화한 경우의 접합 깊이 Xj와 시트 저항 Rs의 관계를 나타내고 있다. 도 12의 곡선 b에 나타낸 바와 같이, 급속 램프 가열만으로 불순물을 활성화한 경우, 접합 깊이 Xj가 얕아지면 시트 저항 Rs는 커진다. 이것에 대하여, 본 실시예에서는, 밀리초 어닐링 처리를 실시함으로써 동일한 시트 저항 Rs로 접합 깊이 Xj1보다 얕은 접합 깊이 Xj2를 얻을 수 있다.
도 13은 MOS 트랜지스터의 기판 표면으로부터의 깊이와 불순물 농도의 관계를 모식적으로 나타낸 그래프이다. 횡축은 기판 표면으로부터의 깊이를 나타내고, 종축은 불순물 농도를 나타내고 있다. 곡선 c1은 도스량 1.0×1015㎝-2로 불순물을 주입한 경우의 기판 표면으로부터의 깊이와 불순물 농도의 관계를 나타내고, 곡선 c2는 도스량 1.5×1015㎝-2로 불순물을 주입한 경우의 기판 표면으로부터의 깊이와 불순물 농도의 관계를 나타내고 있다. 직선 d1은 밀리초 어닐링 처리에 의한 불순물 활성화의 상한을 나타내고 있다. 직선 d2는 밀리초 어닐링 처리보다 가열 온도가 일반적으로 낮은 급속 램프 가열법에 의한 불순물 활성화의 상한을 나타내고 있다. 밀리초 어닐링 처리를 실시함으로써 활성화의 상한이 높아지므로, 도 13에 나타낸 바와 같이, 동일한 도스량의 경우(접합 깊이 Xj도 동일)에는 밀리초 어닐링 처리를 실시한 쪽이 저항 Rext를 저감할 수 있다. 또한, 동일한 저항 Rext에서는 밀리초 어닐링 처리를 실시한 쪽이 접합 깊이 Xj를 얕게 할 수 있다.
도 14는 MOS 트랜지스터의 게이트 길이 Lg와 임계값 전압 Vth의 관계를 나타낸 그래프이다. 횡축은 게이트 길이 Lg(㎚)를 나타내고, 종축은 임계값 전압 Vth(V)을 나타내고 있다. 도면 중 ●표시는 도스량 1.0×1015㎝-2로 주입된 불순물을 급속 램프 가열 및 밀리초 어닐링 처리에 의해 활성화한 pMOS 트랜지스터(도 11의 (b)의 (2))의 게이트 길이 Lg와 임계값 전압 Vth의 관계를 나타내고, ○표시는 도스량 1.5×1015㎝-2로 주입된 불순물을 급속 램프 가열만으로 활성화한 pMOS 트랜지스터(도 11의 (b)의 (3))의 게이트 길이 Lg와 임계값 전압 Vth의 관계를 나타내고 있다. ■표시는 도스량 1.0×1015㎝-2로 주입된 불순물을 급속 램프 가열 및 밀리초 어닐링 처리에 의해 활성화한 nMOS 트랜지스터(도 11의 (a)의 (2))의 게이트 길이 Lg와 임계값 전압 Vth의 관계를 나타내고, ■표시는 도스량 1.5×1015㎝-2로 주입된 불순물을 급속 램프 가열만으로 활성화한 nMOS 트랜지스터(도 11의 (a)의 (3))의 게이트 길이 Lg와 임계값 전압 Vth의 관계를 나타내고 있다. 도 14에 나타낸 바와 같이, 거의 동일한 시트 저항 Rs를 갖는 MOS 트랜지스터들을 비교하면, 밀리초 어닐링 처리를 실시한 쪽이 단(短)채널 효과를 억제할 수 있다는 것을 알 수 있다. 이것은 상기한 바와 같이, 시트 저항 Rs가 동일하면 밀리초 어닐링 처리를 실시함으로써 불순물의 도스량을 적게 할 수 있어 접합 깊이 Xj가 얕아지기 때문이고, 또한 게이트 전극(6) 하부에서의 익스텐션 영역(14)의 오버랩 길이 Lov도 작아지기 때문이다.
도 15의 (a)는 pMOS 트랜지스터의 온(on) 전류-오프(off) 전류 특성을 나타낸 그래프이고, 도 15의 (b)는 nMOS 트랜지스터의 온 전류-오프 전류 특성을 나타낸 그래프이다. 각 도면의 횡축은 온 전류 Ion(㎃/㎛)을 나타내고, 종축은 오프 전류 Ioff(A/㎛)을 대수(對數)로 나타내고 있다. 도 15의 (a) 중 ●표시는 도스량 1.0×1015㎝-2로 주입된 불순물을 급속 램프 가열 및 밀리초 어닐링 처리에 의해 활성화한 pMOS 트랜지스터(도 11의 (b)의 (2))의 온 전류-오프 전류 특성을 나타내고 있다. 도 15의 (a) 중 ○표시는 도스량 1.5×1015㎝-2로 주입된 불순물을 급속 램프 가열만으로 활성화한 pMOS 트랜지스터(도 11의 (b)의 (3))의 온 전류-오프 전류 특성을 나타내고 있다. 또한, 도 15의 (b) 중 ●표시는 도스량 1.0×1015㎝-2로 주입 된 불순물을 급속 램프 가열 및 밀리초 어닐링 처리에 의해 활성화한 nMOS 트랜지스터(도 11의 (a)의 (2))의 온 전류-오프 전류 특성을 나타내고 있다. 도 15의 (b) 중 ○표시는 도스량 1.5×1015㎝-2로 주입된 불순물을 급속 램프 가열만으로 활성화한 nMOS 트랜지스터(도 11의 (a)의 (3))의 온 전류-오프 전류 특성을 나타내고 있다. 여기서, pMOS 트랜지스터의 드레인 전압 Vd를 -1.0V로 하고, nMOS 트랜지스터의 드레인 전압 Vd를 1.0V로 했다. 도 15의 (a), (b)에 나타낸 바와 같이, pMOS 트랜지스터에서는 밀리초 어닐링 처리를 실시하는 것에 의한 온 전류-오프 전류 특성의 향상이 약 3%이었던 것에 대해, nMOS 트랜지스터에서는 밀리초 어닐링 처리를 실시함으로써 온 전류-오프 전류 특성이 약 14% 향상했다.
도 16의 (a)는 pMOS 트랜지스터의 소스/드레인 기생 저항 Rsd(Ω·㎛)을 나타낸 그래프이다. 도 16의 (a)의 (1)은 도스량 1.5×1015㎝-2로 주입된 불순물을 급속 램프 가열만으로 활성화한 pMOS 트랜지스터(도 11의 (b)의 (3))의 기생 저항 Rsd를 나타내고 있다. 도 16의 (a)의 (2)는 도스량 1.0×1015㎝-2로 주입된 불순물을 급속 램프 가열 및 밀리초 어닐링 처리에 의해 활성화한 pMOS 트랜지스터(도 11의 (b)의 (2))의 기생 저항 Rsd를 나타내고 있다. 또한, 도 16의 (b)는 nMOS 트랜지스터의 소스/드레인 기생 저항 Rsd(Ω·㎛)를 나타낸 그래프이다. 도 16의 (b)의 (1)은 도스량 1.5×1015㎝-2로 주입된 불순물을 급속 램프 가열만으로 활성화한 nMOS 트랜지스터(도 11의 (a)의 (3))의 기생 저항 Rsd를 나타내고 있다. 도 16의 (b)의 (2)는 도스량 1.0×1015㎝-2로 주입된 불순물을 급속 램프 가열 및 밀리초 어닐링 처리에 의해 활성화한 nMOS 트랜지스터(도 11의 (a)의 (2))의 기생 저항 Rsd를 나타내고 있다. 도 16의 (a), (b)에 나타낸 바와 같이, 밀리초 어닐링 처리를 실시함으로써 nMOS 트랜지스터의 소스/드레인 기생 저항 Rsd는 저감되었지만, pMOS 트랜지스터의 소스/드레인 기생 저항 Rsd는 거의 변화되지 않았다. 이 결과, 도 15의 (a)에 나타낸 바와 같이, pMOS 트랜지스터에서는 밀리초 어닐링 처리를 실시해도 온 전류-오프 전류 특성이 그다지 향상되지 않았다고 여겨진다.
밀리초 어닐링 처리를 실시해도 pMOS 트랜지스터의 소스/드레인 기생 저항 Rsd가 거의 변화되지 않은 것은 밀리초 어닐링 처리 후의 As의 농도 프로파일이 비교적 급격한 것에 대해, B의 농도 프로파일은 그다지 급격하지 않은 것에 의한다고 고려된다. 즉, B의 농도 프로파일이 급격하지 않으므로, 오버랩 길이 Lov가 짧아지면, pMOS 트랜지스터의 익스텐션 영역(14) 선단 부분에서 저항 Rov의 저감을 위하여 필요한 불순물 농도를 하회(下回)하여 버리기 때문이다.
그러나, 본 실시예의 제 2 특징으로서 이미 설명한 바와 같이, 소스/드레인 확산층(22)에 확산 제어 물질을 도입하면 불순물의 농도 프로파일을 급격하게 할 수 있다. 따라서, pMOS 트랜지스터에 확산 제어 물질을 도입함으로써, 단채널 효과의 억제 및 온 전류-오프 전류 특성의 향상이 가능해진다. 또한, nMOS 트랜지스터에 확산 제어 물질을 도입하면 단채널 효과가 더욱 억제되고, 온 전류-오프 전류 특성이 더욱 향상한다.
또한, 본 실시예에서는 불순물을 거의 확산시키지 않고 활성화율을 높이는 밀리초 어닐링 처리뿐만 아니라, 불순물을 확산시키기 쉬운 급속 램프 가열법에 의한 어닐링 처리를 밀리초 어닐링 처리 전에 행하고 있다. 급속 램프 가열법에 의한 어닐링 처리를 행하는 이점으로서, 불순물이 게이트 전극(6) 중에 확산하는 것과, 딥·소스/드레인 영역(16)의 형성이 용이한 것을 들 수 있다. 즉, 본 실시예에서는, 우선 급속 램프 가열법에 의한 어닐링 처리에 의해 게이트 전극(6)의 공핍화(空乏化)의 억제와, 실리사이드막(18) 계면(界面)의 콘택트 저항 Rco의 저감과, 접합 누설 전류의 저감에 유리한 불순물 농도 프로파일을 형성한다. 또한, 그 후, 밀리초 어닐링 처리를 행함으로써 불순물 농도 프로파일을 유지하면서 급속 램프 가열법에 의한 어닐링 처리에서는 불가능할 정도로 높은 활성화율로 불순물을 활성화할 수 있게 된다.
[제 2 실시예]
다음으로, 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 17 내지 도 24를 사용하여 설명한다. 우선, 본 실시예에 의한 반도체 장치의 제조 방법의 원리에 대해서 설명한다. 도 17은 불순물(붕소)의 농도 프로파일을 나타낸 그래프이다. 횡축은 기판 표면으로부터의 깊이(㎚)를 나타내고, 종축은 불순물 농도(㎝-3)를 대수로 나타내고 있다. 곡선 e1은 붕소를 주입한 직후의 농도 프로파일을 나타내고, 곡선 e2는 급속 램프 가열법에 의한 어닐링 처리를 실시한 후의 농도 프로파일을 나타내고 있다. 곡선 e3은 가열 온도 1350℃에서 밀리초 어 닐링 처리를 실시한 후의 농도 프로파일을 나타내고, 곡선 e4는 가열 온도 1350℃에서 밀리초 어닐링 처리를 실시한 후에, 또한 급속 램프 가열법에 의한 어닐링 처리를 실시한 후의 농도 프로파일을 나타내고 있다. 도 17에 나타낸 바와 같이, 밀리초 어닐링 처리를 실시함으로써 1×1021㎝-3 정도의 고농도 영역이 확산하는 것을 알 수 있다(곡선 e3). 또한, 그 후 급속 램프 가열법에 의한 어닐링 처리를 실시함으로써, 상자형에 가까운 매우 급격한 불순물 농도 프로파일이 얻어진다는 것을 알 수 있다(곡선 e4).
본 실시예에서는, 불순물(예를 들어 붕소)을 주입한 후에 밀리초 어닐링 처리를 실시하고, 또한 그 후에 급속 램프 가열법에 의한 어닐링 처리를 실시한다. 이것에 의해, 익스텐션 영역(14) 선단부로부터 채널 방향을 향하는 급격한 불순물 농도 프로파일을 얻을 수 있고, 저항 Rext, Rov를 저감할 수 있다. 또한, 그 후에 다시 밀리초 어닐링 처리를 실시함으로써 불순물의 활성화율을 높일 수 있다. 따라서, 본 실시예에 의하면, 급격한 불순물 농도 프로파일 및 불순물의 높은 활성화율이 얻어지므로, 소스/드레인 기생 저항을 충분하게 저감할 수 있고, CMOS 트랜지스터 동작의 안정화 및 고성능화를 실현할 수 있다.
도 18은 본 실시예에 의한 반도체 장치의 제조 방법을 나타낸 플로차트이다. 도 19 내지 도 23은 본 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도이다. 도 18 및 도 19의 (a)에 나타낸 바와 같이, 우선 STI법 등을 이용하여 반도체 기판(2)에 소자 분리 영역(30)을 형성하고, p형 소자 형성 영역(3a) 및 n형 소자 형성 영역(3b)을 획정한다 (도 18의 스텝 S21, 이하 동일). 다음으로, 예를 들어 n형 소자 형성 영역(3b)을 덮는 레지스트층(도시 생략)을 형성한다. 계속하여, 상기 레지스트층을 마스크로 하여 p형 소자 형성 영역(3a)에 n형 불순물을 이온 주입하여 n웰(32)을 형성한다(스텝 S22). 그 후, n형 소자 형성 영역을 덮는 레지스트층을 제거한다. 다음으로, p형 소자 형성 영역(3a)을 덮는 레지스트층(도시 생략)을 형성하고, 상기 레지스트층을 마스크로 하여 n형 소자 형성 영역(3b)에 p형 불순물을 이온 주입하여 p웰(34)을 형성한다(상기 스텝 S22). 그 후, p형 소자 형성 영역을 덮는 레지스트층을 제거한다. 다음으로, 형성해야 할 트랜지스터의 임계값 전압을 고정밀도로 제어하기 위한 불순물을 n웰(32) 및 p웰(34)에 각각 소정의 농도로 이온 주입한다(스텝 S23). 다음으로, 열산화법을 이용하여 반도체 기판(2) 위의 전면에 산화막을 형성한다(스텝 S24). 다음으로, 예를 들어 CVD법을 이용하여 폴리실리콘막을 성막하고, 산화막 위의 전면에 전극층을 형성한다(스텝 S25). 다음으로, 전극층 및 산화막을 패터닝하여 장래의 게이트 전극(6)의 요부로 되는 폴리실리콘막(8)(이하, 적절히, 게이트 전극(8)이라고 하는 경우도 있음)과, 게이트 절연막(4)을 p형 소자 형성 영역(3a) 및 n형 소자 형성 영역(3b)의 양쪽에 형성한다(스텝 S26).
다음으로, 도 19의 (b)에 나타낸 바와 같이, 예를 들어 n형 소자 형성 영역(3b)을 덮는 레지스트층(40)을 형성한다. 계속하여, 예를 들어 이온 주입법을 이용하여 레지스트층(40) 및 게이트 전극(8)을 마스크로 하여 F, Ge 등의 확산 제어 물질 및 B 등의 p형 불순물을 p형 소자 형성 영역에 도입한다. 예를 들어, F의 주 입 조건은 가속 에너지 2keV, 도스량 1.00×1015㎝-2이고, Ge의 주입 조건은 가속 에너지 2keV, 도스량 1.00×1015㎝-2이다. 또한, B의 주입 조건은 가속 에너지 0.1keV 내지 1keV, 도스량 1.00×1014㎝-2 내지 1.00×1016㎝-2이고, 예를 들어 가속 에너지 0.3keV, 도스량 1.50×1015㎝-2이다. 이것에 의해, p형 소자 형성 영역(3a)의 익스텐션 형성 영역(14a)이 형성된다(스텝 S27). 여기서, 본 실시예에서도, 제 1 실시예와 마찬가지로 확산 제어 물질을 도입할 수도 있다. 확산 제어 물질은 예를 들어 이온 주입법에 의해 레지스트층(40) 및 게이트 전극(8)을 마스크로 하여 p형 소자 형성 영역(3a)에 도입된다. 확산 제어 물질로서는, N, Ge, F, C 중 어느 하나 또는 그 조합이 사용된다. 확산 제어 물질의 주입 조건은 예를 들어 가속 에너지 0.5keV 내지 20keV, 도스량 1.00×1014㎝-2 내지 1.00×1016㎝-2이다. 그 후, n형 소자 형성 영역(3b)을 덮는 레지스트층(40)을 제거한다.
다음으로, 도 20의 (a)에 나타낸 바와 같이, p형 소자 형성 영역(3a)을 덮는 레지스트층(42)을 형성한다. 계속하여, 예를 들어 이온 주입법을 이용하여 레지스트층(40) 및 게이트 전극(8)을 마스크로 하여 As 등의 n형 불순물을 n형 소자 형성 영역(3b)에 도입한다. 또한, As의 주입 조건은 가속 에너지 0.1keV 내지 5keV, 도스량 1.00×1014㎝-2 내지 1.00×1016㎝-2이고, 예를 들어 가속 에너지 1.0keV, 도스량 1.50×1015㎝-2이다. 이것에 의해, n형 소자 형성 영역(3b)의 익스텐션 형성 영 역(14a)이 형성된다(상기 스텝 S27). 여기서, 상기와 마찬가지로 확산 제어 물질을 도입할 수도 있다. 확산 제어 물질은 예를 들어 이온 주입법에 의해 레지스트층(42) 및 게이트 전극(8)을 마스크로 하여 n형 소자 형성 영역(3b)에 도입된다. 확산 제어 물질로서는, N, Ge, F, C 중 어느 하나 또는 그 조합이 사용된다. 확산 제어 물질의 주입 조건은 예를 들어 가속 에너지 0.5keV 내지 20keV, 도스량 1.00×1014㎝-2 내지 1.00×1016㎝-2이다. 전형적인 주입 조건은 가속 에너지 7keV의 F이며 도스량 5.00×1014㎝-2이다. 그 후, p형 소자 형성 영역(3a)을 덮는 레지스트층(42)을 제거한다.
다음으로, 도 20의 (b)에 나타낸 바와 같이, 레이저 어닐링 장치, LSA 장치 또는 FLA 장치 등을 이용하여 밀리초 어닐링 처리를 실시하고, 익스텐션 형성 영역(14a)에 도입한 불순물을 활성화하여 익스텐션 영역(14)을 형성한다(스텝 S28). 밀리초 어닐링 처리는 가열 온도 1100℃ 이상 1400℃ 이하, 가열 시간 0.01㎳ 이상 100㎳ 이하에서 행해진다. 특히, 가열 시간은 0.1㎳ 이상 10㎳ 이하로 하는 것이 바람직하다. 본 예에서는, 가열 온도 1350℃, 가열 시간 0.2㎳로 했다. 이 밀리초 어닐링 처리에 의해, 불순물의 고농도 영역이 약간 확산하는 동시에 불순물의 주입에 의해 생긴 결정(結晶) 결함의 대부분이 소실된다.
다음으로, 기판 전면에 실리콘 산화막을 성막한다. 계속하여, 전면을 이방성 에칭함으로써, 게이트 전극(8) 및 게이트 절연막(4)의 양쪽 측벽 이외의 영역의 실리콘 산화막을 제거한다. 이것에 의해, 도 21의 (a)에 나타낸 바와 같이, 게이 트 전극(8) 및 게이트 절연막(4)의 양쪽 측벽에 측벽 절연막(12)이 형성된다(스텝 S29).
다음으로, 도 21의 (b)에 나타낸 바와 같이, 예를 들어 n형 소자 형성 영역(3b)을 덮는 레지스트층(44)을 형성한다. 계속하여, 예를 들어 이온 주입법을 이용하여 레지스트층(44), 게이트 전극(8) 및 측벽 절연막(12)을 마스크로 하여 B 또는 In 및 그 조합의 p형 불순물을 p형 소자 형성 영역(3a)에 도입한다. 이들의 p형 불순물은 익스텐션 영역(14)에 주입된 p형 불순물보다도 높은 가속 에너지 및 높은 도스량으로 이온 주입된다. 이것에 의해, p형 불순물이 깊게 도입된 딥·소스/드레인 형성 영역(16a)이 형성된다(스텝 S30). 그 후, n형 소자 형성 영역(3b)을 덮는 레지스트층(44)을 제거한다.
다음으로, 도 22의 (a)에 나타낸 바와 같이, p형 소자 형성 영역(3a)을 덮는 레지스트층(46)을 형성한다. 계속하여, 예를 들어 이온 주입법을 이용하여 레지스트층(46), 게이트 전극(8) 및 측벽 절연막(12)을 마스크로 하여 As 또는 P 및 그 조합의 n형 불순물을 n형 소자 형성 영역(3b)에 도입한다. 이들의 n형 불순물은 익스텐션 영역(14)에 주입된 n형 불순물보다도 높은 가속 에너지 및 높은 도스량으로 이온 주입된다. 이것에 의해, n형 불순물이 깊게 도입된 딥·소스/드레인 형성 영역(16a)이 형성된다(상기 스텝 S30). 그 후, p형 소자 형성 영역(3a)을 덮는 레지스트층(46)을 제거한다.
다음으로, 도 22의 (b)에 나타낸 바와 같이, 급속 램프 가열 장치를 이용하여 어닐링 처리를 실시하고, 주입한 불순물을 확산시키는 동시에 활성화한다(스텝 S31). 이 어닐링 처리는 예를 들어 가열 온도 900℃ 이상 1100℃ 이하, 가열 시간 0.1s 이상 10s 이하에서 행해진다. 스텝 S28의 밀리초 어닐링 처리에 의해 결정 결함의 대부분이 소실되어 있으므로, 이 어닐링 처리에 의한 불순물의 이상 확산은 생기기 어렵다. 따라서, 상자형에 가까운 불순물 농도 프로파일을 얻을 수 있다.이들의 공정에 의해, 익스텐션 영역(14)과 딥·소스/드레인 영역(16)을 구비한 소스/드레인 확산층(22)이 p형 소자 형성 영역(3a) 및 n형 소자 형성 영역(3b)의 양쪽에 형성된다.
여기서, 도 23에 나타낸 바와 같이, LSA 장치나 FLA 장치 등을 이용한 밀리초 어닐링 처리를 다시 실시할 수도 있다(스텝 S32). 스텝 S31의 급속 램프 가열 처리 후에 밀리초 어닐링 처리를 실시함으로써, 상자형에 가까운 불순물 농도 프로파일을 유지하면서 불순물의 활성화율을 더욱 향상시킬 수 있다. 밀리초 어닐링 처리는 가열 온도 1100℃ 이상 1400℃ 이하, 가열 시간 0.01㎳ 이상 100㎳ 이하에서 행해진다. 특히, 가열 시간은 0.1㎳ 이상 10㎳ 이하로 하는 것이 바람직하다. 본 예에서는, 가열 온도 1350℃, 가열 시간 0.2㎳로 했다.
다음으로, 기판 전면에 코발트나 니켈 등의 금속막을 성막한다. 이어서, 반도체 기판(2)을 가열하여 금속막과 실리콘막 및 실리콘 기판을 서로 접촉하는 영역에서 반응시킨다. 계속하여, 미반응 부분의 금속막을 제거한다. 이것에 의해, 게이트 전극(6) 및 소스/드레인 확산층(22)의 상층부에 각각 실리사이드막(10, 18)이 형성되고, 폴리실리콘막(8) 및 실리사이드막(10)이 이 순서대로 적층된 게이트 전극(6)이 형성된다(스텝 S33). 그 후, 절연막 및 도전막을 이용하여 소정의 배선 구조를 형성한다(스텝 S34). 이상의 공정을 거쳐, CMOS 트랜지스터를 구비한 반도체 장치가 제작된다.
본 실시예에 의한 반도체 장치의 제조 방법과, 스텝 S28의 밀리초 어닐링 처리를 행하지 않는 비교예로서의 반도체 장치의 제조 방법을 이용하여 pMOSFET를 제작했다. 또한, 스텝 S32의 밀리초 어닐링 처리는 어느 것도 행하지 않았다. 익스텐션 영역(14)에 주입하는 불순물로서 F, Ge 및 B를 사용했다. F, Ge의 주입 조건은 가속 에너지 2keV, 도스량 1.00×1015㎝-2로 하고, B의 주입 조건은 가속 에너지 0.3keV, 도스량 1.50×1015㎝-2로 했다. 스텝 S28의 밀리초 어닐링 처리는 가열 온도 1320℃, 가열 시간 0.8㎳로 행하였다. 트랜지스터의 설계 게이트 길이는 35㎚로 하고, 설계 게이트 폭은 1㎛로 했다.
도 24는 제작된 pMOSFET의 온 전류-오프 전류 특성을 나타낸 그래프이다. 횡축은 온 전류 Ion(㎃/㎛)을 나타내고, 종축은 오프 전류 Ioff(A/㎛)을 대수로 나타내고 있다. ●표시는 본 실시예에 의한 반도체 장치의 제조 방법을 이용하여 제작된 pMOSFET의 온 전류-오프 전류 특성을 나타내고, ○표시는 비교예로서의 반도체 장치의 제조 방법을 이용하여 제작된 pMOSFET의 온 전류-오프 전류 특성을 나타내고 있다. 오프 상태에서의 게이트 전압 Vg은 0V로 하고, 드레인 전압 Vd는 -1.0V로 했다. 온 상태에서의 게이트 전압 Vg은 -1.0V로 하고, 드레인 전압 Vd는 -1.0V로 했다. 이 그래프에서는, 동일한 오프 전류 Ioff에 대하여 온 전류 Ion가 높을수록 고성능인 것을 나타내고 있다. 도 24에 나타낸 바와 같이, 본 실시예에 의한 반도체 장치의 제조 방법을 이용하여 제작된 pMOSFET에서는, 비교예로서의 반도체 장치의 제조 방법을 이용하여 제작된 pMOSFET보다도 동일한 오프 전류 Ioff에 대한 온 전류 Ion이 10% 정도 커져 있는 것을 알 수 있다. 이것은 밀리초 어닐링 처리 후에 급속 램프 가열 처리를 실시함으로써, 도 17의 곡선 e4와 같은 급격한 불순물 농도 프로파일을 얻을 수 있고, 이것에 의해 저(低)저항의 익스텐션 영역(14)이 형성되어 있기 때문이다.
[제 3 실시예]
다음으로, 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 25 및 도 26을 사용하여 설명한다. 도 25는 본 실시예에 의한 반도체 장치의 제조 방법을 나타낸 플로차트이다. 도 25에 나타낸 플로차트는 제 2 실시예의 도 18에 나타낸 플로차트에서, 스텝 S30의 딥·소스/드레인 영역 형성 후로서, 스텝 S31의 급속 램프 가열 전에, 밀리초 어닐링을 실시하는 스텝 S30'을 추가한 점에 특징을 갖고 있다. 즉, 제 2 실시예에서는 도 18에 나타낸 바와 같이, 익스텐션 영역 형성(스텝 S27) 후, 및 급속 램프 가열(스텝 S31) 후에 각각 밀리초 어닐링을 실시하는 스텝이 포함되어 있지만, 본 실시예에서는, 딥·소스/드레인 영역 형성(스텝 S30) 후이면서 급속 램프 가열(스텝 S31) 전에도 밀리초 어닐링을 실시하는 스텝을 더 갖고 있다.
또한, 스텝 S30에서의 딥·소스/드레인 영역 형성을 위한 이온 주입 시에는, 불순물(도펀트(dopant))과 함께 확산 제어 물질로서, N, Ge, F, C 중 어느 하나 또는 그 조합도 이온 주입한다. 이들 물질의 주입 조건은, 예를 들어 가속 에너지 0.5keV 내지 20keV, 도스량 1.00×1014㎝-2 내지 1.00×1016㎝-2이다. 이것에 의해, 저저항의 딥·소스/드레인 영역이 형성되기 때문에, 저항 Rdp 및 저항 Rco를 저감할 수 있다. 또한, 그 후에 다시 밀리초 어닐링 처리(스텝 S32)를 실시함으로써, 불순물의 활성화율을 높일 수 있다. 반대로, 상기 익스텐션 영역 형성(스텝 S27) 후에 밀리초 어닐링을 실시하는 스텝 S28은 생략해도 저항 Rdp 및 저항 Rco의 저감은 가능하다.
다음으로, 스텝 S30에서의 딥·소스/드레인 영역 형성을 위한 이온 주입 조건을 구체적으로 나타낸다. 우선, n채널 MOSFET를 형성하는 n형 소자 형성 영역(예를 들어 도 20의 (a) 참조)에 대해서 설명한다. P의 주입 조건은 가속 에너지 2keV 내지 12keV, 도스량 6.00×1015㎝-2 내지 1.20×1016㎝-2이다. 동시에, N, Ge, F, C 중 어느 하나 또는 그 조합의 이온 주입을 실시한다. 이들 물질의 주입 조건은 예를 들어 가속 에너지 0.5keV 내지 20keV, 도스량 1.00×1014㎝-2∼ 내지 1.00×1016㎝-2이다. 다음으로, p채널 MOSFET를 형성하는 p형 소자 형성 영역(예를 들어 도 19의 (b) 참조)에 대해서 설명한다. B의 주입 조건은 가속 에너지 1keV 내지 4keV, 도스량 2.00×1015㎝-2 내지 8.00×1015㎝-2이다. 동시에, N, Ge, F, C 중 어느 하나 또는 그 조합의 이온 주입을 실시한다. 이들 물질의 주입 조건은 예를 들어 가속 에너지 0.5keV 내지 20keV, 도스량 1.00×1014㎝-2 내지 1.00×1016㎝-2이다.
도 25의 스텝 S30'에서의 밀리초 어닐링 처리는 가열 온도 1100℃ 이상 1400℃ 이하, 가열 시간 0.01㎳ 이상 100㎳ 이하에서 행해진다. 특히, 가열 시간은 0.1㎳ 이상 10㎳ 이하로 하는 것이 바람직하다. 본 예에서는 가열 온도 1220℃, 가열 시간 0.8㎳로 했다.
도 25의 공정 플로차트로 나타낸 형태에 의한 반도체 장치의 제조 방법과, 스텝 S30'의 밀리초 어닐링 처리를 행하지 않는 비교예로서의 반도체 장치의 제조 방법을 이용하여 nMOSFET를 제작했다. 또한, 스텝 S32의 밀리초 어닐링 처리는 모두 행하지 않았지만, 스텝 S28의 밀리초 어닐링 처리는 모두 행하고 있다. 딥·소스/드레인 영역(16)에 주입하는 불순물로서 F 및 P를 사용했다. F의 주입 조건은 가속 에너지 7keV, 도스량 5.00×1014㎝-2로 하고, P의 주입 조건은 가속 에너지 8keV, 도스량 1.20×1016㎝-2로 했다. 스텝 S30'의 밀리초 어닐링 처리는 가열 온도 1220℃, 가열 시간 0.8㎳에서 행하였다.
도 26은 제작된 nMOSFET의 온 전류-오프 전류 특성을 나타낸 그래프이다. 트랜지스터의 설계 게이트 길이는 30㎚로 하고, 설계 게이트 폭은 1㎛이다. 횡축은 온 전류 Ion(㎃/㎛)을 나타내고, 종축은 오프 전류 Ioff(A/㎛)를 대수로 표현하고 있다. ●표시는 스텝 S30'을 갖는 반도체 장치의 제조 방법을 이용하여 제작된 nMOSFET의 온 전류-오프 전류 특성을 나타내고, ○표시는 비교예로서 스텝 30'을 실시하지 않는 반도체 장치의 제조 방법을 이용하여 제작된 nMOSFET의 온 전류-오프 전류 특성을 나타내고 있다. 오프 상태에서의 게이트 전압 Vg는 0V로 하고, 드 레인 전압 Vd는 1.0V로 했다. 온 상태에서의 게이트 전압 Vg는 1.0V로 하며, 드레인 전압 Vd는 1.0V로 했다. 이 그래프에서는, 동일한 오프 전류 Ioff에 대하여 온 전류 Ion이 높을수록 고성능인 것을 나타내고 있다. 도 26에 나타낸 바와 같이, 스텝 30'을 갖는 본 실시예에 의한 반도체 장치의 제조 방법을 이용하여 제작된 nMOSFET에서는, 스텝 30'을 갖지 않는 반도체 장치의 제조 방법을 이용하여 제작된 nMOSFET보다도 동일한 오프 전류 Ioff에 대한 온 전류 Ion이 7%정도 커져 있는 것을 알 수 있다. 이것은 전형적인 주입 조건으로서 가속 에너지 7keV의 F에서 도스량 5.00×1014㎝-2를 실시하고, 그 후에 밀리초 어닐링 처리를 행하며, 그 후에 급속 램프 가열 처리를 실시함으로써, 도 17의 곡선 e4에서 보이는 바와 같은 불순물 농도 프로파일의 변조가 인의 경우에서도 붕소와 동일하게 얻어지고 있고, 이것에 의해 저저항의 딥·소스/드레인 영역이 형성되어 있기 때문이다. 즉, 도 27에서 알 수 있는 바와 같이, 저항 Rdp 및 저항 Rco가 저감된 것이다.
본 발명은 상기 실시예에 한정되지 않아 다양한 변형이 가능하다.
예를 들어, 상기 실시예에서는 CMOS 트랜지스터를 구비한 반도체 장치의 제조 방법을 예로 들었지만, 본 발명은 이것에 한정되지 않아, nMOS 트랜지스터 또는pMOS 트랜지스터만을 구비한 반도체 장치의 제조 방법에도 적용할 수 있다.
이상 설명한 실시예에 의한 반도체 장치의 제조 방법은 이하와 같이 정리된다.
(부기 1)
반도체 기판 위에 게이트 절연막을 통하여 게이트 전극을 형성하고,
상기 게이트 전극을 마스크로 하여 상기 반도체 기판에 제 1 불순물을 도입하며,
상기 제 1 불순물의 확산을 제어하는 확산 제어 물질을 상기 반도체 기판에 도입하고,
상기 게이트 전극의 측벽에 측벽 절연막을 형성하며,
상기 게이트 전극 및 상기 측벽 절연막을 마스크로 하여, 상기 제 1 불순물과 동일 도전형의 제 2 불순물을 상기 제 1 불순물보다 깊게 상기 반도체 기판에 도입하고,
제 1 어닐링 처리에 의해 상기 제 1 및 제 2 불순물을 활성화하며,
가열 시간이 100㎳ 이하인 제 2 어닐링 처리에 의해 상기 제 1 및/또는 제 2 불순물을 더욱 활성화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2)
부기 1에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 2 어닐링 처리는 상기 제 2 불순물의 상기 반도체 기판으로의 도입 전, 또는 후, 또는 전 및 후인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 3)
부기 1에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 2 불순물의 상기 반도체 기판으로의 도입 전, 또는 후, 또는 전 및 후에 상기 확산 제어 물질을 상기 반도체 기판으로 도입하는 것을 특징으로 하는 반도체 장치의 제어 방법.
(부기 4)
부기 1 내지 3 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 2 어닐링 처리의 가열 시간은 0.01㎳ 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 5)
부기 4에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 2 어닐링 처리의 가열 시간은 0.1㎳ 이상 10㎳ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 6)
부기 1 내지 5 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 2 어닐링 처리의 가열 온도는 1100℃ 이상 1400℃ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 7)
부기 1 내지 6 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 2 어닐링 처리는 레이저 스파이크 어닐링 장치 또는 플래시 램프 어닐링 장치를 사용하여 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 8)
부기 1 내지 7 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 1 어닐링 처리의 가열 시간은 0.1s 이상 10s 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 9)
부기 1 내지 8 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 1 어닐링 처리의 가열 온도는 900℃ 이상 1100℃ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 10)
부기 1 내지 9 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 1 어닐링 처리는 급속 램프 가열 장치를 사용하여 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 11)
반도체 기판 위에 게이트 절연막을 통하여 게이트 전극을 형성하고,
상기 게이트 전극을 마스크로 하여 상기 반도체 기판에 제 1 불순물을 도입하며,
가열 시간이 100㎳ 이하인 제 1 어닐링 처리에 의해 상기 제 1 불순물을 활성화하고,
상기 게이트 전극의 측벽에 측벽 절연막을 형성하며,
상기 게이트 전극 및 상기 측벽 절연막을 마스크로 하여, 상기 제 1 불순물과 동일 도전형의 제 2 불순물을 상기 제 1 불순물보다 깊게 상기 반도체 기판에 도입하고,
제 2 어닐링 처리에 의해 상기 제 1 불순물을 더욱 활성화하는 동시에, 상기 제 2 불순물을 활성화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 12)
부기 11에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 1 어닐링 처리의 가열 시간은 0.01㎳ 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 13)
부기 12에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 1 어닐링 처리의 가열 시간은 0.1㎳ 이상 10㎳ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 14)
부기 11 내지 13 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 1 어닐링 처리의 가열 온도는 1100℃ 이상 1400℃ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 15)
부기 11 내지 14 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 1 어닐링 처리는 레이저 어닐링 장치, 레이저 스파이크 어닐링 장치 또는 플래시 램프 어닐링 장치를 사용하여 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 16)
부기 11 내지 15 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 2 어닐링 처리의 가열 시간은 0.1s 이상 10s 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 17)
부기 11 내지 16 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 2 어닐링 처리의 가열 온도는 900℃ 이상 1100℃ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 18)
부기 11 내지 17 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 2 어닐링 처리는 급속 램프 가열 장치를 사용하여 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 19)
부기 11 내지 18 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 2 어닐링 처리의 전, 또는 후, 또는 전 및 후에, 가열 시간이 100㎳ 이하인 제 3 어닐링 처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 20)
부기 19에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 3 어닐링 처리의 가열 시간은 0.01㎳ 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 21)
부기 20에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 3 어닐링 처리의 가열 시간은 0.1㎳ 이상 10㎳ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 22)
부기 19 내지 21 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 3 어닐링 처리의 가열 온도는 1100℃ 이상 1400℃ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 23)
부기 11 내지 22 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 2 불순물의 상기 반도체 기판으로의 도입 전, 또는 후, 또는 전 및 후에 상기 확산 제어 물질을 상기 반도체 기판으로 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
본 발명에 의하면, 고성능인 MOS 트랜지스터를 구비한 반도체 장치를 제조할 수 있다.

Claims (10)

  1. 반도체 기판 위에 게이트 절연막을 통하여 게이트 전극을 형성하고,
    상기 게이트 전극을 마스크로 하여 상기 반도체 기판에 제 1 불순물을 도입하며,
    상기 제 1 불순물의 확산을 제어하는 확산 제어 물질을 상기 반도체 기판에 도입하고,
    상기 게이트 전극의 측벽에 측벽 절연막을 형성하며,
    상기 게이트 전극 및 상기 측벽 절연막을 마스크로 하여, 상기 제 1 불순물과 동일 도전형의 제 2 불순물을 상기 제 1 불순물보다 깊게 상기 반도체 기판에 도입하고,
    제 1 어닐링 처리에 의해 상기 제 1 및 제 2 불순물을 활성화하며,
    가열 시간이 100㎳ 이하인 제 2 어닐링 처리에 의해 상기 제 1 및/또는 제 2 불순물을 더욱 활성화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 어닐링 처리는 상기 제 2 불순물의 상기 반도체 기판으로의 도입 전, 또는 후, 또는 전 및 후인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 불순물의 상기 반도체 기판으로의 도입 전, 또는 후, 또는 전 및 후에 상기 확산 제어 물질을 상기 반도체 기판으로 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 어닐링 처리의 가열 온도는 1100℃ 이상 1400℃ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 어닐링 처리의 가열 시간은 0.1s 이상 10s 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 어닐링 처리의 가열 온도는 900℃이상 1100℃ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체 기판 위에 게이트 절연막을 통하여 게이트 전극을 형성하고,
    상기 게이트 전극을 마스크로 하여 상기 반도체 기판에 제 1 불순물을 도입하며,
    가열 시간이 100㎳ 이하인 제 1 어닐링 처리에 의해 상기 제 1 불순물을 활 성화하고,
    상기 게이트 전극의 측벽에 측벽 절연막을 형성하며,
    상기 게이트 전극 및 상기 측벽 절연막을 마스크로 하여, 상기 제 1 불순물과 동일 도전형의 제 2 불순물을 상기 제 1 불순물보다 깊게 상기 반도체 기판에 도입하고,
    제 2 어닐링 처리에 의해 상기 제 1 불순물을 더욱 활성화하는 동시에, 상기 제 2 불순물을 활성화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 2 어닐링 처리의 가열 시간은 0.1s 이상 10s 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제 2 어닐링 처리의 전, 또는 후, 또는 전 및 후에, 가열 시간이 100㎳ 이하인 제 3 어닐링 처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 2 불순물의 상기 반도체 기판으로의 도입 전, 또는 후, 또는 전 및 후에 상기 확산 제어 물질을 상기 반도체 기판으로 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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