[第1実施形態]
第1実施形態による半導体装置の製造方法について図1乃至図6を用いて説明する。
図1は、本実施形態による半導体装置の製造方法を示すフローチャートである。図2は、MSA及びsRTAの温度プロファイルの一例を示すグラフである。図3は、熱処理温度及び時間とボロンの拡散長との関係を示すグラフである。図4は、熱処理前後におけるボロンの深さ方向分布を二次イオン質量分析法により測定した結果を示すグラフである。図5は、ボロンイオン注入後に熱処理を行った試料におけるシート抵抗と接合深さとの関係を示すグラフである。図6は、不純物拡散領域のシート抵抗と熱処理温度との関係を示すグラフである。
本実施形態による半導体装置の製造方法は、図1に示す手順により、半導体にドーパント不純物を添加した不純物拡散領域を形成するものである。
まず、半導体基板や半導体層等の半導体へ、所望の導電型を付与するドーパント不純物をイオン注入する(ステップS11)。
半導体は、例えば、シリコン基板などの半導体基板や、半導体基板上に形成された半導体層、例えば多結晶シリコン膜やアモルファスシリコン膜等である。なお、本明細書では、半導体基板上に形成された半導体層のみならず半導体基板自体をも半導体層と表現することもある。
ドーパント不純物は、半導体がシリコンの場合、リン(P)、砒素(As)、アンチモン(Sb)等のN形不純物や、ボロン(B)、ガリウム(Ga)、インジウム(In)等のP形不純物である。イオン注入条件(加速エネルギーやドーズ量)は、形成しようとする導電層の抵抗値や厚さ等に応じて適宜設定することができる。
次いで、処理時間が0.1秒〜10秒程度の短時間熱処理を行い、半導体へ添加したドーパント不純物を活性化し、半導体中に不純物拡散領域を形成する(ステップS12)。
ステップS12で行う熱処理には、ウェーハ間やウェーハ面内における処理温度均一性の高い熱処理法を適用する。例えば、ウェーハの温度をリアルタイムで測定してランプパワーにフィードバック制御できる短時間熱処理、例えば、処理時間が10秒程度の短時間アニール(RTA:Rapid Thermal Annealing)や、処理時間が1秒程度のスパイクRTA(sRTA:Spike Rapid Thermal Annealing)が挙げられる。
ステップS12の熱処理により、半導体に添加したドーパント不純物を適度に拡散し、電気的に活性化し、イオン注入ダメージを回復する。温度制御性の高いRTAやsRTAを用いることにより、熱処理後の不純物分布を適切に制御することができ、抵抗値や接合深さ等の特性の安定した高品質の不純物拡散領域を形成することができる。
熱処理条件は、例えば、900℃〜1100℃、10秒以下、より好ましくは1000℃〜1050℃、1秒オーダーとする。
ステップS12の熱処理は、主として、所望の不純物分布を得るために行うものであり、必ずしもドーパント不純物の活性化率が十分である必要はない。熱処理条件は、所望の不純物分布に応じて適宜設定することが望ましい。
次いで、不純物拡散領域の表面をイオン注入によりアモルファス化し、或いは、フッ素イオン注入を行う(ステップS13)。
ステップS13のイオン注入は、不純物拡散領域の表面をアモルファス化し、或いは、フッ素を添加するために行うものである。フッ素イオンを注入する場合には、必ずしも不純物拡散領域の表面をアモルファス化する必要はない。
不純物拡散領域のアモルファス化に用いるイオン種は、半導体の特性に悪影響を及ぼさないイオン種であれば、特に限定されるものではない。好ましくは、ゲルマニウム(Ge)やシリコン(Si)などのIV族元素イオン、アルゴン(Ar)やキセノン(Xe)などの電気的に不活性な希ガス元素イオンを適用することができる。また、N型不純物拡散領域に対しては、リン、砒素、アンチモン等のV族元素イオンを適用してもよい。また、P型不純物拡散領域に対しては、インジウム等のIII族元素イオンを適用してもよい。また、フッ素イオンを適用してもよい。
不純物拡散領域のアモルファス化する領域、フッ素イオンを注入する領域は、不純物拡散層の接合深さの2/3以下とすることが望ましい。これは、不純物拡散層の接合近傍にアモルファス領域が形成されたり注入した元素が存在したりすると、後の熱処理によって接合近傍の結晶欠陥を十分に回復できず、接合リーク電流が増加する虞があるからである。
なお、不純物拡散領域によりPN接合を形成しない場合、例えば、絶縁膜上に設けられたシリコン層に不純物拡散領域を形成する場合には、シリコン層の下面までアモルファス化し或いはフッ素を添加するようにしてもよい。
イオン注入の条件は、アモルファス化する領域の深さやアモルファス化するに必要なドーズ量に応じて適宜設定することが望ましい。
なお、ステップS13のイオン注入による効果については、後述する。
次いで、処理時間が0.1ミリ秒〜100ミリ秒程度の短時間熱処理を行い、半導体へ添加したドーパント不純物を活性化し、低抵抗の不純物拡散領域を形成する(ステップS14)
ステップS14の熱処理には、半導体へ添加したドーパント不純物の拡散を抑制しつつ、高い活性化率を得ることのできる熱処理法を用いる。このような熱処理法としては、フラッシュランプアニール(FLA:Flash Lamp Annealing)や、レーザアニール(LA:Laser Annealing)等のミリ秒アニール技術(MSA:Millisecond Annealing)が挙げられる。ウェーハ表面を1000℃を超える温度に加熱する時間が1ミリ秒オーダー程度であるアニール技術は、総称してMSAと呼ばれている。MSAは、ミリ秒〜百ミリ秒程度の極めて短い時間の熱処理であり、高温の熱処理においてもドーパント不純物の拡散を抑制しつつ活性化率を高めることができる。MSAが可能なアニール装置としては、例えば、大日本スクリーン製造株式会社製の「LA−3000−F」や、米国ウルトラテック社(Ultratech Inc.)製の「LSA100」等が挙げられる。
図2は、MSAとsRTAの温度プロファイルの一例を示すグラフである。図2に示すように、sRTAは1秒オーダーのアニール技術であり、ピーク温度から50℃低い温度以上に加熱される時間は1秒以上である。これに対し、MSAでは、ピーク温度から50℃低い温度以上に加熱される時間もミリ秒オーダーである。
図3は、熱処理温度及び時間とボロンの拡散長との関係を示すグラフである。図3に示すように、ボロンの拡散長は、熱処理温度が高いほど、熱処理時間が長いほど、長くなる。なお、ボロンはドーパント不純物の中でも拡散係数の大きい元素である。他のドーパント不純物の場合には、同じ拡散長となる熱処理温度及び熱処理時間は、ボロンの場合よりも高く長くなる。
注入した不純物を十分に活性化するために1000℃程度以上の熱処理を行う場合、ボロンの拡散長を10nm以下に抑制するためには、熱処理時間を100ミリ秒以下とすることが望ましい(図3参照)。より具体的には、熱処理温度は、1000℃〜1350℃、より好ましくは1100℃〜1300℃とする。熱処理時間は、100ミリ秒以下、より好ましくは1ミリ秒程度とする。
図4は、熱処理前後におけるボロンの深さ方向分布を二次イオン質量分析法により測定した結果を示すグラフである。図中、点線がイオン注入直後(as-implanted)の不純物分布であり、太線がFLA後の不純物分布であり、細線がsRTA後の不純物分布である。ボロンのイオン注入条件は、加速エネルギーを0.5keV、ドーズ量を1×1015cm−2とした。
図示するように、sRTAではボロンは10nm以上拡散しているが、FLA(MSA)ではほとんど拡散していない。
図5は、ボロンイオン注入後に熱処理を行った試料におけるシート抵抗と接合深さとの関係を示すグラフである。図中、○印はMSAを行った試料であり、□印はsRTAを行った試料であり、△印はsRTA後にMSAを行った試料である。
図示するように、MSA(○印)では、sRTA(□)と比較して、より浅く低抵抗の不純物拡散層を形成することができる。また、sRTA後にMSAを行った場合(△印)には、接合深さをほとんど変化することなく、シート抵抗値を大幅に低減することができる。
ただし、MSAは前述のように、温度制御が難しいうえにパターン依存性がRTAやsRTAの場合よりも顕著であるため、RTAやsRTAよりも処理温度のばらつきが大きくなる。処理温度のばらつきは、不純物拡散層の抵抗値のばらつきを引き起こし、ひいては所望の精度を確保することが困難になる。
しかしながら、本発明者が鋭意検討を行ったところ、sRTA後、MSA前に、ステップS13で示したイオン注入を行うことにより、不純物拡散層の抵抗値の温度感度を低下し、低抵抗の不純物拡散領域を形成できることが初めて明らかとなった。
図6は、不純物拡散領域のシート抵抗と熱処理温度との関係を示すグラフである。
図中、■印は、sRTA後、MSA前に、イオン注入を行っていない試料の場合である。□印は、sRTA後、MSA前に、ゲルマニウムイオンを加速エネルギー10keV、ドーズ量1×1015cm−2の条件でイオン注入を行った試料の場合である。◇印は、sRTA後、MSA前に、ゲルマニウムイオンを加速エネルギー10keV、ドーズ量5×1014cm−2の条件でイオン注入を行った試料の場合である。△印は、sRTA後、MSA前に、ゲルマニウムイオンを加速エネルギー10keV、ドーズ量1×1014cm−2の条件でイオン注入を行った試料の場合である。○印は、sRTA後、MSA前に、フッ素イオンを加速エネルギー5keV、ドーズ量5×1014cm−2の条件でイオン注入を行った試料の場合である。
図示するように、sRTA後、MSA前にイオン注入を行っていない試料(■印)は、他の試料と比較して、1150℃から1300℃の領域において、温度変化に対するシート抵抗の変化が極めて大きいことが判る。このことは、sRTA後、MSA前にイオン注入を行うことにより、熱処理温度の変動に伴うシート抵抗の変動を小さくできることを表している。
ゲルマニウムイオン注入を行った試料に着目すると、ゲルマニウムの注入量が5×1014cm−2以上の試料(◇印及び△印)では、注入量が1×1014cm−2の試料(□印)と比較して、シート抵抗を低減する効果が高いことが判る。この違いは、イオン注入に伴い導入されたシリコン基板へのダメージの違いによるものであると考えられる。ゲルマニウムイオン注入を行った試料では、いずれもアモルファス層が形成されていたが、注入量が1×1014cm−2の試料では完全にアモルファス化されていなかったものと考えられる。
sRTA後、MSA前に行うゲルマニウムのイオン注入は、不純物拡散領域をアモルファス化するために必要なドーズ量とすることが望ましいと考えられる。これは、アモルファス層が再結晶化する際に、アモルファス層中に含まれるドーパントが低温でも活性化する現象によって、熱処理温度の変動に対するシート抵抗値の変動が鈍くなっていると考えられるからである。不純物拡散領域をアモルファス化するという観点からは、ゲルマニウム以外のイオンを用いた場合にも、不純物拡散領域をアモルファス化するために必要なドーズ量のイオン注入を行うことにより、同様の効果を得られるものと考えられる。
一方、sRTA後、MSA前にフッ素イオン注入を行った試料では、イオン注入によって不純物拡散領域がアモルファス化されていなかったにもかかわらず、ゲルマニウムイオン注入を行った試料と同様の効果が得られている。これについては明らかにできていないが、フッ素イオン注入の場合、ゲルマニウム等のイオン注入の場合とは異なる特有のメカニズムが存在するものと考えられる。
以上のことから、上述の製造方法により不純物拡散領域を形成することにより、所望の不純物プロファイルを有する低抵抗且つ抵抗値の安定した不純物拡散領域を形成することができる。
このように形成した不純物拡散領域は、半導体基板や絶縁膜上に設けられた半導体層に形成された抵抗素子、MISトランジスタのソース/ドレイン領域やゲート電極等として利用することができる。特に、不純物拡散領域の特性が素子特性に直接影響する抵抗素子への適用が効果的である。
このように、本実施形態によれば、浅く抵抗値の低い不純物拡散領域を形成することができる。また、不純物拡散領域の抵抗値のばらつきを低減することができる。
[第2実施形態]
第2実施形態による半導体装置及びその製造方法について図7乃至図16を用いて説明する。図1乃至図6に示す第1実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し、説明を省略し又は簡潔にする。
図7は、本実施形態による半導体装置の構造を示す概略断面図である。図2乃至図15は、本実施形態による半導体装置の製造方法を示す工程断面図である。図16は、ゲルマニウムイオンの加速エネルギーと形成されるアモルファス化領域の厚さとの関係を示すグラフである。
本実施形態では、第1実施形態による半導体装置の製造方法を、具体的な半導体装置及びその製造方法に適用した一例を示す。
はじめに、本実施形態による半導体装置の構造について図7を用いて説明する。
シリコン基板10には、活性領域12a,12b,12cを画定する素子分離領域12が形成されている。ここでは、活性領域12aはN型MISトランジスタの形成領域であり、活性領域12bがP型MISトランジスタの形成領域であり、活性領域12cがN型抵抗素子の形成領域であるものとする。
活性領域12a,12cのシリコン基板10内には、Pウェル14が形成されている。活性領域12bのシリコン基板10内には、Nウェル16が形成されている。
活性領域12aには、シリコン基板10上にゲート絶縁膜18を介して形成されたゲート電極20と、ゲート電極20の両側のシリコン基板10内に形成されたN型ソース/ドレイン領域36nとを有するN型MISトランジスタが形成されている。ゲート電極20の上面及びN型ソース/ドレイン領域36nの表面には、金属シリサイド層46が形成されている。
活性領域12bには、シリコン基板10上にゲート絶縁膜18を介して形成されたゲート電極20と、ゲート電極20の両側のシリコン基板10内に形成されたP型ソース/ドレイン領域36pとを有するP型MISトランジスタが形成されている。ゲート電極20の上面及びP型ソース/ドレイン領域36pの表面には、金属シリサイド層46が形成されている。
活性領域12cには、N型不純物拡散層37と、N型不純物拡散層37の表面の両端部に設けられた電極としての金属シリサイド層46とを有するN型抵抗素子が形成されている。
なお、図示しないが、N型抵抗素子に代えて或いは追加して、N型抵抗素子と同様の構造のP型抵抗素子を設けるようにしてもよい。
N型MISトランジスタ、P型MISトランジスタ及びN型抵抗素子が形成されたシリコン基板10上には、コンタクトエッチストッパ膜48及び層間絶縁膜50が形成されている。コンタクトエッチストッパ膜48及び層間絶縁膜50には、金属シリサイド層46に接続されたコンタクトプラグ54が埋め込まれている。
次に、本実施形態による半導体装置の製造方法について図8乃至図16を用いて説明する。
まず、シリコン基板10に、活性領域12a,12b,12cを画定する素子分離領域12を形成する。例えば、シリコン基板12上に、シリコン酸化膜(図示せず)及びシリコン窒化膜(図示せず)を形成する。フォトリソグラフィによりシリコン窒化膜をパターニングし、パターニングしたシリコン窒化膜をマスクとしてシリコン基板10をエッチングし、素子分離用のシャロートレンチを形成する。必要に応じてトレンチ表面にシリコン酸化膜、シリコン窒化膜のライナを形成した後、高密度プラズマ(HDP)化学気相堆積(CVD)法によりシリコン酸化膜(図示せず)を堆積し、トレンチ内を埋める。不要のシリコン酸化膜を化学的機械的研磨(CMP)法により除去する。このようにして、シャロートレンチアイソレーション(STI)による素子分離領域12を形成する。
ここでは、活性領域12aはN型MISトランジスタの形成領域であり、活性領域12bがP型MISトランジスタの形成領域であり、活性領域12cがN型抵抗素子の形成領域であるものとする。なお、本実施形態では図面を用いて説明しないが、N型抵抗素子に代えて或いは追加して、N型抵抗素子と同様の構造のP型抵抗素子を設けるようにしてもよい。
次いで、活性領域12a,12cにP形不純物を注入してPウェル14を形成し、活性領域12bにN形不純物を注入してNウェル16を形成する。P型抵抗素子を設ける場合は、P型抵抗素子を形成する活性領域にN形不純物を注入してNウェルを形成する。
次いで、例えば熱酸化法によりシリコン基板10の表面を熱酸化し、活性領域12a,12b,12c表面にシリコン酸化膜のゲート絶縁膜18を形成する。ゲート絶縁膜18には、必要に応じて窒素を導入してもよい。ゲート絶縁膜18の構成材料は、特に限定されるものではなく、酸化ハフニウムや酸化アルミニウム等の高誘電率材料を含む膜やこれらとシリコン酸化膜の積層膜としてもよい。
次いで、例えばCVD法により、ゲート絶縁膜18が形成されたシリコン基板10上に、例えば膜厚100nmの多結晶シリコン膜を堆積する。
次いで、フォトリソグラフィ及びドライエッチングにより、この多結晶シリコン膜をパターニングし、多結晶シリコン膜のゲート電極20を形成する(図8(a))。
次いで、フォトリソグラフィにより、活性領域12a,12cを露出し、他の領域(例えば活性領域12b)を覆うフォトレジスト膜22を形成する。
次いで、フォトレジスト膜22及びゲート電極20をマスクとしてP形不純物をイオン注入し、活性領域12aに形成されたゲート電極20の両側にP型ポケット領域24pを形成し、活性領域12cにP型不純物拡散層25を形成する。例えば、ボロンイオン(B+)を、チルト角0°〜45°の対称的な4方向から、加速エネルギー3keV〜10keV、ドーズ量5×1012cm−2〜2×1013cm−2でイオン注入し、P型ポケット領域24p及びP型不純物拡散層25を形成する。なお、チルト角をいうときは、上記同様に対称的な4方向からイオン注入するものとする(上記ドーズ量は一方向からのドーズ量を示しており、4方向からイオン注入した場合の総ドーズ量は上記ドーズ量の4倍となる)。 P形不純物としては、ボロンの代わりにインジウム(In)を用いてもよい。インジウムを用いる場合は、例えば、チルト角0°〜45°の対称的な4方向から、加速エネルギー30keV〜100keV、ドーズ量5×1012cm−2〜2×1013cm−2でイオン注入を行う。
なお、P型ポケット領域24p(及びP型不純物拡散層25)は、必ずしも形成する必要はない。形成しようとするN型MISトランジスタに求められる特性に応じて、P型ポケット領域24p(及びP型不純物拡散層25)の要否を適宜決定することができる。
次いで、フォトレジスト膜22及びゲート電極20をマスクとしてN形不純物をイオン注入し、活性領域12aに形成されたゲート電極20の両側にN型エクステンション領域26nを形成し、活性領域12cにN型不純物拡散層27を形成する(図8(b))。例えば、砒素イオン(As+)を、加速エネルギー1keV〜5keV(0.5keV〜10keVでもよい)、ドーズ量1×1014cm−2〜5×1015cm−2とし、チルト角0°〜10°(0°〜30°でもよい)でイオン注入し、N型エクステンション領域26n及びN型不純物拡散層27を形成する。N形不純物としては、砒素の代わりにリン(P)を用いてもよい。リンを用いる場合は、例えば、加速エネルギーを0.5keV〜3keV(0.3keV〜5keVでもよい)、ドーズ量を1×1014cm−2〜5×1015cm−2、チルト角0°〜10°(0°〜30°でもよい)でイオン注入を行う。
次いで、例えばアッシングにより、フォトレジスト膜22を除去する。
なお、活性領域12cに形成するN型抵抗素子に求められる抵抗値の範囲によっては、P型不純物拡散層25及びN型不純物拡散層27を形成しなくてもよい。この場合、活性領域12cを覆うフォトレジスト膜22を形成すればよい。
次いで、フォトリソグラフィにより、活性領域12bを露出し、他の領域(例えば活性領域12a,12c)を覆うフォトレジスト膜28を形成する。P型抵抗素子を形成する場合は、フォトレジスト膜28に、P型抵抗素子を形成する活性領域を露出する開口部を更に設ける。
次いで、フォトレジスト膜28及びゲート電極20をマスクとしてN形不純物をイオン注入し、活性領域12bに形成されたゲート電極20の両側に、N型ポケット領域24nを形成する。P型抵抗素子を形成する場合は、P型抵抗素子を形成する活性領域に、N型不純物拡散層を同時に形成する。例えば、アンチモンイオン(Sb+)を、チルト角0°〜45°の対称的な4方向から、加速エネルギー30keV〜100keV、ドーズ量5×1012cm−2〜2×1013cm−2でイオン注入し、N型ポケット領域24nを形成する。N形不純物としては、アンチモンの代わりに砒素やリンを用いてもよい。
なお、N型ポケット領域24nは、必ずしも形成する必要はない。形成しようとするP型MISトランジスタに求められる特性に応じて、N型ポケット領域24nの要否を適宜決定することができる。
次いで、フォトレジスト膜28及びゲート電極20をマスクとしてP形不純物をイオン注入し、活性領域12bに形成されたゲート電極20の両側に、P型エクステンション領域26pを形成する(図9(a))。P型抵抗素子を形成する場合は、P型抵抗素子を形成する活性領域に、P型不純物拡散層を同時に形成する。例えば、ボロンイオンを、加速エネルギー0.5keV以下(1keV以下でもよい)、ドーズ量1×1014cm−2〜5×1015cm−2とし、チルト角0°〜10°(0°〜30°でもよい)でイオン注入し、P型エクステンション領域26pを形成する。P形不純物としては、ボロンイオンの代わりに弗化ボロンイオン(BF2 +)を用いてもよい。
次いで、例えばアッシングにより、フォトレジスト膜28を除去する。
なお、P型抵抗素子を形成する場合、P型抵抗素子に求められる抵抗値の範囲によっては、N型ポケット領域24nと同時に形成するN型不純物拡散層及びP型エクステンション領域26pと同時に形成するP型不純物拡散層を形成しなくてもよい。この場合、P型抵抗素子を形成する活性領域を覆うフォトレジスト膜28を形成すればよい。
次いで、全面に、例えばCVD法等により、絶縁膜、例えば、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化膜とシリコン窒化膜との積層構造の絶縁膜を堆積し、この絶縁膜を異方性エッチング(エッチバック)する。これにより、ゲート電極20の側壁部分に、サイドウォールスペーサ30を形成する(図9(b))。本実施形態では、抵抗素子を形成する活性領域(活性領域12c)上の絶縁膜は、サイドウォールスペーサ30を形成する際に除去する。
次いで、フォトリソグラフィにより、活性領域12a,12cを露出し、他の領域(例えば活性領域12b)を覆うフォトレジスト膜(図示せず)を形成する。
次いで、このフォトレジスト膜、ゲート電極20及びサイドウォールスペーサ30をマスクとしてN形不純物をイオン注入し、活性領域12aに形成されたゲート電極20の両側に、深いソース/ドレイン領域(N型ディープS/D領域)32nを形成する。また、活性領域12cに、N型不純物拡散層34を形成する。例えば、リンイオンを、加速エネルギー5keV〜20keV(1keV〜20keVでもよい)、ドーズ量2×1015cm−2〜1×1016cm−2(ドーズ量2×1015cm−2〜2×1016cm−2でもよい)とし、チルト角0°〜10°(0°〜30°でもよい)でイオン注入し、N型ディープS/D領域32n及びN型不純物拡散層34を形成する。N形不純物としては、リンの代わりに砒素を用いてもよい。
次いで、例えばアッシングにより、フォトレジスト膜を除去する。
なお、活性領域12cに形成するN型抵抗素子に求められる抵抗値の範囲によっては、N型不純物拡散層34を形成しなくてもよい。この場合、活性領域12cを覆うフォトレジスト膜をマスクとしてイオン注入を行えばよい。
N型抵抗素子の抵抗値は、N型不純物拡散層27(及びP型不純物拡散層25)とN型不純物拡散層34とを任意に組み合わせることにより、設定することができる。N型抵抗素子に求められる抵抗値が、これら不純物拡散層の組み合わせでは得られない場合は、活性領域12cのみを開口するフォトレジスト膜を形成し、イオン注入を別途行うようにしてもよい。この場合、このイオン注入だけで抵抗値を調整するようにしてもよいし、N型不純物拡散層27(及びP型不純物拡散層25)及びN型不純物拡散層34に追加して更にイオン注入を行うことにより抵抗値を調整するようにしてもよい。
次いで、フォトリソグラフィにより、活性領域12a,12cを覆い活性領域12bを露出するフォトレジスト膜(図示せず)を形成する。
次いで、このフォトレジスト膜、ゲート電極20及びサイドウォールスペーサ30をマスクとしてP形不純物をイオン注入し、活性領域12bに形成されたゲート電極20の両側に、深いソース/ドレイン領域(P型ディープS/D領域)32pを形成する(図10(a))。P型抵抗素子を形成する場合は、P型抵抗素子を形成する活性領域にもイオン注入を行い、P型不純物拡散層を形成する。例えば、ボロンイオンを、加速エネルギー2keV〜5keV、ドーズ量2×1015cm−2〜2×1016cm−2とし、チルト角0°〜10°(0°〜30°でもよい)でイオン注入し、P型ディープS/D領域32pを形成する。P形不純物としては、ボロンイオンの代わりに弗化ボロンイオンを用いてもよい。
次いで、例えばアッシングにより、フォトレジスト膜を除去する。
なお、P型抵抗素子を形成する場合、P型抵抗素子に求められる抵抗値の範囲によっては、P型ディープS/D領域32pと同時にP型不純物拡散層を形成しなくてもよい。この場合、活性領域12cを覆うフォトレジスト膜をマスクとしてイオン注入を行えばよい。
P型抵抗素子の抵抗値は、P型エクステンション領域26pと同時に形成するP型不純物拡散層(及びN型ポケット領域24nと同時に形成するN型不純物拡散層)と、P型ディープS/D領域32pと同時に形成するP型不純物拡散層とを任意に組み合わせることにより、設定することができる。P型抵抗素子に求められる抵抗値が、これら不純物拡散層の組み合わせでは得られない場合は、P型抵抗素子を形成する活性領域のみを開口するフォトレジスト膜を形成し、イオン注入を別途行うようにしてもよい。この場合、このイオン注入だけで抵抗値を調整するようにしてもよいし、P型エクステンション領域26p、N型ポケット領域24n、P型ディープS/D領域32pを形成するイオン注入に追加して更にイオン注入を行うことにより抵抗値を調整するようにしてもよい。
次いで、不活性ガス雰囲気(例えば窒素雰囲気)中で、例えば、1000℃〜1050℃、1秒オーダーの(900℃〜1100℃、10秒以下でもよい)の短時間アニール(sRTA)処理を施し、イオン注入した各不純物を活性化させる。これにより、活性領域12aには、N型エクステンション領域26nとN型ディープS/D領域32nとを有するポケット(P型ポケット領域24p)付きのN型ソース/ドレイン領域36nが形成される。また、活性領域12bには、P型エクステンション領域26pとN型ディープS/D領域32pとを有するポケット(N型ポケット領域24n)付きのP型ソース/ドレイン領域36pが形成される。また、活性領域12cには、N型不純物拡散層37nが形成される(図10(b))。
次いで、フォトリソグラフィにより、活性領域12a,12bを覆い、活性領域12cを露出するフォトレジスト膜38を形成する。
次いで、フォトレジスト膜38をマスクとしてイオン注入を行い、活性領域12cの表面側をアモルファス化する。これにより、N型不純物拡散層37の表面部に、アモルファス化領域40を形成する(図11(a))。
アモルファス化領域40は、N型不純物拡散層37の接合深さの2/3〜1/2よりも浅い領域とすることが望ましい。
図16は、形成されるアモルファス化領域の厚さと加速エネルギーとの関係を示すグラフである。このグラフは、ゲルマニウムイオンを、ドーズ量1×1015cm−2の条件でイオン注入した場合を示している。
形成されるアモルファス化領域40の厚さは、例えば図16に示すように、イオン注入の加速エネルギーによって調整することができる。
例えば、活性領域12cに、上記条件でN型不純物拡散層34を形成している場合、N型不純物拡散層37の接合深さは、およそ80nm程度となる。この場合は、例えば、ゲルマニウムイオン(Ge+)を、加速エネルギー10keV〜20keV(5keV〜50keVでもよい)、ドーズ量5×1014cm−2〜2×1015cm−2(2×1014cm−2〜5×1015cm−2でもよい)の条件でイオン注入を行う。
また、活性領域12cに、上記条件でN型不純物拡散層27を形成しているがN型不純物拡散層34を形成していない場合、N型不純物拡散層37の接合深さは、およそ10〜20nm程度となる。この場合は、例えば、ゲルマニウムイオンを、加速エネルギー3keV以下、ドーズ量5×1014cm−2〜2×1015cm−2(2×1014cm−2〜5×1015cm−2でもよい)の条件でイオン注入を行う。
次いで、例えばアッシングにより、フォトレジスト膜38を除去する。
P型抵抗素子を形成する場合は、P型抵抗素子の形成領域にもイオン注入を行い、表面部にアモルファス化領域を形成する。
アモルファス化領域は、N型ソース/ドレイン領域36n、P型ソース/ドレイン領域36pにも形成するようにしてもよい。
アモルファス化する際に用いるイオン種は、ゲルマニウム、シリコン、アルゴン、キセノンなどの電気的に不活性な不純物を適用することができる。また、N型抵抗素子の場合は砒素、リン、アンチモン等のドナー不純物を、P型抵抗素子の場合はインジウム等のアクセプタ不純物を、適用することもできる。ドナー不純物やアクセプタ不純物を用いる場合にあっては、これら不純物を抵抗素子の抵抗値の調整に利用することもできる。
次いで、不活性ガス雰囲気(例えば窒素雰囲気)中で、例えば、1100℃〜1300℃、1ミリ秒程度(1000℃〜1350℃、100ミリ秒以下でもよい)のアニール(MSA)処理を施し、イオン注入した各不純物を活性化させる。これにより、活性領域12cのアモルファス化領域が再結晶化し、注入ダメージも回復する(図11(b))。
なお、MISトランジスタの特性上におけるMSAを行うメリットとしては、例えば、活性化率向上による寄生抵抗の低減、オン電流の増加、ゲートポリシリコンの活性化率向上によるゲート絶縁膜の実効膜厚の薄膜化、等が挙げられる。
次いで、全面に、例えばプラズマCVD法等により、絶縁膜、例えば、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化膜とシリコン窒化膜の積層構造の絶縁膜(シリサイドブロック膜)42を形成する(図12(a))。
次いで、フォトリソグラフィ及びドライエッチングにより、絶縁膜42をパターニングし、N型不純物拡散層37上のシリサイド化しない領域に絶縁膜42を選択的に残存させる(図12(b))。
次いで、全面に、例えば例えばスパッタ法により、シリサイド金属、例えばニッケル(Ni)を堆積し、ニッケル膜44を形成する(図13(a))。
次いで、熱処理を行い、ゲート電極20の上面に露出しているシリコン及びソース/ドレイン領域36n,36p,37の表面に露出しているシリコンとニッケル膜44とを局所的に反応させ、シリサイド層(Ni2Si)を形成する。
次いで、例えばウェットエッチングにより、未反応のまま残存しているニッケル膜44を除去する。
次いで、熱処理を行い、Ni2Siをより抵抗率の低いNiSiに相転換する。これにより、ゲート電極20の上面、N型ソース/ドレイン領域36n及びP型ソース/ドレイン領域36pの表面、絶縁膜42で覆われていない領域のN型不純物拡散領域37上に、NiSiの金属シリサイド層46を形成する(図13(b))。
次いで、全面に、例えばプラズマCVD法等により、例えばシリコン窒化膜を堆積し、シリコン窒化膜のコンタクトエッチストッパ膜48を形成する。
次いで、コンタクトエッチストッパ膜48上に、例えばプラズマCVD法等により、例えばシリコン酸化膜を堆積し、その後シリコン酸化膜を化学的機械的研磨(CMP)法により平坦化して、シリコン酸化膜の層間絶縁膜50を形成する(図14(a))。
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜50及びコンタクトエッチストッパ膜48に、金属シリサイド層46に達するコンタクトホール52を形成する(図14(b))。
次いで、コンタクトホール52内に、例えばバリアメタル膜及びタングステン膜を埋め込み、コンタクトプラグ54を形成する15(図)。
この後、多層配線の形成等の工程を経て、CMOSトランジスタを完成させる。配線形成工程などに関しては、種々の公知技術を用いることができる。
このように、本実施形態によれば、低抵抗のエクステンション領域を有するMISトランジスタを形成するとともに、抵抗素子の抵抗値のばらつきを低減することができる。これにより、特性の安定した抵抗素子を有する高性能且つ信頼性の高い半導体装置を製造することができる。
[第3実施形態]
第3実施形態による半導体装置の製造方法について図17及び図18を用いて説明する。図1乃至図16に示す第1及び第2実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
図17及び図18は、本実施形態による半導体装置の製造方法を示す工程断面図である。
本実施形態による半導体装置の製造方法は、抵抗素子のN型不純物拡散層37の表面にアモルファス化領域40を形成するイオン注入工程を行う代わりに、フッ素イオンのイオン注入を行うほかは、第2実施形態による半導体装置の製造方法と同様である。
まず、第2実施形態と同様にして、活性領域12aにN型ソース/ドレイン領域36nを、活性領域12bにP型ソース/ドレイン領域36pを、活性領域12cにN型不純物拡散層37を、それぞれ形成する(図17(a))。
次いで、フォトリソグラフィにより、活性領域12cを露出し、他の領域(例えば活性領域12a,12b)を覆うフォトレジスト膜38を形成する。
次いで、フォトレジスト膜38をマスクとして、活性領域12cに、フッ素イオンをイオン注入する(図17(b))。例えば、フッ素イオンを、加速エネルギー5keV〜10keV(2keV〜20keVでもよい)、ドーズ量5×1014cm−2〜2×1015cm−2(2×1014cm−2〜5×1015cm−2でもよい)の条件でイオン注入を行う。フッ素イオンのイオン注入では、第2実施形態の場合のように、N型不純物拡散層37の表面部にアモルファス化領域40を形成する必要はない。P型抵抗素子を形成する場合は、P型抵抗素子の形成領域にもフッ素イオンをイオン注入する。
フッ素イオンを添加する領域は、N型不純物拡散層37の接合深さの2/3〜1/2よりも浅い領域とすることが望ましい。
フッ素イオンは、N型ソース/ドレイン領域36n、P型ソース/ドレイン領域36pにも添加するようにしてもよい。
次いで、例えばアッシングにより、フォトレジスト膜38を除去する。
次いで、不活性ガス雰囲気(例えば窒素雰囲気)中で、例えば、1100℃〜1300℃、1ミリ秒程度(1000℃〜1350℃、100ミリ秒以下でもよい)のアニール(MSA)処理を施し、イオン注入によるダメージを回復する(図18)。
この後、第2実施形態と同様にして、半導体装置を完成する。
このように、本実施形態によれば、低抵抗のエクステンション領域を有するMISトランジスタを形成するとともに、抵抗素子の抵抗値のばらつきを低減することができる。これにより、特性の安定した抵抗素子を有する高性能且つ信頼性の高い半導体装置を製造することができる。
[第4実施形態]
第4実施形態による半導体装置の製造方法について図19乃至図25を用いて説明する。図1乃至図18に示す第1乃至第3実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
図19は、本実施形態による半導体装置の構造を示す概略断面図である。図20乃至図25は、本実施形態による半導体装置の製造方法を示す工程断面図である。
はじめに、本実施形態による半導体装置の構造について図19を用いて説明する。
本実施形態による半導体装置は、図19に示すように、抵抗素子が、素子分離領域12上に設けられた多結晶シリコン膜の抵抗素子層60により形成されているほかは、図7に示す第2実施形態による半導体装置と同様である。
抵抗素子形成領域12dには、素子分離領域12が形成されている。抵抗素子形成領域12dの素子分離領域12上には、不純物が添加された多結晶シリコンの抵抗素子層60が形成されている。抵抗素子層60の表面の両端部には、電極としての金属シリサイド層46が設けられている。こうして、抵抗素子層60と金属シリサイド層46とを有するN型抵抗素子が形成されている。
次に、本実施形態による半導体装置の製造方法について図20乃至図25を用いて説明する。
まず、第2実施形態と同様にして、シリコン基板10に、活性領域12a,12bを画定する素子分離領域12を形成する。ここでは、活性領域12aはN型MISトランジスタの形成領域であり、活性領域12bがP型MISトランジスタの形成領域であるものとする。本実施形態では、N型抵抗素子を、素子分離領域12上に形成する。N型抵抗素子は、素子分離領域12上の抵抗素子形成領域12dに形成するものとする。なお、本実施形態では図面を用いて説明しないが、N型抵抗素子に代えて或いは追加して、N型抵抗素子と同様の構造のP型抵抗素子を設けるようにしてもよい。
次いで、活性領域12aにP形不純物を注入してPウェル14を形成し、活性領域12bにN形不純物を注入してNウェル16を形成する。
次いで、例えば熱酸化法によりシリコン基板10の表面を熱酸化し、活性領域12a,12b表面にシリコン酸化膜のゲート絶縁膜18を形成する。
次いで、例えばCVD法により、ゲート絶縁膜18が形成されたシリコン基板10上に、例えば膜厚100nmの多結晶シリコン膜を堆積する。
次いで、フォトリソグラフィ及びドライエッチングにより、この多結晶シリコン膜をパターニングし、活性領域12a,12bに多結晶シリコン膜のゲート電極20を形成し、抵抗素子形成領域12dに多結晶シリコン膜の抵抗素子層60を形成する(図20(a))。
次いで、フォトリソグラフィにより、抵抗素子形成領域12dを露出し、他の領域(例えば活性領域12a,12b)を覆うフォトレジスト膜62を形成する。
次いで、フォトレジスト膜62をマスクとしてイオン注入を行い、抵抗素子層60に、所定のドーパント不純物をイオン注入する(図20(b))。
N型ポリ抵抗素子の場合、例えば、リンイオンを、加速エネルギー5keV〜10keV(2keV〜20keVでもよい)、ドーズ量2×1015cm−2〜6×1015cm−2で(1×1015cm−2〜2×1016cm−2でもよい)でイオン注入する。P型ポリ抵抗素子の場合、例えば、ボロンイオンを、加速エネルギー5keV〜10keV(2keV〜20keVでもよい)、ドーズ量2×1015cm−2〜6×1015cm−2で(1×1015cm−2〜1×1016cm−2でもよい)でイオン注入する。
次いで、例えばアッシングによりフォトレジスト膜62を除去する。
次いで、熱処理を行い、注入した不純物を膜中に十分に拡散させ、抵抗素子層60の抵抗率を下げる。例えば、窒素雰囲気中で、900℃〜1050℃、1秒〜10秒程度の熱処理を行う。
なお、抵抗素子層60へのイオン注入及び熱処理は、多結晶シリコン膜を堆積後、パターニングして抵抗素子層60及びゲート電極20を形成する前に行ってもよい。また、抵抗素子層60へのドーピングは、N型ディープS/D領域32n又はP型ディープS/D領域32pを形成するためのイオン注入の際に行ってもよい。また、抵抗素子層60へ注入した不純物を拡散させる熱処理には、ソース/ドレイン領域の活性化アニールなど、後続の熱処理を利用してもよい。
次いで、第2実施形態と同様にして、活性領域12aに設けられたゲート電極20の両側に、P型ポケット領域24p及びN型エクステンション領域26nを形成する。この際、N型抵抗素子の抵抗素子層60へ、同時にイオン注入を行ってもよい。
次いで、第2実施形態と同様にして、活性領域12bに設けられたゲート電極20の両側に、N型ポケット領域24n及びP型エクステンション領域26pを形成する。この際、P型抵抗素子の抵抗素子層へ、同時にイオン注入を行ってもよい。
次いで、第2実施形態と同様にして、ゲート電極20の側壁部分に、サイドウォールスペーサ30を形成する。この際、サイドウォールスペーサ30は抵抗素子層60の側壁部分にも形成され、抵抗素子層60上に堆積された絶縁膜は除去される(図21(b))。
次いで、第2実施形態と同様にして、活性領域12aに設けられたゲート電極20の両側に、N型ディープS/D領域32nを形成する。この際、N型抵抗素子の抵抗素子層60へ、同時にイオン注入を行ってもよい。
次いで、第2実施形態と同様にして、活性領域12bに設けられたゲート電極20の両側に、P型ディープS/D領域32pを形成する(図22(a))。この際、P型抵抗素子の抵抗素子層へ、同時にイオン注入を行ってもよい。
次いで、不活性ガス雰囲気(例えば窒素雰囲気)中で、例えば、1000℃〜1050℃、1秒オーダーの(900℃〜1100℃、10秒以下でもよい)の短時間アニール(sRTA)処理を施し、イオン注入した各不純物を活性化させる。これにより、活性領域12aには、N型エクステンション領域26nとN型ソース/ドレイン領域32nとを有するポケット(P型ポケット領域24p)付きのN型不純物拡散層36nが形成される。また、活性領域12bには、P型エクステンション領域26pとN型ディープS/D領域32pとを有するポケット(N型ポケット領域24n)付きのP型ソース/ドレイン領域36pが形成される(図22(b))。
次いで、フォトリソグラフィにより、抵抗素子形成領域12dを露出し、他の領域(例えば活性領域12a,12b)を覆うフォトレジスト膜38を形成する。
次いで、フォトレジスト膜38をマスクとしてイオン注入を行い、抵抗素子層60の表面側をアモルファス化する。これにより、抵抗素子層60の表面部に、アモルファス化領域40を形成する(図23(a))。
抵抗素子層60の厚さが例えば100nmの場合、例えば、ゲルマニウムイオンを、加速エネルギー40keV〜80keV(20keV〜100keVでもよい)、ドーズ量5×1014cm−2〜2×1015cm−2(2×1014cm−2〜5×1015cm−2でもよい)の条件でイオン注入する。
アモルファス化する際に用いるイオン種は、ゲルマニウム、シリコン、アルゴン、キセノンなどの電気的に不活性な不純物を、N型抵抗素子の場合は砒素、リン、アンチモンを、P型抵抗素子の場合はインジウムを、適用することができる。
P型抵抗素子を形成する場合は、P型抵抗素子の形成領域にもイオン注入を行い、表面部にアモルファス化領域を形成する。
なお、アモルファス化領域40を形成する代わりに、第3実施形態のように、フッ素イオン注入を行ってもよい。この場合、例えば、フッ素イオンを、加速エネルギー5keV〜10keV(2keV〜20keVでもよい)、ドーズ量5×1014cm−2〜1×1015cm−2(2×1014cm−2〜2×1015cm−2でもよい)の条件でイオン注入する。
次いで、例えばアッシングにより、フォトレジスト膜38を除去する。
次いで、不活性ガス雰囲気(例えば窒素雰囲気)中で、例えば、1100℃〜1300℃、1ミリ秒程度(1000℃〜1350℃、100ミリ秒以下でもよい)のミリ秒アニール(MSA)処理を施し、イオン注入した各不純物を活性化させる。これにより、抵抗素子層60のアモルファス化領域40が再結晶化し、注入ダメージも回復する(図23(b))。
次いで、全面に、例えばプラズマCVD法等により、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化膜とシリコン窒化膜の積層構造の絶縁膜(シリサイドブロック膜)42を形成する(図24(a))。
次いで、フォトリソグラフィ及びドライエッチングにより、絶縁膜42をパターニングし、N型不純物拡散層37上のシリサイド化しない領域に絶縁膜42を選択的に残存させる(図24(b))。
次いで、第2実施形態と同様にして、ゲート電極20の上面、N型不純物拡散領域36n及びP型不純物拡散領域36pの表面、絶縁膜42で覆われていない領域の抵抗素子層60上に、金属シリサイド層46を形成する(図25)。
この後、第2実施形態と同様にして、コンタクトエッチストッパ膜、層間絶縁膜、コンタクトプラグ、多層配線等を形成し、本実施形態による半導体装置を完成する。
このように、本実施形態によれば、低抵抗のエクステンション領域を有するMISトランジスタを形成するとともに、抵抗素子の抵抗値のばらつきを低減することができる。これにより、特性の安定した抵抗素子を有する高性能且つ信頼性の高い半導体装置を製造することができる。
[変形実施形態]
上記実施形態に限らず種々の変形が可能である。
例えば、上記第2乃至第4実施形態では、第1実施形態の製造方法をN型抵抗素子やP型抵抗素子の製造に適用した例を示したが、第1実施形態の製造方法を、半導体装置の他の構成部分の製造に適用してもよい。
例えば、第1実施形態の製造方法により製造した不純物拡散領域により、MISトランジスタのソース/ドレイン領域やゲート電極を形成するようにしてもよい。これにより、特性の安定したMISトランジスタを製造することができる。
また、上記実施形態に記載の半導体装置の構造、構成材料、製造条件等は、一例を記載したものであり、必要に応じて適宜変更が可能である。
以上の実施形態に関し、更に以下の付記を開示する。
(付記1) 半導体層にドーパント不純物を添加する工程と、
前記ドーパント不純物を添加した前記半導体層に0.1秒〜10秒の第1の活性化熱処理を行う工程と、
前記第1の活性化熱処理を行った前記半導体層にイオン注入を行い、前記半導体層の前記ドーパント不純物が添加された領域をアモルファス化する工程と、
0.1ミリ秒〜100ミリ秒の第2の活性化熱処理を行い、アモルファス化した前記半導体層を再結晶化する工程と
を有することを特徴とする半導体装置の製造方法。
(付記2) 付記1記載の半導体装置の製造方法において、
前記半導体層にイオン注入を行う工程では、前記半導体層の表面から前記ドーパント不純物を添加した領域の3分の2以下の厚さに相当する領域をアモルファス化する
ことを特徴とする半導体装置の製造方法。
(付記3) 付記1記載の半導体装置の製造方法において、
前記半導体層は、絶縁膜上に形成された半導体層であり、
前記半導体層にイオン注入を行う工程では、前記半導体層の全体をアモルファス化する
ことを特徴とする半導体装置の製造方法。
(付記4) 半導体層にドーパント不純物を添加する工程と、
前記ドーパント不純物を添加した前記半導体層に0.1秒〜10秒の第1の活性化熱処理を行う工程と、
前記第1の活性化熱処理を行った前記半導体層にフッ素をイオン注入する工程と、
フッ素をイオン注入した前記半導体層に0.1ミリ秒〜100ミリ秒の第2の活性化熱処理を行う工程と
を有することを特徴とする半導体装置の製造方法。
(付記5) 付記4記載の半導体装置の製造方法において、
前記半導体層にイオン注入を行う工程では、前記半導体層の表面から、前記ドーパント不純物を添加した領域の3分の2以下の厚さに相当する領域にフッ素を導入する
ことを特徴とする半導体装置の製造方法。
(付記6) 付記4記載の半導体装置の製造方法において、
前記半導体層は、絶縁膜上に形成されており、
前記半導体層にイオン注入を行う工程では、前記半導体層の全体にフッ素を導入する
ことを特徴とする半導体装置の製造方法。
(付記7) 付記1乃至6のいずれか1項に記載の半導体装置の製造方法において、
前記第1の活性化熱処理は、900℃〜1100℃の温度で行う
ことを特徴とする半導体装置の製造方法。
(付記8) 付記1乃至7のいずれか1項に記載の半導体装置の製造方法において、
前記第2の活性化熱処理は、1000℃〜1350℃の温度で行う
ことを特徴とする半導体装置の製造方法。
(付記9) 付記1乃至8のいずれか1項に記載の半導体装置の製造方法において、
前記半導体層に前記ドーパント不純物を添加する工程は、MISトランジスタのエクステンション領域又はディープS/D領域を形成するイオン注入の際に行う
ことを特徴とする半導体装置の製造方法。