KR20070032616A - 공통 커플링 영역을 갖는 매립식 커패시터 장치 - Google Patents

공통 커플링 영역을 갖는 매립식 커패시터 장치 Download PDF

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Abstract

회로기판 내의 매립식 커패시터 장치가 그 위에 집적회로가 형성되어 있다. 상기 회로기판은 상기 집적회로 아래에 있는 공통 커플링 영역을 갖는다. 상기 매립식 커패시터 장치는 상기 집적회로의 제1 단자 세트에 대해 적어도 하나 이상의 커패시터를 제공하는 제1 커패시터 섹션 및 상기 집적회로의 제2 단자 세트에 대해 적어도 하나 이상의 커패시터를 제공하는 제2 커패시터 섹션을 포함한다. 상기 제1 커패시터 섹션의 일부가 상기 공통 커플링 영역 내에 있고, 상기 제1 단자 세트에 대한 그 커플링이 상기 공통 커플링 영역 내에 배치되어 있다. 마찬가지로, 상기 제2 커패시터 섹션의 일부가 상기 공통 커플링 영역 내에 있고, 상기 제2 단자 세트에 대한 그 커플링이 상기 공통 커플링 영역 내에 배치되어 있다.
매립, 커패시터, 커플링

Description

공통 커플링 영역을 갖는 매립식 커패시터 장치 {EMBEDDED CAPACITOR DEVICE HAVING A COMMON COUPLING AREA}
이 발명의 실시예에 대한 아래의 설명은 첨부된 도면을 참조하여 읽으면 좀더 잘 알 수 있다. 도면은 이 발명의 특정한 실시예를 예시하려는 것이다. 그러나, 이 발명이 도시된 장치 및 수단과 동일한 것으로 제한되는 것은 아니다. 도면에서,
도 1은 IC를 위한 외부의 디커플링 커패시터 형상의 개요도이고,
도 2는 IC를 위한 다수의 SMT 커패시터 형상의 개요도이고,
도 3은 도체전극을 구비한 수개의 층의 도체패턴을 갖는 매립식 커패시터 코어의 개요도이고,
도 4는 매립식 커패시터 코어의 별도의 전극의 커플링의 개요도이고,
도 5는 매립식 커패시터 코어를 합체시킨 회로기판의 개요도이고,
도 6은 회로기판의 상측에서 본 매립식 커패시터 장치의 개요도이고,
도 7은 매립식 커패시터 장치를 다수의 커패시터 섹션으로 나누는 것을 예시한 개요도이고,
도 8은 매립식 커패시터 장치를 직사각형 커패시터 섹션으로 나누는 것을 예시한 또다른 개요도이고,
도 9a 및 9b는 수직으로 조합된 세 개의 커패시터를 갖는 커패시터 섹션을 제공하는 것을 도시한 두 개의 개요도이고,
도 10a는 수평으로 조합된 세 개의 커패시터를 갖는 커패시터 섹션을 제공하는 것을 사시방향에서 보고 도시한 개요도이고,
도 10b는 수평으로 조합된 세 개의 커패시터를 갖는 커패시터 섹션을 제공하는 것을 상측에서 보고 도시한 개요도이고,
도 11a 및 11b는 수평으로 조합된 두 개 이상의 커패시터를 갖는 각각의 커패시터 섹션을 구비한 네 개의 커패시터 섹션을 갖는 매립식 커패시터 장치의 개요도이다.
이 출원은 발명의 명칭이 “Embedded Capacitor Device Having a Common Coupling Area”인 2005년 9월 19일자 출원된 미국 예비특허출원 제 60/718),413호에 대한 우선권을 주장한다. 이 출원은 발명의 명칭이 “Embedded Capacitor Core Having a Multiple-Layer Structure”이고 2005년 9월 19일자 출원된 미국 예비특허출원 제 60/718),382호에 대한 우선권을 주장하면서 2006년 9월 6일자 출원된 “Embedded Capacitor Core Having a Multiple-Layer Structure”라는 발명에 관한 것이다.
이 발명은 공통 커플링 영역을 갖는 매립식 커패시터 장치(embedded capacitor device)에 관한 것이며, 좀더 상세하게는, 회로기판 내에 매립되어 집적회로를 위한 공통 커플링 영역을 제공할 수 있는 매립식 커패시터 장치에 관한 것이다.
커패시터는 전하를 저장하거나 흡수할 수 있는 전기장치이다. 전하저장용량으로 인해, 커패시터는 집적회로 (“IC”)를 포함한 전기회로의 설계 및 작동에 있어서의 광범위한 용도를 가진다. 예를 들어, IC 자체가 신호처리 등과 같은 IC의 작동을 위해 기타의 콤포넌트에 연결된 다수의 커패시터를 포함할 수 있다. 내부 커패시터 외에, IC는 외부 커패시터에 의해 전력공급을 안정시키거나, 바람직스럽지 못한 불안정을 흡수하거나, 또는 신호간섭 또는 노이즈를 줄일 수도 있다. 예를 들어, 인쇄회로기판(“PCB”) 상에 장착된 IC가 그러한 목적을 위해 PCB 상에 장착되는 세라믹 커패시터에 연결될 수 있으며, 커패시터는 공지된 표면장착기법(“SMT”)을 이용하여 장착될 수 있다. 선택사양적으로는, 다른 종류의 커패시터가 회로기판 상이나 그 내부에 장착될 수 있고 IC와 연결되어 SMT 커패시터와 유사한 효과를 제공한다.
IC와 외부 커패시터 사이의 커플링은 일반적으로 IC 자체 내에 있는 커플링에 비해 꽤 긴 길이를 가질 수 있는 배선경로를 구성함으로써 이루어진다. 어떤 응용예에서는, 길다란 권선 또는 좁은 경로가 그 경로 자체로 인덕턴스를 생성하여 IC 신호 또는 작동에 바람직스럽지 못한 인덕턴스 효과를 미칠 수 있다. 또한, SMT 커패시터는, 크기가 작을지라도, 그 용량범위, 취급할 신호 주파수, 또는 그 모두에 제한적일 수 있다. 전기회로 및 기타의 콤포넌트의 속도증가 및 장치크기 및 활용가능한 PCB 간격의 축소로 인해, 그러한 설계요구를 충족할 수 있는 SMT 커패시터를 찾기가 어렵다. 또한, PCB 상에 장착된 SMT 커패시터는 어느 정도의 기판 간격을 요구하거나 기타의 장치를 위해 활용가능한 기판 간격을 제한할 수도 있다. IC의 단자 증가 및 단자의 밀접배치로 인해, IC를 외부 커패시터에 연결하기 위한 배선설계도 어려울 수 있다.
그러므로, 회로기판 등과 같은 기타의 구조에 매립될 수 있는 커패시터 장치를 제공하는 것이 바람직할 수도 있다. 상이한 공진 주파수를 가져 노이즈 억제를 위한 주파수대역을 제공하거나 다른 용도로 구현될 수 있는 다수의 용량소자를 갖는 설계를 제공하는 것이 바람직할 수도 있다. IC로부터 커패시터 또는 용량-유도 네트웍으로의 배선경로를 줄이는 것이 바람직할 수도 있다.
이 발명에 따른 한 예는 집적회로가 형성된 회로기판 내에 매립식 커패시터 장치를 제공한다. 특히, 회로기판은 집적회로 아래에 있는 공통 커플링 영역을 갖는다. 커패시터 장치는 집적회로의 제1 단자 세트에 대해 적어도 하나 이상의 커패시터를 제공하는 제1 커패시터 섹션 및 제2 단자 세트에 대해 적어도 하나 이상의 커패시터를 제공하는 제2 커패시터 섹션을 포함하고, 제1 커패시터 섹션의 일부는 공통 커플링 영역 내에 있으며 제1 단자 세트에 대한 그 커플링이 공통 커플링 영역 내에 배치되어 있고, 제2 커패시터 섹션의 일부는 공통 커플링 영역 내에 있 으며 제2 단자 세트에 대한 그 커플링이 공통 커플링 영역 내에 배치되어 있다. 한 예에서는, 제1 및 제2의 커패시터 섹션은 수평배치된 적어도 둘 이상의 커패시터 섹션을 갖는 적어도 하나 이상의 공통평면에 속할 수도 있다.
이 발명에 따른 또 다른 예는 집적회로를 갖는 회로기판 내에 매립식 커패시터 장치를 제공한다. 회로기판은 집적회로 아래에 있는 공통 커플링 영역을 갖는다. 매립식 커패시터 장치는 집적회로의 제1 단자 세트에 대해 적어도 하나 이상의 커패시터를 제공하는 제1 커패시터 섹션 및 집적회로의 제2 단자 세트에 대해 적어도 하나 이상의 커패시터를 제공하는 제2 커패시터 섹션을 포함하며, 제1 커패시터 섹션의 일부는 공통 커플링 영역에 속하고 제1 단자 세트에 대한 그 커플링이 공통 커플링 영역 내에 배치되어 있고, 제2 커패시터 섹션의 일부는 공통 커플링 영역에 속하고 제2 단자 세트에 대한 그 커플링이 공통 커플링 영역 내에 배치되어 있다.
이 발명에 따른 또 다른 예는 인쇄회로기판을 제공한다. 인쇄회로기판은 적어도 하나 이상의 매립식 커패시터 장치를 포함하며, 각각의 매립식 커패시터 장치는 다수의 층을 포함하여 다수의 커패시터구조를 이룬다. 특히, 매립식 커패시터 장치는 적어도 둘 이상의 커패시터 섹션을 포함하며, 각각의 커패시터 섹션의 일부는 집적회로를 위한 공통 커플링 영역 내에 있다.
이 발명의 예는 공통 커플링 영역을 갖는 매립식 커패시터 장치를 포함한다. 예를 들어, 매립식 커패시터 도체패턴으로 형성된 다층 커패시터구조를 포함할 수 있고 회로기판 또는 PCB(인쇄회로기판) 내에 매립되어 매립식 디커플링 커패시터 ( “EDC”)의 역할을 할 수 있다. 한 예에서는, 회로기판이 적어도 하나 이상의 집적회로를 갖고 공통 커플링 영역이 집적회로의 아래에 있을 수 있다. 어떤 예에서는, 회로기판 자체가 커패시터 장치를 위한 공통 커플링 영역을 제공할 수 있다.
IC의 설계에서, 전류는 전력단자, 접지단자 및 기타의 신호 단자를 통해 흐른다. 불행하게도, 전력/접지 바운스 및 전압/전류 스위칭 노이즈로 인해 잘못 된 신호처리가 일어날 수 있다. 디커플링 커패시터 회로장치 등과 같은 적절한 외부의 회로장치가 전력 단자에서의 바람직스럽지 못한 바운스 또는 신호 노이즈를 분산시키거나 완화시켜 회로작동의 의도하지 않은 효과를 최소화 할 수도 있다. 바람직스럽지 못한 전력/접지 바운스 또는 신호 노이즈의 감소 또는 제거는 IC 또는 시스템에 의해 유발되어 주변의 다른 회로장치 또는 시스템에 영향을 미치는 전자기 간섭 (“EMI”)을 줄일 수도 있다. 디커플링 커패시터의 용량치, 디커플링 커패시터의 개수, 배선경로의 길이, 신호 노이즈의 주파수 등과 같이 디커플링 커패시터의 효율에 영향을 미치는 요인이 있을 수 있다. IC의 작동이 빨라짐에 따라, 신호 또는 전력 스위칭 노이즈 등과 같은 관련 노이즈의 주파수도 커져서, 좀더 양호한 특성을 갖는 좀더 많은 디커플링 커패시터s 및/또는 디커플링 커패시터를 요구할 수도 있다.
도 1은 회로기판(4) 상에 장착되거나 제공될 수 있는 IC(2)를 위한 외부의 디커플링 커패시터 형상의 개요도이다. 도 1을 보면, IC(2)의 한 세트 이상의 전력 또는 신호 단자가 외부의 커패시터(6) 등과 같은 하나 이상의 외부의 용량성 루프에 연결될 수 있다. 커패시터(6)와 연결하기 위해, IC(2)의 전력 단자(VCC)는 도 1에 도시된 VCC 평면 등과 같은 PCB(4)의 하부배선층을 통해 배선될 수도 있다. 그리고, IC(2)의 접지 단자(GND)는 도 1에 도시된 GND 평면 등과 같은 PCB(4)의 상부배선층을 통해 배선될 수도 있다. 그러나, 도 1에 보이듯이, 길다란 배선 형상은 커패시터 연결부를 위한 전류 루프가 길어지게 하여 심각한 유도효과를 갖게 할 수도 있다. 유도효과는 어떤 예에서는 바람직스럽지 못한 접지 또는 전력 바운스 또는 노이즈를 줄이는 외부의 커패시터의 효용성을 해칠 수 있다.
유도효과문제 외에, 회로기판 표면영역과 관련된 문제가 있을 수 있다. IC(2)의 작동 속도가 커짐에 따라, SMT 커패시터를 포함하는 좀더 커패시터를 필요로 하여 부가적인 회로기판 영역을 차지하고 배선경로가 좀더 길어지게 할 수 있다. 도 2는 IC(2)를 위한 SMT 그룹(6a, 6b) 등과 같은 다수의 SMT 커패시터의 예시도이다. 도시된 바와 같이, IC(2)는 한 세트 이상의 전력 단자를 가질 수 있으며, 그 것은노이즈를 줄이거나, 전력/접지 바운스를 줄이거나, 전압 레벨을 안정시키는 외부의 커패시터를 요구할 수 있다. 그러나, 아주 많은 수의 SMT 커패시터가 필요할 수 있고, 전력 단자로부터 커패시터 그룹으로의 커플링은 길다란 전류 루프를 필요로 할 수도 있다. 결과적으로, SMT 커패시터는 어떤 경우에는 적절한 해법이 될 수 없다.
이 발명의 예는 다층 구조를 가져 적절한 용량을 제공하고 회로기판의 표면영역 점유를 피할 수 있는 매립식 커패시터 장치를 제공한다. 예를 들어, 매립식 커패시터 장치는 표면공간을 차지하지 않고 회로기판 또는 인쇄회로기판 내에 합체될 수 있다. 도 3은 매립식 커패시터 코어(100)의 개요도이다. 어떤 예에서는, 하나 이상의 코어(100)가 매립식 커패시터 장치의 역할을 할 수도 있다. 이 예에서 보이듯이, 매립식 커패시터 코어(100)는 다수의 서브구조를 포함할 수 있으며, 그 각각은 한 세트의 커패시터를 포함할 수 있다. 예를 들어, 매립식 커패시터 코어(100)는 제1 코어(10), 제2 코어(20), 계속해서 N 번째 코어(90)를 포함할 수 있으며, 그 각각은 한 세트의 커패시터를 포함한다. 어떤 예에서는, 하나 이상의 IC가 하나 이상의 공통 커플링 영역을 갖고 하나 이상의 매립식 커패시터구조를 공유할 수도 있다.
도 3을 보면, 제1 세트의커패시터(10)는 두 개 이상의 도체전극을 갖는 제1 도체패턴(12) 및, 제1 도체패턴(12)의 두 개의 도체전극에 대응할 수도 있는 두 개 이상의 도체전극을 갖는 제2 도체패턴(14)을 포함할 수 있다. 두 개의 도체패턴(12, 14) 사이에는 제1 유전성 필름 또는 재료가 있을 수 있다. “대응하는”이라는 용어는, 어떤 예에서는, 두 개의 전극 사이의 상호작용 등과 같은 기능적 대응 또는 두 개의 전극의 물리적 위치 또는 크기 등과 같은 물리적 대응을 포괄할 수 있다. 제1 세트의 커패시터(10)와 마찬가지로, 제2 세트의 커패시터(20)는 두 개 이상의 도체전극을 갖는 제3 도체패턴(22) 및, 제3 도체패턴(22)의 두 개의 도체전극에 대응하는 두 개 이상의 도체전극을 갖는 제4 도체패턴(24)을 포함할 수 있다. 마찬가지로, 두 개의 도체패턴(22, 24) 사이에는 제2 유전성 필름 또는 재료가 있다.
앞서 예시한 바와 같은 두 세트 이상의 커패시터를 중첩하기 위해, 층간 유전성 필름 또는 재료(10a)가 제1 세트의커패시터(10)와 제2 세트의 커패시터(20) 사이에 제굉될 수 있다. 앞서 언급했듯이, 매립식 커패시터 코어(100)는 회로기판 내에 매립될 수 있다. 또한, 도 4에 도시된 도체패턴은 단지 예시적인 것이며, 각 층의 도체패턴과 유전성 필름은 용량, 작동 주파수, IC 단자 위치 등 다양한 설계조건에 따라 그 형상, 크기 및 두께가 변할 수 있음을 주목해야 한다. 한 예에서는, 제1 또는 제2 도체패턴(10)의 적어도 하나 이상의 도체전극이 제3 또는 제4 도체패턴의 적어도 하나 이상의 도체전극에 전기적으로 연결되어 제3 세트의 커패시터 또는 커패시터를 형성한다. 전극을 제공하기 위해, 제1, 제2, 제3, 제4의 도체패턴(12, 14, 22, 24)은 한 예에서 이용되는 금속 및 구리 등과 같은 도전체 재료를 포함한다. 다양한 유전체재료가 유전성 필름 또는 재료(16, 26)로 이용될 수 있다. 한 예에서는, 적어도 하나 이상의 제1 및 제2의 유전성 필름(16, 26)이 약 40 이상의 유전상수를 가질 수 있다. 또한, 유기질 또는 비유기질 재료, 또는 그 조합이 제1 및 제2의 유전성 필름(16, 26)으로 이용될 수 있다.
제1, 제2, 제3, 제4의 도체패턴의 전극 사이에 커패시터를 형성하는 것은 무수한 가능성을 가진다. 전극 커플링 및 형상에 따라, 도 3에 도시된 매립식 커패시터 코어(100)는 모든 전극에 의해 결합적으로 형성된 단일 커패시터 또는 전극쌍마다 따로 형성된 다수의 별도의 커패시터를 제공할 수 있다. 다시 말해서, 다수의 커패시터가 수평, 수직 또는 그 조합으로 배치될 수 있다. 도 4는 코어 10과 코어 20의 별도의 전극이 연결되는 방법을 도시한 개요도이다. 어떤 예에서는, 전극 “교차적으로” 연결되어 하나 이상의 커패시터를 제공할 수 있다. 예를 들어, 코어 10과 코어 20은 단일 커패시터 또는 두 개 이상의 커패시터로서의 다수의 커 패시터를 결합적으로 제공할 수 있다. 한 예에서는, 전극 A1 내지 A6가 하나의 단자에 결합적으로 연결되고, 전극 B1 내지 B6가 다른 하나의 단자에 결합적으로 연결되어, 적어도 A1-B1, A2-B2, A3-B3, A4-B4, A5-B5, A6-B6, A1-B2, B2-A3, B1-A2, A2-B3, B1-A4, A2-B5, B3-A6, A4-B5, B5-A6, B4-A5 및 A5-B6전극쌍의 각각의 사이에 커패시터를 형성한다.
도체패턴 및 그러한 도체패턴에서의 전극의 커플링이 다양한 방식으로 변경되어 매립식 디커플링 커패시터 또는 기타의 용량성 장치로서의 다양한 설계요구를 수용할 수 있다. 위 예는 단지 예시적인 것이며, 당분야의 숙련자에 의해 이 응용예의 가르침에 근거하여 다양한 응용예에 대한 다양한 설계변화가 이루어질 수 있다.
앞서 예시된 바와 같은 매립식 커패시터 코어의 설계로 인해, 매립식코어는 회로기판 속에 합체되어 회로기판의 표면영역을 차지함이 없이 적절한 용량을 제공할 수 있다. 도 5는 매립식 커패시터 코어(510)를 합체시킨 회로기판(500)의 개요도이다. 어떤 예에서는, 매립식 커패시터 코어(510)가 하나 이상의 커패시터를 제공할 수 있고, 별도의 커패시터가 IC(400)의 별도의 단자 또는 별도의 단자쌍에 연결될 수 있다. 그리고, 도체경로 등과 같은 수직 연결부(512)가 그러한 연결부의 형성에 이용될 수 있다. 한 예에서는, 코어 510과 유사한 하나 이상의 매립식 커패시터 코어가 회로기판(500)에 합체될 수 있다. 예를 들어, 회로기판(500)은 두 개 이상의 매립식 커패시터 코어 및 하나 이상의 배선층을 갖는 다층 구조를 가질 수 있다.
도 6은 회로기판의 상측에서 본 매립식 커패시터 장치(510)의 개요도이다. 예를 들어, 도시된 바와 같은 매립식 커패시터 장치(510)는 다층 회로기판 내의 하나 이상의 층 등과 같은 회로기판의 일부로서 회로기판에 합체될 수 있다. 어떤 예에서는, 회로기판 상에 배치된 IC의 별도의 단자 또는 단자 세트 별도의 디커플링 커패시터 등과 같은 별도의 커패시터로 연결될 수 있다. 그러므로, 매립식 커패시터 장치(510)는 공통 커플링 영역을 갖는 별도의 커패시터 섹션으로 분할되어 IC의 단자 또는 단자 세트에 대한 직접 커플링을 제공하고, 공통 커플링 영역은 IC의 아래 또는 바로 아래에 있다.
도 5에 도시된 회로기판 500 등과 같은 회로기판은 그 층 중의 하나로서 매립식 커패시터 장치(510)를 갖는 다층 회로기판일 수 있다. 회로기판(500)은 IC(400)가 장착되어 있을 수 있다. 예를 들어, 전기회로장치를 내장하고 패키징되거나 패키징되지 않은 형태일 수 있는 IC(400)는 영역(402) 즉, 도 6에 도시된 부분을 차지할 수 있다. 어떤 예에서는, 회로기판(500)이 IC의 아래 또는 바로 아래에 있는 공통 커플링 영역(404)을 가질 수 있으며, 공통 커플링 영역(404)은 IC의 단자의 일부로부터 매립식 커패시터 장치로 도체배선 또는 경로 등과 같은 형태로 형성되는 직접 커플링을 허용할 수도 있다. 도 6의 공통 커플링 영역(404)을 위한 영역은 단지 예시적인 것이며, 공통 커플링 영역(404)은 IC 영역(402) 또는 도 5의 IC(400)의 모든 핀을 포괄하는 영역만큼이나 클 수 있음을 주목해야 한다.
한 예에서는, 매립식 커패시터 장치가 도 6의 도시면과 평행한 평면인 동일한 수평면 상에 배치되어 있는 두 개 이상의 커패시터 섹션을 가질 수 있다. 예를 들어, 도 6을 보면, 매립식커패시터가 서로 인접한 제1 커패시터 섹션(510a)과 제2 커패시터 섹션(510b)을 포함하고 그 두 개의 섹션 사이에 있는 절연 재료(512)를 가진다. 도 6이 하나의 매립식 커패시터 장치(510)에 12개의 별도의 커패시터 섹션을 가지는 것을 예시하고 있을지라도, 하나의 매립식 커패시터 장치에 있는 섹션의 수는 다양한 설계요구에 맞춰 변할 수 있다. 또한, 각각의 커패시터 섹션은 공통 커플링 영역(404)으로부터 바같쪽으로 연장하고 영역(404) 내에서 또는 영역(404)으로부터 외부로 연장한 후에 그 형상이 변하여 적절한 용량치 및 작동 특성을 제공한다.
도 6을 다시 보면, 예를 들어 제1 커패시터 섹션(510a)을 보면, 커패시터 섹션(510a)은 IC의 영역(404) 위에 있는 제1 단자 세트에 대해 적어도 하나 이상의 커패시터를 제공할 수 있다. 또한, 제1 커패시터 섹션(510a)의 일부는 공통 커플링 영역(404)에 있고 공통 커플링 영역(404)에 배치된 제1 단자 세트에 대한 그 커플링을 가질 수 있다. 커플링은 영역(404)에 작은 원으로 표시된 하나 이상의 배선경로 또는 수직경로에 의해 이루어질 수 있다. 설계 및/또는 작동요구에 따라, IC는 커패시터에 대한 외부의 커플링을 요구하는 하나 이상의 단자 또는 단자 세트를 가질 수 있다. 예를 들어, 제1 단자 세트는 IC를 위한 한 쌍의 전력공급단자에 연결될 수 있다. 제1 커패시터 섹션(510a)과 마찬가지로, 제2 커패시터 섹션(510b)은 IC의 제2 단자 세트에 대해 적어도 하나 이상의 커패시터를 제공할 수 있다. 그리고, 제2 커패시터 섹션(510b)의 일부는 공통 커플링 영역(404)에 있고, 공통 커플링 영역(404)에 배치된 제2 단자 세트에 대한 그 커플링을 가질 수 있다. 마찬가지로, 커플링은 하나 이상의 배선경로 또는 수직경로에 의해 이루어질 수 있다. 예를 들어, 제2 단자 세트는 IC를 위한 또다른 쌍의 전력공급단자 또는 한 쌍의 신호 단자에 연결될 수 있다. 어떤 예에서는, 커패시터 섹션 수직으로 배치된 다층 구조를 가지면, 공통 커플링 영역은 다층 구조의 하나의 또는 다수의 층으로 연장할 수 있다. 또한, 도시된 바와 같은 별도의 커패시터 섹션이 수평배치되어 있을지라도, 다른 예에서는 그 것들이 수직배치 또는 조합 (일부 수직 및 일부 수평)일 수 있다.
도 6에 도시된 에에서, 제1 및 제2의 커패시터 섹션(510a, 510b)은 회로기판(500)에 매립된 매립식 커패시터 코어의 적어도 하나 이상의 공통평면에 속한다. 예를 들어 도4의 매립식커패시터 코어를 이용하여, 제1 커패시터 섹션(510a)이 전극 A1, B1, A4 및 B4에 의해 형성되고, 제2 커패시터 섹션(510b)이 전극 B2, A2, B5 및 A5에 의해 형성될 수 있다. 매립식커패시터 코어가 좀더 많은 층을 가지면, 각각의 커패시터 섹션도 커패시터 코어의 부가적인 층에 있는 전극을 가질 수 있다.
도 7은 매립식 커패시터 장치를 나누는 또다른 개요도이다. 도 7을 보면, 매립식 커패시터 장치는 도 7에 도시된 몇 개의 직사각형 커패시터 섹션(510a-510h)과 도 7에 도시되지 않은 부가적인 섹션(510i)으로 나누어질 수 있다. 이 예에서, 커패시터 섹션(510a-510d)은 그 일부를 IC의 아래에 있는 공통 커플링 영역(404)에 남겨 둠으로써 배선경로를 연장함이 없이 이러한 네개의 커패시터 섹션으로부터의 직접 커플링을 허용한다. 그러나, 어떤 예에서는, IC가 네개 이상의 외 부의 커패시터 또는 네개 이상의 커패시터 섹션을 요구하는 네개 이상의 단자 또는 단자 세트를 가질 수 있다. IC ed과 같은 커패시터 섹션 510e, 510f, 510g, 510h, 510i, 510j 등의 부가적인 커패시터 또는 커패시터 섹션은 긴 배선경로를 갖는 어떤 배선을 통과할 것이 요구될 수도 있다. 어떤 예에서는, 도 7에 도시된 것과 같은 그 배선경로가 어떤 유도효과를 일으킬 수 있는 얇은 경로일 수 있다. 매립식 커패시터 장치 및 배선층을 포함하는 회로기판의 설계에 따라, 어떤 경우에는 유도효과가 바람직스럽지 못할 수 있고, 커패시터 섹션(510e-510j)을 포함하는 외부의 커패시터 루프의 효용성을 해칠 수 있다.
도 8은 매립식 커패시터 장치를 나누는 또다른 개요도이다. 도 8을 보면, 매립식 커패시터 장치가 다수의 직사각형 커패시터 섹션으로 나누어질 수 있다. 어떤 예에서는, 그러한 커패시터 섹션이 IC 또는 커패시터 섹션을 요구하는 공통 커플링 영역에 대응하는 영역에 딱 맞추거나 근접하게 하는 방식으로 나누어질 수 있으며, 그럼으로써 IC로부터 대응하는 커패시터 섹션으로의 직접 또는 덜 간접적인 커플링을 허용한다. 그러나, 어떤 예에서는, 일부의 IC가 세 개 또는 네개 이상의 외부의 커패시터 또는 세 개 또는 네개 이상의 커패시터 섹션을 요구하는 세 개 또는 네개 이상의 단자 또는 단자 세트를 가질 수 있다. 그리고, IC로부터 그 대응하는 커패시터 섹션 중 일부로의 외부의 커플링의 일부는 여전히 긴 배선경로를 통과할 것이 요구되며, 그 것은 어떤 유도효과를 유발하거나 또는 어떤 경우에는 외부의 커패시터 루프의 효용성을 해칠 수 있다.
어떤 예에서는, 매립식 커패시터 장치가 IC의 디커플링 커패시터로서 채택될 수 있다. IC의 다양한 설계요구로 인해, 어떤 경우에는 일부 또는 전부의 IC 단자 세트를 위한 하나 이상의 커패시터를 요구할 수도 있다. 예를 들어, 한 쌍의 전력 단자 세트는 다양한 주파수의 노이즈를 줄이는 것 등과 같이 좀더 양호한 특성을 제공하기 위해 평행한 두 개 또는 세 개의 커패시터를 요구할 수도 있다. 예를 들어, 다양한 용량치 또는 다양한 형상의 커패시터가 다양한 주파수 응답을 가질 수 있고, 그럼으로써 다양한 주파수를 포괄하는 노이즈에 대한 좀더 양호한 노이즈제거효과를 제공한다.
두 개 이상의 커패시터를 갖는 커패시터 섹션이 수직, 수평, 또는 그 모두로 조합된 커패시터를 가질 수 있다. 도 9a 및 9b는 수직으로 조합된 세 개의 커패시터를 갖는 커패시터 섹션을 제공하는 두 개의 개요도이다. 도 9a를 보면, 좌측에 수직으로 배치된 세 개의 커패시터가 수직경로를 통해 IC의 제1 단자 세트에 연결되어 있꼬, 좌측에 수직으로 배치된 세 개의 커패시터도 수직경로를 통해 IC의 제2 단자 세트에 연결되어 있가. 도 9b를 보면, 좌측에 수직으로 배치된 세 개의 커패시터는 수직경로를 통해 IC의 제1 단자 세트에 연결된 제1 커패시터 섹션에 속한다. 그리고, 우측에 수직으로 배치된 세 개의 커패시터는 수직경로를 통해 IC의 제2 단자 세트에 연결된 제2 커패시터 섹션에 속한다. 도 9b에서, 제1 및 제2의 커패시터 섹션의 수직경로는 IC의 아래 또는 바로 아래에 있는 하나의 공통 커플링 영역에 밀접하게 배치된다.
도 10a 및 10b는 수평조합된 세 개의 커패시터를 갖는 커패시터 섹션의 개요도이다. 도 10a는 사시방향에서 본 커패시터 섹션을 도시하고, 도 10b는 상측에서 본 커패시터 섹션을 도시한다. 도 10a를 보면, 커패시터 섹션은 동일형상 또는 유사형상을 갖는 두 개 이상의 도체패턴을 가질 수 있다. 각각의 도체패턴은 제1 전극(510a1), 제2 전극(510a2) 및 제3 전극(510a3) 등과 같이 서로 연결을 유지하고 있는 몇 개의 전극영역으로 나누어질 수 있다. 도 10a에 도시된 다층 도체패턴 형상으로 인해, 제1 전극(510a1) 및 도체패턴의 다른 층으로부터의 중첩 또는 대응 전극이 제1 커패시터를 제공하고, 제2 전극(510a2) 및 도체패턴의 다른 층으로부터의 중첩 또는 대응 전극이 제2 커패시터를 제공하며, 제3 전극(510a3) 및 도체패턴의 다른 층으로부터의 중첩 또는 대응 전극이 제3 커패시터를 제공할 수 있다.
한 예에서는, 상이한 용량치의 세 개의 커패시터가 그러한 형상으로부터 제공될 수 있다. 예를 들어, 제1 전극(510a1)을 포함하는 커패시터는 셋 중에서 가장 큰 용량치를 제공하고, 제2 전극(510a2)을 포함하는 커패시터는 셋 중에서 두번째로 큰 용량치를 제공하며, 제3 전극(510a3)을 포함하는 커패시터는 셋 중에서 가장 작은 용량치를 제공할 수 있다. 다수의 커패시터를 갖는 조합된 장치는 별도의 주파수 스펙트럼 상에서의 양호한 노이즈감소효과를 제공하는 것 등과 같이 좀더 양호한 주파수 응답을 제공하게 할 수 있다. 도 10a 및 10b에 예시된 예에서, 도시된 커패시터 섹션은 병렬 연결되고 수평조합된 세 개의 커패시터를 포함할 수 있다. 도시된 예에서, 커패시터는 부가적인 배선에 의존하지 않고 제1, 제2 및 제3 전극(510a1-510a3) 사이의 연결부 자체의 설계에 의해 병렬로 연결되어 있다. 그러므로, 커패시터 섹션은 어떤 예에서는 긴 배선경로로 인한 바람직스럽지 못한 효과를 가짐이 없이 다수의 커패시터를 제공할 수 있다. 도 10b는 상측에서 본 도 10a에 도시된 커패시터 섹션의 개요도이다.
하나의 커패시터 섹션을 제공하도록 두 개 이상의 커패시터를 조합하는 형상은 앞서 예시한 공통 커플링 영역을 갖는 형상에 적용될 수도 있다. 도 11a 및 11b는 네개의 커패시터 섹션을 갖고 각각의 커패시터 섹션이 수평조합된 두 개 이상의 커패시터를 갖는 매립식 커패시터 장치의 개요도이다. 다층 구조를 갖는 회로기판은 그 층 중의 하나로서 도 11a에 도시된 것과 유사한 매립식 커패시터 장치를 합체시킬 수 있다. 회로기판은 도 11b에 도시된 다수의 핀을 갖는 IC 등과 같은 IC가 장착되어 있을 수 있다. 도 11a의 중심에 도시된 공통 커플링 영역(406), 즉 점선으로 둘러싸인 영역이 IC의 아래 또는 바로 아래에 있고 일부의 IC 단자로부터 매립식 커패시터 장치로의 적어도 일부의 직접 커플링을 제공하기 위해 이용될 수 있다. 예를 들어, 직접 커플링은 IC 단자로부터 커패시터 섹션(510m-510p) 등과 같은 대응하는 커패시터 섹션으로 연장하는 수직경로의 형태일 수 있으며, 공통 커플링 영역(408)을 제공하는 것은 하나 이상의 커패시터가 길다란 배선을 통과하지 않고 때로는 수직경로를 직접 통화하여 IC의 핀 또는 단자에 직접 연결되게 한다. 어떤 예에서는, 공통 커플링 영역(408)이 한 세트 이상의 단자로부터 다수의 커패시터로의 커플링을 배선길이증가 없이 동시에 제공할 수 있다.
도 6에 도시된 커패시터 섹션과 마찬가지로, 도 11a에 도시된 커패시터 섹션은 도 11a의 도시면과 평행한 평면인 동일한 수평면 상에 배치될 수 있다. 예를 들어, 도 11a를 보면, 매립식커패시터가 서로 인접한 제1 커패시터 섹션(510m) 및 제2 커패시터 섹션(510n)을 포함하고, 그 두 개의 섹션 사이에 있는 절연재료를 가 진다. 도 11a가 하나의 매립식 커패시터 장치에 네개의 커패시터 섹션을 가지는 개요도를 도시하고 있을지라도, 하나의 매립식 커패시터 장치의 섹션의 수는 다양한 설계조건에 맞춰 변할 수 있다. 또한, 각각의 커패시터 섹션은 공통 커플링 영역으로부터 바같쪽으로 연장하고, 영역(404) 내 또는 영역(404)로부터 연장해 나간 후에 적절한 용량치 및 작동 특성을 제공하도록 그 형상을 변화시킬 수 있다.
단일의 커패시터 섹션의 커패시터를 수직 또는 수평으로 조합하는 것 외에, 커패시터 섹션은 좀더 많은 좀더 많은 커패시터 또는 좀더 선택적인 커패시터 값을 제공하기 위해 두 종류의 조합 모두를 동시에 가질 수 있다. 또한, 어떤 예에서는, 하나 이상의 커패시터를 포함하는 커패시터 장치가 다양한 위치에서 회로기판에 합체될 수 있다. 예를 들어, 매립식 커패시터 장치가 회로기판의 중심층 또는 그 근처에 배치될 수 있다. 또다른 예에서는, 매립식 커패시터 장치는 두 개 이상의 매립식 커패시터 코어를 포함하고, 그 중의 하나는 회로기판의 최상부 근처에 있으며, 그 중의 또다른 하나는 회로기판의 최하부의 근처에 있을 수 있다. 어떤 예에서는, 매립식 커패시터 장치가 회로기판에 있는 전력 배선층 및 접지 배선층을 가질 수 있으며, 전력 배선층 및/또는 접지 배선층은 매립식 커패시터 장치 또는 필요한 연결부를 제공하기 위한 그 매립식 코어 중 하나에 밀접하거나 근접하게 배치될 수 있다.
앞서 언급했듯이, 매립식 커패시터 장치, 그 형상 및 관련 응용예의 예가 제공되어 있다. 당분야의 숙련자는 여기에 설명된 광의의 발명개념을 벗어남이 없이 앞서 설명한 실시예의 변화가 가능함을 알 것이다. 따라서, 이 발명은 설명된 특정한 실시예로 제한될 것이 아니라, 청구범위에 의해 정해지는 발명의 사상 및 범위 내의 변경을 포함하고자 한다.

Claims (21)

  1. 집적회로가 형성되어 있고 상기 집적회로 아래에 있는 공통 커플링 영역을 갖는 매립식 커패시터 장치에 있어서,
    상기 집적회로 의 제1 단자 세트 에 대해 적어도 하나 이상의 커패시터를 제공하는 제1 커패시터 섹션 및, 상기 집적회로 의 제2 단자 세트에 대해 적어도 하나 이상의 커패시터를 제공하는 제2 커패시터 섹션을 포함하고,
    상기 제1 커패시터 섹션의 일부가 상기 공통 커플링 영역 내에 있고 상기 제1 단자 세트에 대한 그 커플링이 상기 공통 커플링 영역에 배치되어 있으며,
    상기 제2 커패시터 섹션의 일부가 상기 공통 커플링 영역 내에 있고 상기 제2 단자 세트에 대한 그 커플링이 상기 공통 커플링 영역에 배치되어 있으며,
    상기 제1 및 제2의 커패시터 섹션이 수평으로 배치된 적어도 둘 이상의 커패시터 섹션을 갖는 적어도 하나 이상의 평면에 속하는 것을 특징으로 하는 상기 매립식 커패시터 장치.
  2. 청구항 1에 있어서,
    상기 제1 커패시터 섹션과 제2 커패시터 섹션이, 제1 도체전극과 제2 도체전극 중 적어도 하나를 포함하는 제1 도체패턴과, 제1 도체전극과 제2 도체전극 중 적어도 하나를 포함하는 제2 도체패턴 및, 상기 제1 도체패턴과 상기 제2 도체패턴 사이의 제1 유전체재료를 포함하고,
    상기 제2 도체패턴의 상기 제1 도체전극은 상기 제1 도체패턴의 상기 제1 도체전극에 대응하며, 상기 제2 도체패턴의 상기 제2 도체전극은 상기 제1 도체패턴의 상기 제2 도체전극에 대응하는 것을 특징으로 하는 매립식 커패시터 장치.
  3. 청구항 2에 있어서,
    상기 제1 커패시터 섹션과 제2 커패시터 섹션이 모두 수평하게 배치된 상기 적어도 둘 이상의 커패시터 섹션을 제공하는 적어도 하나 이상의 평평한 다층구조에 속하고,
    상기 제1 커패시터 섹션과 상기 제2 커패시터 섹션은, 제1 도체전극과 제2 도체전극 중 적어도 하나를 포함하는 제3 도체패턴과, 제1 도체전극과 제2 도체전극 중 적어도 하나를 포함하는 제4 도체패턴과, 상기 제1 도체패턴과 상기 제2 도체패턴 사이에 있는 제2 유전체재료 및, 상기 제1 및 제2의 도체패턴들 중의 하나와 상기 제3 및 제4의 도체패턴들 중 하나의 사이에 있는 층간 유전체재료를 부가적으로 포함하고,
    상기 제3 및 제4의 도체패턴들의 상기 제1 도체전극은 상기 제1 도체패턴의 상기 제1 도체전극에 대응하며, 상기 제3 및 제4의 도체패턴들의 상기 제2 도체전극은 상기 제1 도체패턴의 상기 제2 도체전극에 대응하는 것을 특징으로 하는 매립식 커패시터 장치.
  4. 청구항 3에 있어서,
    상기 제1 커패시터 섹션이 상기 제1, 제2, 제3, 제4의 도체패턴들의 상기 제1 전극을 포함하고, 상기 제2 커패시터 섹션이 상기 제1, 제2, 제3, 제4의 도체패턴들의 상기 제2 전극을 포함하는 것을 특징으로 하는 매립식 커패시터 장치.
  5. 청구항 1에 있어서,
    상기 제1 커패시터 섹션과 상기 제2 커패시터 섹션이 상기 공통 커플링 영역 내에 배치된 적어도 하나 이상의 도체경로를 통해 서로 전기적으로 연결되어 있는 것을 특징으로 하는 매립식 커패시터 장치.
  6. 청구항 1에 있어서,
    상기 매립식 커패시터 장치가 상기 집적회로를 위한 적어도 하나의 매립식 디커플링 커패시터의 역할을 하는 것을 특징으로 하는 매립식 커패시터 장치.
  7. 청구항 1에 있어서,
    상기 제1 커패시터 섹션과 상기 제2 커패시터 섹션 중 적어도 하나 이상이 전기적 병렬연결된 적어도 둘 이상의 별도의 용량성 장치를 포함하는 것을 특징으로 하는 매립식 커패시터 장치.
  8. 집적회로가 형성되어 있고 상기 집적회로 아래에 있는 공통 커필링 영역을 갖는 매립식 커패시터 장치에 있어서,
    상기 집적회로 의 제1 단자 세트 에 대해 적어도 하나 이상의 커패시터를 제공하는 제1 커패시터 섹션 및, 상기 집적회로 의 제2 단자 세트 에 대해 적어도 하나 이상의 커패시터를 제공하는 제2 커패시터 섹션을 포함하고,
    상기 제1 커패시터 섹션의 일부가 상기 공통 커플링 영역 내에 있고 상기 제1 단자 세트에 대한 그 커플링이 상기 공통 커플링 영역에 배치되어 있으며,
    상기 제2 커패시터 섹션의 일부가 상기 공통 커플링 영역 내에 있고 상기 제2 단자 세트에 대한 그 커플링이 상기 공통 커플링 영역에 배치되어 있는 것을 특징으로 하는 상기 매립식 커패시터 장치.
  9. 청구항 8에 있어서,
    상기 제1 커패시터 섹션과 제2 커패시터 섹션이, 제1 도체전극과 제2 도체전극 중 적어도 하나를 포함하는 제1 도체패턴과, 제1 도체전극과 제2 도체전극 중 적어도 하나를 포함하는 제2 도체패턴 및, 상기 제1 도체패턴과 상기 제2 도체패턴 사이의 제1 유전체재료를 포함하고,
    상기 제2 도체패턴의 상기 제1 도체전극은 상기 제1 도체패턴의 상기 제1 도체전극에 대응하며, 상기 제2 도체패턴의 상기 제2 도체전극은 상기 제1 도체패턴의 상기 제2 도체전극에 대응하는 것을 특징으로 하는 매립식 커패시터 장치.
  10. 청구항 9에 있어서,
    상기 제1 커패시터 섹션과 제2 커패시터 섹션이 모두 수평하게 배치된 상기 적어도 둘 이상의 커패시터 섹션을 제공하는 적어도 하나 이상의 평평한 다층구조에 속하고,
    상기 제1 커패시터 섹션과 상기 제2 커패시터 섹션은, 제1 도체전극과 제2 도체전극 중 적어도 하나를 포함하는 제3 도체패턴과, 제1 도체전극과 제2 도체전극 중 적어도 하나를 포함하는 제4 도체패턴과, 상기 제1 도체패턴과 상기 제2 도체패턴 사이에 있는 제2 유전체재료 및, 상기 제1 및 제2의 도체패턴들 중의 하나와 상기 제3 및 제4의 도체패턴들 중 하나의 사이에 있는 층간 유전체재료를 부가적으로 포함하고,
    상기 제3 및 제4의 도체패턴들의 상기 제1 도체전극은 상기 제1 도체패턴의 상기 제1 도체전극에 대응하며, 상기 제3 및 제4의 도체패턴들의 상기 제2 도체전극은 상기 제1 도체패턴의 상기 제2 도체전극에 대응하는 것을 특징으로 하는 매립식 커패시터 장치.
  11. 청구항 10에 있어서,
    상기 제1 커패시터 섹션이 상기 제1, 제2, 제3, 제4의 도체패턴들의 상기 제1 전극을 포함하고, 상기 제2 커패시터 섹션이 상기 제1, 제2, 제3, 제4의 도체패턴들의 상기 제2 전극을 포함하는 것을 특징으로 하는 매립식 커패시터 장치.
  12. 청구항 8에 있어서,
    상기 제1 커패시터 섹션과 상기 제2 커패시터 섹션이 상기 공통 커플링 영역 에 있는 적어도 하나 이상의 도체경로를 통해 서로 전기적으로 연결되어 있는 것을 특징으로 하는 매립식 커패시터 장치.
  13. 청구항 8에 있어서,
    상기 제1 커패시터 섹션과 상기 제2 커패시터 섹션 중 적어도 하나 이상이 전기적 병렬연결된 적어도 둘 이상의 별도의 용량성 장치를 포함하는 것을 특징으로 하는 매립식 커패시터 장치.
  14. 적어도 하나 이상의 매립식 커패시터 장치를 포함하는 인쇄회로기판에 있어서,
    각각의 매립식 커패시터 장치는 다수의 커패시터구조를 형성하는 다수의 층을 포함하며,
    상기 매립식 커패시터 장치가 적어도 둘 이상의 커패시터 섹션을 포함하고,
    각각의 커패시터 섹션의 일부는 적어도 하나 이상의 집적회로를 위한 공통 커플링 영역 내에 있는 것을 징으로 하는 인쇄회로기판.
  15. 청구항 14에 있어서,
    상기 다수의 층이 다수의 층의 도체패턴을 포함하고, 적어도 하나 이상의 유전체층이 도체패턴들의 상기 다수의 층 사이에 있는 것을 특징으로 하는 인쇄회로기판.
  16. 청구항 14에 있어서,
    상기 두 개의 커패시터 섹션 모두가 수평으로 배치된 적어도 둘 이상의 커패시터 섹션을 갖는 적어도 하나 이상의 평평한 다층구조에 속하고,
    상기 두 개의 커패시터 섹션은,
    상기 집적회로에 대해 적어도 하나 이상의 디커플링 커패시터를 제공하는 제1 커패시터 섹션 및, 상기 집적회로에 대해 적어도 하나 이상의 디커플링 커패시터를 제공하는 제2 커패시터 섹션을 포함하는 것을 특징으로 하는 인쇄회로기판.
  17. 청구항 16에 있어서,
    상기 제1 커패시터 섹션 및 제2 커패시터 섹션이,
    적어도 하나의 제1 도체전극 및 제2 도체전극을 포함하는 제1 도체패턴과, 적어도 하나의 제1 도체전극 및 제2 도체전극을 포함하는 제2 도체패턴 및, 상기 제1 도체패턴과 상기 제2 도체패턴의 사이에 있는 제1 유전체재료를 포함하고,
    상기 제2 도체패턴의 상기 제1 도체전극은 상기 제1 도체패턴의 상기 제1 도체전극에 대응하고, 상기 제2 도체패턴의 상기 제2 도체전극은 상기 제1 도체패턴의 상기 제2 도체전극에 대응하는 것을 특징으로 하는 인쇄회로기판.
  18. 청구항 17에 있어서,
    상기 제1 커패시터 섹션 및 제2 커패시터 섹션이,
    적어도 하나의 제1 도체전극 및 제2 도체전극을 포함하는 제3 도체패턴과, 적어도 하나의 제1 도체전극 및 제2 도체전극을 포함하는 제4 도체패턴과, 상기 제1 도체패턴과 상기 제2 도체패턴의 사이에 있는 제2 유전체재료 및, 상기 제1과 제2의 도체패턴 중 하나와 상기 제3과 제4의 도체패턴 중 하나의 사이에 있는 층간 유전체재료를 부가적으로 포함하고,
    상기 제3 및 제4의 도체패턴의 상기 제1 도체전극은 상기 제1 도체패턴의 상기 제1 도체전극에 대응하고, 상기 제3 및 제4의 도체패턴의 상기 제2 도체전극은 상기 제1 도체패턴의 상기 제2 도체전극에 대응하는 것을 특징으로 하는 인쇄회로기판.
  19. 청구항 18에 있어서,
    상기 제1 커패시터 섹션이 상기 제1, 제2, 제3, 제4의 도체패턴의 상기 제1 전극을 포함하고, 상기 제2 커패시터 섹션은 상기 제1, 제2, 제3, 제4의 도체패턴의 상기 제2 전극을 포함하는 것을 특징으로 하는 인쇄회로기판.
  20. 청구항 16에 있어서,
    상기 제1 커패시터 섹션 및 상기 제2 커패시터 섹션이 상기 공통 커플링 영역에 있는 적어도 하나 이상의 도체경로를 통해 서로 전기적으로 연결되어 있는 것을 특징으로 하는 인쇄회로기판.
  21. 청구항 16에 있어서,
    상기 두 개의 커패시터 섹션 중 적어도 하나 이상은 전기적으로 병렬 연결된 적어도 둘 이상의 별도의 용량성 장치를 포함하는 것을 특징으로 하는 인쇄회로기판.
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