KR20070021656A - 고농도로 도핑된 실리콘 박막의 형성 방법 및 이를 이용한비휘발성 메모리 장치의 제조 방법 - Google Patents

고농도로 도핑된 실리콘 박막의 형성 방법 및 이를 이용한비휘발성 메모리 장치의 제조 방법 Download PDF

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Abstract

고농도로 도핑된 실리콘 박막의 형성 방법 및 이를 이용한 비휘발성 메모리 장치의 제조 방법이 개시되어 있다. 기판을 챔버 내에 로딩한다. 챔버 내부에 실리콘 소오스 가스를 공급하여 기판 상에 비정질상의 실리콘층을 형성한다. 챔버 내부에 도판트 소오스 가스를 공급하여 실리콘층 상에 도판트층을 흡착시킨다. 실리콘 소오스 가스를 공급하는 단계와 도판트 소오스 가스를 공급하는 단계를 교대로 실시하여 복수개의 실리콘층과 복수개의 도판트층으로 이루어진 실리콘 박막을 형성한다. 인(P)과 같은 도판트가 고용 한계 이상으로 도핑된 실리콘 박막을 형성할 수 있으므로, 후속의 열처리 공정에 의해 실리콘 박막 내의 도판트가 외방 확산되더라도 실리콘 박막 내의 도판트 농도를 고농도로 유지할 수 있다.

Description

고농도로 도핑된 실리콘 박막의 형성 방법 및 이를 이용한 비휘발성 메모리 장치의 제조 방법{Method of forming heavily doped silicon thin film and method of manufacturing non-volatile memory device using the same}
도 1은 통상적인 NAND형 플래시 메모리 셀의 단면도이다.
도 2는 본 발명에 의한 고농도로 도핑된 실리콘 박막의 형성 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 의한 요철 형상의 플로팅 게이트를 갖는 NAND형 플래시 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
50, 100 : 기판 52a, 52b, 52c, 52d : 실리콘층
54a, 54b, 54c : 도판트층 55 : 실리콘 박막
102 : 패드 산화막 104 : 패드 질화막
106 : 트렌치 108 : 필드 산화막
110 : 터널 유전막 112 : 플로팅 게이트층
114 : 희생층 116 : 층간 유전막
118 : 컨트롤 게이트층
본 발명은 실리콘 박막의 형성 방법에 관한 것으로, 보다 상세하게는 고농도로 도핑된 실리콘 박막의 형성 방법 및 이를 이용한 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래시 메모리에 대한 수요가 늘고 있다.
플래시 메모리 셀은 일반적으로 반도체 기판 상에 형성된 플로팅 게이트를 구비하는 수직 적층형 게이트 구조를 갖는다. 적층형 게이트 구조는 전형적으로 하나 이상의 터널 유전막 또는 층간 유전막과, 상기 플로팅 게이트의 위 또는 주변에 형성된 컨트롤 게이트를 포함한다.
플래시 메모리 셀을 회로적 관점에서 살펴보면, n개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인과 접지라인(ground line) 사이에 병렬로 연결되어 있는 NAND형과, 각각의 셀 트랜지 스터들이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 NOR형으로 구분할 수 있다. NOR형 플래시 메모리 셀은 고속 동작에 유리한 반면, NAND형 플래시 메모리 셀은 고집적화에 유리하다.
도 1은 통상적인 NAND형 플래시 메모리 셀의 단면도이다.
도 1을 참조하면, NAND형 플래시 메모리 셀은 반도체 기판(10) 상에 터널 유전막(12)을 개재하여 형성된 플로팅 게이트(14)와, 상기 플로팅 게이트(14) 상에 층간 유전막(16)을 개재하여 형성된 컨트롤 게이트(18)를 구비하는 수직 적층형 게이트 구조를 갖는다.
여기서, 참조 부호 20은 메모리 셀 트랜지스터의 소오스/드레인 영역을 나타낸다.
상기 플로팅 게이트(14)는 메모리 셀의 프로그램 및 소거 동작시 터널링 소오스의 역할을 하기 때문에, 통상 불순물 도핑 균일도가 우수하고 저항 조절이 용이한 인-시튜 도핑된(in-situ doped) 폴리실리콘으로 형성한다.
상기 층간 유전막(16)은 플로팅 게이트(14) 내에 저장된 전하를 보존하는 역할을 하며, 통상 ONO(oxide/nitride/oxide)막으로 형성한다.
상기 컨트롤 게이트(18)는 메모리 셀의 프로그램 및 소거 동작시 기판(10)의 전자들을 플로팅 게이트(14)로 이동시키거나 플로팅 게이트(14) 내의 전자들을 기판(10)으로 이동시키기 위해 전압이 인가되는 층으로서, 통상 그 저항을 낮추기 위하여 폴리실리콘과 금속 또는 금속 실리사이드가 적층된 구조로 형성한다.
상기한 적층형 게이트 구조를 갖는 NAND형 플래시 메모리 장치에 있어서, 디 자인-룰이 0.12㎛ 이하로 축소되면서 메모리 셀 영역에서의 게이트 간격이 좁아짐에 따라, 인접한 메모리 셀의 플로팅 게이트와의 용량성 커플링(capacitive coupling)에 의한 기생 커패시턴스(Cs)의 발생으로 인하여 특정 메모리 셀의 문턱 전압(threshold voltage; Vth)이 변동되는 문제가 발생한다. 즉, 특정 메모리 셀의 문턱 전압은 인접한 메모리 셀이 프로그램 상태이면 증가하고, 인접한 메모리 셀이 소거 상태이면 감소하게 된다.
일반적으로 커패시턴스(C)는 다음의 식(1)로 나타낼 수 있다.
Figure 112005045664857-PAT00001
여기서, ε는 유전율을 나타내고, A는 유전막의 면적을 나타내고, d는 유전막의 두께를 나타낸다.
상기한 식 (1)로부터 알 수 있듯이, 상기 기생 커패시턴스(Cs)를 감소시키기 위해서는 메모리 셀과 메모리 셀 사이에 유전율이 낮은 물질로 이루어진 게이트 스페이서를 형성하거나 상기 플로팅 게이트(14)의 두께를 얇게 만들어 유전막의 유효 면적을 감소시켜야 한다.
종래에는 화학 기상 증착(chemical vapor deposition; CVD) 방법을 이용하여 약 500∼550℃의 온도에서 실란(SiH4) 가스 및 포스핀(PH3) 가스를 동시에 공급하여 인-시튜 도핑된 비정질실리콘막을 증착한 후, 열처리를 통하여 인(P)으로 도핑된 폴리실리콘으로 이루어진 플로팅 게이트를 형성하였다.
다음의 [표 1]은 상기한 방법으로 제조된 인(P)으로 도핑된 플로팅 게이트 폴리실리콘막을 약 800℃의 온도에서 30분 동안 어닐링한 다음, 상기 플로팅 게이트 폴리실리콘막의 두께에 따른 막 내의 인(P) 원자 농도를 측정한 결과를 나타낸 것이다.
[표 1]
폴리실리콘막의 두께(Å) 인 원자 농도(atom/㎤)
100 1.9E20
150 3.2E20
180 7.5E20
상기 [표 1]로부터 알 수 있듯이, 플로팅 게이트의 두께를 낮추면 플로팅 게이트 내의 도판트 농도, 즉 인(P) 농도가 감소하게 된다. 이것은, 상기 플로팅 게이트의 후속 열처리를 수행하는 동안 상기 인(P)의 외방 확산(out-diffusion)이 발생되는데, 전체적인 인(P)의 외방 확산 양은 실질적으로 동일하지만, 상기 폴리실리콘막의 두께가 얇아질수록 상대적인 인(P)의 회방 확산 양은 증가하기 때문이다.
이와 같이 플로팅 게이트 내의 인(P) 농도가 감소하면, 컨트롤 게이트에 전압을 인가할 때 상기 플로팅 게이트의 저부에 공핍층(depletion layer)이 형성된다. 상기 플로팅 게이트 내의 공핍층은 메모리 셀 트랜지스터의 게이트 유전막(즉, 터널 유전막)의 등가 산화막 두께(equivalent oxide thickness; EOT)를 증가시키고, 이로 인하여 메모리 셀의 동작 속도가 느려지는 문제가 발생하게 된다.
따라서, 본 발명의 일 목적은 도판트를 고용 한계 이상으로 도핑시킬 수 있는 실리콘 박막의 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 고농도로 도핑된 실리콘 박막으로 이루어진 플로팅 게이트를 갖는 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위하여 본 발명은, (a) 기판을 챔버 내에 로딩하는 단계; (b) 상기 챔버 내부에 실리콘 소오스 가스를 공급하여 상기 기판 상에 비정질상의 실리콘층을 형성하는 단계; (c) 상기 챔버 내부에 도판트 소오스 가스를 공급하여 상기 실리콘층 상에 도판트층을 흡착시키는 단계; 및 (d) 상기 (b) 단계 및 (c) 단계를 반복하여 복수개의 실리콘층과 복수개의 도판트층으로 이루어진 실리콘 박막을 형성하는 단계를 구비하는 것을 특징으로 하는 실리콘 박막의 형성 방법을 제공한다,
바람직하게는, 상기 실리콘 소오스 가스는 실란(SiH4), 디클로로실란(SiH2Cl2), 디실란(Si2H6), 사염화실리콘(SiCl4) 및 헥사클로로 디실란(Si2Cl6)의 군에서 선택된 어느 하나이다.
바람직하게는, 상기 도판트 소오스 가스는 포스핀(PH3) 가스 또는 아르신(AsH3) 가스 중의 어느 하나이다.
바람직하게는, 상기 (b) 단계에서, 최저부에 형성되는 실리콘층은 약 500∼600℃의 온도에서 증착하고, 상기 최저부의 실리콘층을 제외한 실리콘층들은 약 450∼500℃의 온도에서 증착한다.
바람직하게는, 상기 (c) 단계는 약 450∼500℃의 온도에서 실시하는 것을 특 징으로 하는 실리콘 박막의 형성 방법.
바람직하게는, 상기 챔버는 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 챔버이다.
상기 다른 목적을 달성하기 위하여 본 발명은, 액티브 영역과 필드 영역으로 구분되어진 반도체 기판 상에 터널 유전막을 형성하는 단계; 상기 터널 유전막 상에 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 상에 층간 유전막을 형성하는 단계; 및 상기 층간 유전막 상에 컨트롤 게이트를 형성하는 단계를 구비하는 비휘발성 메모리 장치의 제조 방법을 제공한다.
상기 플로팅 게이트를 형성하는 단계는 (a) 실리콘 소오스 가스를 공급하여 비정질상의 실리콘층을 형성하는 단계; (b) 도판트 소오스 가스를 공급하여 상기 실리콘층 상에 도판트층을 흡착시키는 단계; 및 (c) 상기 (a) 단계 및 (b) 단계를 반복하여 복수개의 실리콘층과 복수개의 도판트층으로 이루어진 실리콘 박막을 형성하는 단계를 포함하여 이루어진다.
바람직하게는, 상기 플로팅 게이트는 요철 형상으로 형성한다.
본 발명은 실란(SiH4)과 같은 실리콘 소오스 가스를 공급하여 비정질상의 실리콘층을 형성하는 단계와, 포스핀(PH3)과 같은 도판트 소오스 가스를 공급하여 상기 실리콘층 상에 도판트층을 흡착시키는 단계를 교대로 실시함으로써, 복수개의 실리콘층과 복수개의 도판트층으로 이루어진 실리콘 박막을 형성한다.
따라서, 인(P)과 같은 도판트가 고용 한계 이상으로 도핑된 실리콘 박막을 형성할 수 있으므로, 후속의 열처리 공정에 의해 실리콘 박막 내의 도판트가 외방 확산되더라도 상기 실리콘 박막 내의 도판트 농도를 고농도로 유지할 수 있다.
이와 같이 고농도로 도핑된 실리콘 박막을 플로팅 게이트에 적용할 경우, 상기 플로팅 게이트 내의 공핍층 형성을 억제하여 비휘발성 메모리 장치의 동작 속도 저하를 방지할 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 2는 본 발명에 의한 고농도로 도핑된 실리콘 박막의 단면도이다.
도 2를 참조하면, 본 발명에 의한 고농도로 도핑된 실리콘 박막(55)은 복수개의 실리콘층(52a, 52b, 52c, 52d, …)과 복수개의 도판트층(54a, 54b, 54c, …)이 교대로 적층된 다층 구조를 갖는다.
각각의 실리콘층(52a, 52b, 52c, 52d, …)은 실란(SiH4), 디클로로실란(SiH2Cl2; DCS), 디실란(Si2H6), 사염화실리콘(SiCl4) 또는 헥사클로로 디실란(Si2Cl6; HCD)과 같은 실리콘 소오스 가스, 바람직하게는 실란(SiH4) 가스를 이용한 저압 화학 기상 증착(LPCVD) 공정으로 형성된다.
각각의 실리콘층(52a, 52b, 52c, 52d, …)은 비정질상으로 증착된다. 상기 실리콘층(52a, 52b, 52c, 52d, …)들 중에서 첫 번째로 형성되는 층, 즉 최저부의 실리콘층(52a)은 증착 속도를 높이기 위하여 약 500∼600℃의 온도에서 형성되고, 나머지 층들(52b, 52c, 52d, …)은 약 450∼500℃의 저온에서 형성된다.
각각의 도판트층(54a, 54b, 54c, …)은 저압 화학 기상 증착(LPCVD)을 이용한 원자층 도핑(atomic-layer doping) 방법으로 형성된다.
즉, 도판트 소오스 가스, 예를 들어 포스핀(PH3) 가스 또는 아르신(AsH3) 가스에 각각의 실리콘층(52a, 52b, 52c, 52d, …)을 노출시키면, 각각의 실리콘층(52a, 52b, 52c, 52d, …) 상에 상기 도판트의 원자층 흡착이 이루어진다.
바람직하게는, 약 450∼500℃의 저온에서 각각의 실리콘층(52a, 52b, 52c, 52d, …)을 포스핀(PH3) 가스에 노출시켜 두 개 또는 세 개의 인(P) 원자층들을 각각의 실리콘층(52a, 52b, 52c, 52d, …)의 표면에 흡착시킴으로써 각각의 도판트층(54a, 54b, 54c, …)을 형성한다.
즉, 본 발명은 저압 화학 기상 증착(LPCVD) 방법에 의해 실란(SiH4) 가스와 포스핀(PH3) 가스를 교대로 공급함으로써 실리콘(Si) 층과 인(P) 층이 교대로 이루어진 다층 실리콘 박막(55)을 형성한다.
실란(SiH4) 가스 및 포스핀(PH3) 가스를 교대로 공급하여 고농도의 인(P)으로 도핑된 실리콘 박막을 에피텍시얼 성장시키는 종래 방법에 의하면, 실리콘 박막이 결정화되면서 성장되기 때문에 막 내의 평균 인(P) 원자 농도가 약 6×1020/㎤로서 인(P)을 고용 한계 이상으로 도핑시키지 못한다.
이에 반하여, 실란(SiH4) 가스 및 포스핀(PH3) 가스를 교대로 공급하여 고농도의 인(P)으로 도핑된 실리콘 박막(55)을 저압 화학 기상 증착 방법으로 형성하는 본 발명에 의하면, 상기 실리콘 박막(55)이 비정질상으로 증착되기 때문에 인(P)을 고용 한계 이상으로 도핑시킬 수 있다. 따라서, 평균 인(P) 원자 농도가 약 1ㅧ 1021/㎤ 이상으로 매우 높게 도핑된 실리콘 박막(55)을 얻을 수 있다.
본 발명에 의하면, 약 500∼550℃의 온도에서 실란(SiH4) 가스 및 포스핀(PH3) 가스를 동시에 공급하여 인-시튜 도핑된 비정질실리콘 박막을 증착하는 종래 방법에 비해 약 5 내지 10배 높은 인(P) 농도를 갖는 고농도의 인(P)으로 도핑된 실리콘 박막(55)을 형성할 수 있다.
본 발명에 의한 고농도의 인(P)으로 도핑된 실리콘 박막(55)을 형성하는 방법에 대해 상세하게 설명하면 다음과 같다.
먼저, 그 위에 실리콘 산화막과 같은 절연막(도시하지 않음)이 형성되어 있는 반도체 기판(50)을 저압 화학 기상 증착(LPCVD) 설비의 반응 챔버 내로 로딩한 다음, 상기 챔버의 내부를 약 30∼200pa의 압력으로 유지한다.
상기 기판(50)을 약 500∼600℃의 온도로 가열시킨 다음, 상기 챔버에 연결된 실리콘 소오스 가스 라인을 통해 상기 챔버의 내부에 실리콘 소오스 가스, 바람직하게는 약 500∼2000sccm의 실란(SiH4) 가스를 약 30∼60분 동안 공급한다. 그러면, SiH4 가스의 열 분해(thermal decomposition)에 의해 약 10∼30Å의 두께를 갖는 비정질상의 제1 실리콘층(52a)이 상기 기판(50) 상에 형성된다. 전체 반응은 일반적으로 다음의 식(2)와 같이 주어진다.
Figure 112005045664857-PAT00002
여기서, sccm(standard cubic centimeter per minute)은 분당 방출되는 기체의 양(㎤)을 나타낸다.
그런 다음, 상기 실리콘 소오스 가스 라인을 닫고 상기 기판(50)을 약 450∼500℃의 저온으로 감온시킨다. 상기 챔버에 연결된 도판트 소오스 가스 라인을 통해 상기 챔버의 내부에 도판트 소오스 가스, 바람직하게는 약 500∼2000sccm의 포스핀(PH3) 가스를 약 60∼90분 동안 공급한다. 그러면, 상기 비정질상의 제1 실리콘층(52a) 상에 제1 도판트층(54a), 바람직하게는 두 개 또는 세 개의 인(P) 원자층들이 흡착된다.
이어서, 상기 도판트 소오스 가스 라인을 닫고 상기 기판(50)의 온도를 약 450∼500℃로 유지시키면서 상기 챔버에 연결된 실리콘 소오스 가스 라인을 통해 상기 챔버의 내부에 약 500∼2000sccm의 실란(SiH4) 가스를 약 30∼60분 동안 공급한다. 그러면, 그 표면에 제1 도판트층(54a)이 흡착된 제1 실리콘층(52a) 상에 약 10∼30Å의 두께를 갖는 비정질상의 제2 실리콘층(52b)이 형성된다.
이와 같은 방식으로 약 450∼500℃의 저온에서 실란(SiH4) 가스의 공급 단계 및 포스핀(PH3) 가스의 공급 단계로 이루어진 사이클을 1회 이상 반복하면, 복수개의 실리콘층(52a, 52b, 52c, 52d, …)과 복수개의 도판트층(54a, 54b, 54c, …)이 교대로 이루어진 다층 실리콘 박막(55)이 형성된다.
그런 다음, 원하는 두께의 고농도의 인(P)이 도핑된 실리콘 박막(55)이 형성된 기판(50)을 저압 화학 기상 증착 설비의 반응 챔버로부터 언로딩시킨다.
본 발명에 의한 다층 실리콘 박막(55)에 의하면, 각각의 실리콘층(52a, 52b, 52c, 52d, …)들 사이에 인(P) 원자층(54a, 54b, 54c, …)들이 가두어져 있기 때문에, 후속의 열처리 공정시 상기 실리콘 박막(55) 내의 인(P) 원자들이 외방 확산되는 것이 억제된다.
또한, 인(P)이 평균 약 1 * 1021/㎤ 이상으로 매우 높게 도핑된 실리콘 박막(55)을 형성하기 때문에, 후속의 열처리 공정에 의해 발생하는 인(P)의 외방 확산에 의한 감소량을 보상하여 상기 실리콘 박막(55) 내의 인(P) 농도를 높게 유지할 수 있다.
일반적으로 도핑된 실리콘 박막의 증착 온도를 증가시키면 상기 실리콘 박막 내의 도판트 농도가 감소하게 되는데, 본 발명에서는 약 450∼500℃의 저온에서 고농도로 도핑된 실리콘 박막(55)을 형성하기 때문에 상기 실리콘 박막(55) 내의 도판트 농도가 감소하는 것을 억제할 수 있다.
그러나, 실리콘 산화막과 같은 절연막 상에서는 실리콘 박막의 증착 속도가 느리기 때문에, 본 발명의 다층 실리콘 박막(55)을 구성하는 모든 층들을 약 450∼500℃의 저온에서 형성하게 되면 공정 시간이 너무 길어지게 된다. 따라서, 절연막 상에 최초로 증착되는 제1 실리콘층(52a)을 약 500∼600℃의 비교적 높은 증착 온도에서 형성하여 그 증착 속도를 높이고, 나머지 층들은 약 450∼500℃의 저온에서 증착하는 것이 바람직하다.
이하, 본 발명에 의한 고농도로 도핑된 실리콘 박막의 형성 방법을 적용한 실시예에 대해 설명하고자 한다.
반도체 기판 상에 터널 유전막, 플로팅 게이트, 층간 유전막 및 컨트롤 게이트가 순차적으로 적층된 메모리 셀 구조를 갖는 NAND형 플래시 메모리 장치의 프로그램 동작은, 컨트롤 게이트에 인가된 양(positive)의 전압이 플로팅 게이트에 커플링되어 파울러 노드하임(Fowler-Nordheim; F-N) 터널링 또는 핫-캐리어 주입(hot-carrier injection)에 의해 기판으로부터 전자들이 터널 유전막을 거쳐 플로팅 게이트 내로 포획(capture)되는 것을 원리로 한다. 이와 반대로, 소거(erase) 동작은 컨트롤 게이트에 인가된 음(negative)의 전압에 의해 플로팅 게이트 내의 전자들이 기판으로 빠져나가는 것을 원리로 한다.
상기한 프로그램 동작시 컨트롤 게이트에 인가된 전압에 의해 플로팅 게이트로 커플링되는 전압의 비율을 커플링 계수(coupling ratio; C/R)라 하며, 상기 커플링 계수가 높을수록 제품의 속도 및 성능이 향상된다. 커플링 계수(C/R)는 다음의 식(3)으로 나타낼 수 있다.
Figure 112005045664857-PAT00003
여기서, CONO는 플로팅 게이트와 컨트롤 게이트에 의해 형성되는 커패시턴스이고, Ctun은 터널 유전막의 커패시턴스이다.
상기 식(3)으로부터 알 수 있듯이 높은 커플링 계수를 얻기 위해서는 CONO/Ctun의 비를 증가시켜야 하므로, 층간 유전막의 두께를 얇게 형성하거나 그 유효 면적을 확장시켜 커패시턴스 CONO를 증가시켜야 한다.
층간 유전막의 두께를 얇게 형성하는 것은 누설 전류를 증가시키는 문제가 있으므로, 상기 층간 유전막의 유효 면적, 즉 플로팅 게이트의 표면적을 증가시켜야 한다.
한편, 전술한 바와 같이 메모리 셀과 메모리 셀 사이의 기생 커패시턴스를 감소시키기 위해서는 플로팅 게이트의 두께를 얇게 형성하여야 하는데, 이 경우 커플링 계수가 낮아져서 제품의 동작 속도 및 성능이 저하되는 문제가 발생한다.
따라서, 약 100Å 이하의 얇은 두께를 갖는 플로팅 게이트를 요철 형상으로 형성하면, 플로팅 게이트의 표면적이 증가하여 커플링 계수를 높일 수 있으면서 얇은 플로팅 게이트에 의해 인접한 메모리 셀들 사이의 기생 커패시턴스를 감소시킬 수 있다.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 의한 요철 형상의 플로팅 게이트를 갖는 NAND형 플래시 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3a는 필드 산화막(108)을 형성하는 단계를 도시한다. 실리콘과 같은 반도체 기판(100) 상에 패드 산화막(102)과 패드 질화막(104)을 순차적으로 적층한 후, 사진식각 공정으로 상기 패드 질화막(104) 및 패드 산화막(102)을 식각하여 하드 마스크 패턴을 형성한다.
상기 하드 마스크 패턴을 식각 마스크로 이용하여 노출된 반도체 기판(100)의 상부를 소정 깊이로 이방성 식각함으로써 필드 산화막이 매립되어질 트렌치(106)를 형성한다.
이어서, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상(damage)을 큐어링하기 위하여 트렌치(106)의 노출된 부분을 산화 분위기에서 열처리한다. 그러면, 노출된 실리콘과 산화제와의 산화 반응에 의해, 트렌치(106)의 바닥면과 측벽을 포함하는 내면 상에 산화막(도시하지 않음)이 형성된다.
그런 다음, 상기 트렌치(106)가 형성된 결과물의 전면에 상기 트렌치(106)를 완전히 매립하도록 화학 기상 증착(CVD) 방법으로 갭 매립 산화막을 증착하고, 상기 하드 마스크 패턴의 상부 표면이 노출될 때까지 에치백 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정으로 상기 갭 매립 산화막을 제거한다. 그 결과, 상기 트렌치(106)의 내부에 필드 산화막(108)이 형성되어 상기 기판(100)이 액티브 영역과 필드 영역으로 구분된다.
도 3b는 인산 스트립 공정으로 상기 패드 질화막(104)을 제거한 후, 습식 식각 공정으로 상기 패드 산화막(102)을 제거하는 단계를 도시한다.
도 3c는 터널 유전막(110), 플로팅 게이트층(112) 및 희생층(114)을 형성하는 단계를 도시한다. 상기 기판(100)의 표면에 대한 세정 공정을 실시한 후, 상기 액티브 영역의 기판(100)의 표면에 터널 유전막(즉, 게이트 유전막)(110)을 형성한다. 상기 터널 유전막(110)은 실리콘 산화막, 실리콘 산질화막(oxynitride) 또는 고유전상수(high-k)의 유전막으로 형성한다.
이어서, 상기 터널 유전막(110) 및 필드 산화막(108) 상에 고농도의 N형 도판트, 바람직하게는 고농도의 인(P)으로 도핑된 플로팅 게이트층(112)을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 100Å 이하의 얇은 두께로 형성한다.
구체적으로, 상기 터널 유전막(110)이 형성되어 있는 반도체 기판(100)을 저압 화학 기상 증착(LPCVD) 설비의 반응 챔버 내로 로딩한 다음, 상기 챔버의 내부를 약 30∼200pa의 압력으로 유지한다.
상기 기판(100)을 약 500∼600℃의 온도로 가열시킨 다음, 상기 챔버에 연결된 실리콘 소오스 가스 라인을 통해 상기 챔버의 내부에 실란(SiH4), 디클로로실란(SiH2Cl2), 디실란(Si2H6), 사염화실리콘(SiCl4) 및 헥사클로로 디실란(Si2Cl6)과 같은 실리콘 소오스 가스를 공급한다.
바람직하게는, 약 500∼2000sccm의 실란(SiH4) 가스를 약 30∼60분 동안 공급함으로써 SiH4 가스의 열 분해에 의해 약 10∼30Å의 두께를 갖는 비정질상의 실리콘층을 형성한다.
그런 다음, 상기 실리콘 소오스 가스 라인을 닫고 상기 기판을 450∼500℃ 정도의 저온으로 감온시킨다. 상기 챔버에 연결된 도판트 소오스 가스 라인을 통해 상기 챔버의 내부에 상기 실리콘층을 N형으로 도핑시키기 위한 도판트를 포함하는 포스핀(PH3) 가스 또는 아르신(AsH3) 가스를 공급한다.
바람직하게는, 약 500∼2000sccm의 포스핀(PH3) 가스를 약 60∼90분 동안 공급함으로써 상기 비정질상의 실리콘층 상에 두 개 또는 세 개의 인(P) 원자층들을 흡착시킨다.
이어서, 상기 도판트 소오스 가스 라인을 닫고 상기 기판의 온도를 약 450∼500℃로 유지시키면서 상기 챔버에 연결된 실리콘 소오스 가스 라인을 통해 상기 챔버의 내부에 약 500∼2000sccm의 실란(SiH4) 가스를 약 30∼60분 동안 공급한다. 그러면, 그 표면에 인(P) 원자층들이 흡착된 실리콘층 상에 약 10∼30Å의 두께를 갖는 비정질상의 실리콘층이 형성된다.
이와 같은 방식으로 약 450∼500℃의 온도에서 실란(SiH4) 가스의 공급 단계 및 포스핀(PH3) 가스의 공급 단계로 이루어진 사이클을 약 3회 내지 4회 정도 반복하여 약 100Å 이하의 얇은 두께를 갖는 고농도의 인(P)으로 도핑된 다층 실리콘 박막으로 이루어진 플로팅 게이트층(112)을 형성한다.
그런 다음, 상기 플로팅 게이트층(112)이 형성된 반도체 기판(100)을 저압 화학 기상 증착 설비의 반응 챔버로부터 언로딩시킨다.
상기 플로팅 게이트층(112) 상에 언도프트 실리케이트 글라스(undoped silicate glass; USG)와 같이 갭 매립 특성이 우수한 산화막을 화학 기상 증착 방법에 의해 증착하여 희생층(114)을 형성한다.
도 3d는 요철 형상의 플로팅 게이트층 패턴(112a)을 형성하는 단계를 도시한다. 상기와 같이 희생층(114)을 형성한 후, 에치백 또는 화학 기계적 연마(CMP) 공 정으로 상기 플로팅 게이트층(112)의 상부 표면까지 상기 희생층(114)을 제거한다.
이어서, 에치백 또는 화학 기계적 연마(CMP) 공정을 계속 수행하여 상기 필드 산화막(108)의 상부 표면이 노출될 때까지 상기 플로팅 게이트층(112)을 제거한다. 그 결과, 상기 플로팅 게이트층(112)이 노드 분리되어 각각의 메모리 셀 영역에 요철 형상의 플로팅 게이트층 패턴(112a)이 형성된다.
도 3e는 층간 유전막(116) 및 컨트롤 게이트(118)를 형성하는 단계를 도시한다. 상기와 같이 요철 형상의 플로팅 게이트층 패턴(112a)을 형성한 다음, 습식 식각 공정으로 희생층 잔류물(114a)을 제거한다.
상기 습식 식각 공정 동안 상기 필드 산화막(108)이 소정 깊이만큼 제거되어 상기 플로팅 게이트층 패턴(112a)의 외부 측면이 노출된다. 따라서, 상기 플로팅 게이트층 패턴(112a)의 외부 측면까지 층간 유전막의 유효 면적으로 사용할 수 있으므로 커플링 계수를 더욱 증가시킬 수 있다.
이어서, 결과물의 전면에 플로팅 게이트와 컨트롤 게이트를 절연시키기 위하여 ONO막으로 이루어진 층간 유전막(116)을 형성한다. 상기 층간 유전막(116)은 열산화 공정 또는 저압 화학 기상 증착 공정으로 형성한다.
상기 층간 유전막(116) 상에 컨트롤 게이트층(118)을 증착한다. 상기 컨트롤 게이트층(118)은 통상적으로, 고농도의 N형 도판트로 도핑된 폴리실리콘층과 금속층 또는 금속 실리사이드층이 적층된 구조로 형성한다.
이어서, 셀프-얼라인 게이트 식각 공정으로 상기 컨트롤 게이트층(118), 층간 유전막(116) 및 플로팅 게이트층 패턴(112a)을 순차적으로 건식 식각함으로써 NAND형 플래시 메모리 셀의 적층형 게이트 구조를 형성한다.
상술한 바와 같이 본 발명에 의한 NAND형 플래시 메모리 장치의 제조 방법에 의하면, 플로팅 게이트를 요철 형상으로 형성함으로써 상기 요철의 내부 면적만큼 플로팅 게이트의 표면적을 증가시킨다. 그러면, 상기 플로팅 게이트의 위에 형성되는 층간 유전막의 면적이 상기 요철의 내부 면적만큼 확장되므로, 플로팅 게이트와 컨트롤 게이트 사이의 커패시턴스(CONO)가 증가하여 커플링 계수를 높일 수 있다.
또한, 플로팅 게이트를 약 100Å 이하의 얇은 두께로 형성하여 메모리 셀과 메모리 셀 사이의 기생 커패시턴스를 감소시킬 수 있다.
또한, 플로팅 게이트에 인(P)을 고용 한계 이상으로 도핑시키기 때문에, 후속의 열처리 공정시 발생하는 인(P)의 외방 확산에 의한 인(P) 농도의 감소량을 보상함으로써 플로팅 게이트 내의 공핍층 형성을 억제하여 플래시 메모리 장치의 동작 속도 저하를 방지할 수 있다.
상술한 바와 같이 본 발명에 의하면, 실란(SiH4)과 같은 실리콘 소오스 가스를 공급하여 비정질상의 실리콘층을 형성하는 단계와, 포스핀(PH3)과 같은 도판트 소오스 가스를 공급하여 상기 실리콘층 상에 도판트층을 흡착시키는 단계를 교대로 실시함으로써, 복수개의 실리콘층과 복수개의 도판트층으로 이루어진 실리콘 박막을 형성한다.
따라서, 인(P)과 같은 도판트가 고용 한계 이상으로 도핑된 실리콘 박막을 형성할 수 있으므로, 후속의 열처리 공정에 의해 실리콘 박막 내의 도판트가 외방 확산되더라도 상기 실리콘 박막 내의 도판트 농도를 고농도로 유지할 수 있다.
이와 같이 고농도로 도핑된 실리콘 박막을 플로팅 게이트에 적용할 경우, 상기 플로팅 게이트 내의 공핍층 형성을 억제하여 비휘발성 메모리 장치의 동작 속도 저하를 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. (a) 기판을 챔버 내에 로딩하는 단계;
    (b) 상기 챔버 내부에 실리콘 소오스 가스를 공급하여 상기 기판 상에 비정질상의 실리콘층을 증착하는 단계;
    (c) 상기 챔버 내부에 도판트 소오스 가스를 공급하여 상기 실리콘층 상에 도판트층을 흡착시키는 단계; 및
    (d) 상기 (b) 단계 및 (c) 단계를 반복하여 복수개의 실리콘층과 복수개의 도판트층으로 이루어진 실리콘 박막을 형성하는 단계를 구비하는 것을 특징으로 하는 실리콘 박막의 형성 방법.
  2. 제1항에 있어서, 상기 실리콘 소오스 가스는 실란(SiH4), 디클로로실란(SiH2Cl2), 디실란(Si2H6), 사염화실리콘(SiCl4) 및 헥사클로로 디실란(Si2Cl6)의 군에서 선택된 어느 하나인 것을 특징으로 하는 실리콘 박막의 형성 방법.
  3. 제1항에 있어서, 상기 도판트 소오스 가스는 포스핀(PH3) 가스 또는 아르신(AsH3) 가스 중의 어느 하나인 것을 특징으로 하는 실리콘 박막의 형성 방법.
  4. 제1항에 있어서, 상기 (b) 단계에서, 최저부의 실리콘층은 500∼600℃의 온 도에서 증착하고, 상기 최저부의 실리콘층을 제외한 실리콘층들은 450∼500℃의 온도에서 증착하는 것을 특징으로 하는 실리콘 박막의 형성 방법.
  5. 제1항에 있어서, 상기 (c) 단계는 450∼500℃의 온도에서 실시하는 것을 특징으로 하는 실리콘 박막의 형성 방법.
  6. 제1항에 있어서, 상기 챔버는 저압 화학 기상 증착(LPCVD) 챔버인 것을 특징으로 하는 실리콘 박막의 형성 방법.
  7. 액티브 영역과 필드 영역으로 구분되어진 반도체 기판 상에 터널 유전막을 형성하는 단계;
    상기 터널 유전막 상에 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트 상에 층간 유전막을 형성하는 단계; 및
    상기 층간 유전막 상에 컨트롤 게이트를 형성하는 단계를 구비하며,
    상기 플로팅 게이트를 형성하는 단계는
    (a) 실리콘 소오스 가스를 공급하여 비정질상의 실리콘층을 증착하는 단계;
    (b) 도판트 소오스 가스를 공급하여 상기 실리콘층 상에 도판트층을 흡착시키는 단계; 및
    (c) 상기 (a) 단계 및 (b) 단계를 반복하여 복수개의 실리콘층과 복수개의 도판트층으로 이루어진 실리콘 박막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  8. 제7항에 있어서, 상기 플로팅 게이트는 저압 화학 기상 증착(LPCVD) 방법으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  9. 제7항에 있어서, 상기 실리콘 소오스 가스는 실란(SiH4), 디클로로실란(SiH2Cl2), 디실란(Si2H6), 사염화실리콘(SiCl4) 및 헥사클로로 디실란(Si2Cl6)의 군에서 선택된 어느 하나인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  10. 제7항에 있어서, 상기 도판트 소오스 가스는 포스핀(PH3) 가스 또는 아르신(AsH3) 가스 중의 어느 하나인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  11. 제7항에 있어서, 상기 (a) 단계에서, 최저부의 실리콘층은 500∼600℃의 온도에서 증착하고, 상기 최저부의 실리콘층을 제외한 실리콘층들은 450∼500℃의 온도에서 증착하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  12. 제7항에 있어서, 상기 (b) 단계는 450∼500℃의 온도에서 실시하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  13. 제7항에 있어서, 상기 플로팅 게이트는 요철 형상으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  14. 제13항에 있어서, 상기 플로팅 게이트를 형성하는 단계는,
    상기 터널 유전막 및 필드 영역 상에 플로팅 게이트층을 증착하는 단계;
    상기 플로팅 게이트층 상에 희생층을 증착하는 단계;
    상기 플로팅 게이트층의 상부 표면까지 상기 희생층을 제거하는 단계;
    상기 필드 영역의 상부 표면까지 상기 플로팅 게이트층을 제거하여 상기 플로팅 게이트층을 노드 분리하는 단계; 및
    상기 희생층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  15. 제14항에 있어서, 상기 희생층은 산화물로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  16. 제14항에 있어서, 상기 희생층을 제거하는 단계에서 상기 필드 영역을 소정 깊이만큼 제거하여 상기 플로팅 게이트의 외부 측면을 노출시키는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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