KR20070015582A - 써모일렉트릭 나노-와이어 디바이스 - Google Patents

써모일렉트릭 나노-와이어 디바이스 Download PDF

Info

Publication number
KR20070015582A
KR20070015582A KR1020067024122A KR20067024122A KR20070015582A KR 20070015582 A KR20070015582 A KR 20070015582A KR 1020067024122 A KR1020067024122 A KR 1020067024122A KR 20067024122 A KR20067024122 A KR 20067024122A KR 20070015582 A KR20070015582 A KR 20070015582A
Authority
KR
South Korea
Prior art keywords
electrode
dielectric material
nano
disposing
thermoelectric
Prior art date
Application number
KR1020067024122A
Other languages
English (en)
Other versions
KR100865595B1 (ko
Inventor
스리람 라마나단
그레고리 크라이슬러
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20070015582A publication Critical patent/KR20070015582A/ko
Application granted granted Critical
Publication of KR100865595B1 publication Critical patent/KR100865595B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/10—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects
    • H10N10/13—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects characterised by the heat-exchanging means at the junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/38—Cooling arrangements using the Peltier effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/10—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects
    • H10N10/17—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects characterised by the structure or configuration of the cell or thermocouple forming the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/80—Constructional details
    • H10N10/85—Thermoelectric active materials
    • H10N10/851—Thermoelectric active materials comprising inorganic compositions
    • H10N10/853—Thermoelectric active materials comprising inorganic compositions comprising arsenic, antimony or bismuth
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Measuring Temperature Or Quantity Of Heat (AREA)

Abstract

마이크로일렉트로닉 다이 상의 적어도 하나의 고열 영역으로부터 열을 인출하기 위한 나노-와이어어로 제조된 적어도 하나의 써모일렉트릭 디바이스를 포함하는 열 소산 디바이스를 제조하는 장치 및 방법. 나노-와이어는 비스무트 함유 재료로 형성될 수 있고, 최적의 성능으로 클러스터될 수 있다.
나노-와이어, 써모일렉트릭 디바이스, 마이크로일렉트로닉 다이, 비스무트 함유 재료

Description

써모일렉트릭 나노-와이어 디바이스{THERMOELECTRIC NANO-WIRE DEVICES}
본 발명은 마이크로 전자 장치 제조에 관한 것이다. 특히, 본 발명은 마이크로일렉트로닉 다이의 과열 지점(hot spots)을 냉각시키기 위해 마이크로일렉트로닉 어셈블리에 써모일렉트릭 나노-와이어 디바이스를 통합시키는 것에 관한 것이다.
컴퓨터 산업에서는, 고성능이면서, 염가, 집적 회로 부품의 소형화의 증대, 그리고 집적 회로들의 패키징 밀도를 높이는 것을 진행 목표로 하고 있다. 이들 목표들을 성취함에 따라, 마이크로일렉트로닉 다이가 점점 더 소형화되어 간다. 이에 따라서, 마이크로일렉트로닉 다이 내의 집적 회로 부품들의 전력 소모 밀도가 증가하고, 이는 마이크로일렉트로닉 다이의 평균 접합 온도의 증가로 이어진다. 마이크로일렉트로닉 다이의 온도가 너무 높아지면, 마이크로일렉트로닉 다이의 집적 회로들이 손상을 입거나 파괴되는 경우가 있다.
마이크로일렉트로닉 다이로부터 열을 제거하는 다양한 장치 및 기술들이 이용되어 왔고, 또한 현재 이용되고 있다. 이러한 하나의 열 소산 기술은, 마이크로일렉트로닉 다이에 대하여 높은 표면 영역 열 싱크(a high surface area heat sink)의 부착을 수반한다. 도 21은 마이크로일렉트로닉 다이(402)의 활성화 표면 상의 패드들(미도시)과 기판(404) 상의 랜드들(미도시) 간에 연장되는 복수의 쏠더 볼(406)에 의해, (인터포저, 마더보드 등)) 등과 같은 기판(404)에 물리적으로 그리고 전기적으로 부착되는 마이크로일렉트로닉 다이(402)(플립 칩으로 도시됨)를 포함하는 어셈블리(400)를 도시한다.
마이크로일렉트로닉 다이(402)의 뒷면(412)에는 열 도전성 접착제(414)에 의해 높은 표면적 방열판(408)이 부착된다. 높은 표면적 방열판(408)은 통상 구리, 알루미늄, 알루미늄 합금 등의 열 전도성 재료로 구성된다. 마이크로일렉트로닉 다이(402)에 의해 발생되는 열은 도전성 열 전달에 의해 (가장 작은 열 저항 경로에 후속하는) 방열판(408)으로 유도된다.
높은 표면적 방열판(408)은 통상 방열판으로부터 열이 소산되는 비율이 방열판의 표면적에 실질적으로 비례하기 때문에 사용된다. 높은 표면적 방열판(408)은 통상 마이크로일렉트로닉 다이(402)로부터 실질적으로 수직으로 연장되는 복수의 프로젝션들(416)을 포함한다. 물론, 프로젝션들(416)은, 이에 제한되는 것은 아니지만, 가늘고 긴 평면의 핀형 구조 및 원주형/기둥형 구조를 포함할 수 있다. 프로젝션(416)의 높은 표면 영역은, 열이 프로젝션(416)에서 높은 표면적 방열판(408)을 둘러싸고 있는 공기 중으로 대류 소산되게 해준다. 그러나, 높은 표면 영역 방열판을 각종 마이크로일렉트로닉 어플리케이션에 이용하고 있지만, 이들은 상당량의 열을 생성하는 마이크로일렉트로닉 다이로부터 열을 제거하는데 완전하게 성공적이지는 않다.
이러한 성공의 부족에 기여할 수 있는 한 가지 이슈는, 마이크로일렉트로닉 다이(402) 내에 고전력 회로들이 통상 서로 근접하여 배치되어 있다는 것이다. 고전력 회로들의 집중으로 인해, 고열 영역 또는 "과열 지점(hotspots)"이 초래된다. 현재의 방열판 솔루션은, 단지 마이크로일렉트로닉 다이(402)로부터 거의 균일하게 열을 뽑아내는 것에 불과하고, 이들 과열 지점들에 대하여 보상은 하지 않는다. 따라서, 이들 과열 지점들에 있거나 인접해 있는 회로들은 열적으로 손상을 입을 수 있고, 이는 신뢰성 및 장기 성능에 심각한 영향을 줄 수 있다.
따라서, 마이크로일렉트로닉 다이 내의 과열 지점과 같은 열적 변동을 보상하면서, 마이크로일렉트로닉 다이로부터 열을 효과적으로 제거하는 장치 및 기술을 개발하는 것이 유리하다.
명세서는, 본 발명으로서 간주되는 것을 지시하고 명백하게 주장하는 특허 청구범위로 결론이 내려지지만, 본 발명의 장점은, 첨부된 도면을 참조하여 판독할 때 본 발명의 다음의 설명으로부터 보다 쉽게 이해될 수 있다.
도 1은 본 발명에 따른, 그 상부에 분리층이 배치되어 있는 마이크로일렉트로닉 다이의 측단면도이다.
도 2는 본 발명에 따른, 도 1의 분리층 상에 형성된 제1 전극의 측단면도이다.
도 3은 본 발명에 따른, 도 2의 분리층의 일부와 제1 전극 위에 유전체층이 배치되어 있는 측단면도이다.
도 4는 본 발명에 따른, 도 3의 유전체층을 통해 나노-와이어를 형성하는 측 단면도이다.
도 5 및 도 6은 본 발명에 따른, 그 내부에 개구부를 형성함으로써, 유전체층을 통해 나노-와이어를 형성하는 측단면도이다.
도 7 및 8은 본 발명에 따른, 유전체층 내의 보이드를 통해 나노-와이어를 형성하는 측단면도이다.
도 9는 본 발명에 따른, 유전체층 상에 제2 전극을 형성하는 단면도이다.
도 10은 본 발명에 따른 써모일렉트로닉 나노-와이어 디바이스의 단면도이다.
도 11은 본 발명에 따른, 인터페이스에 의해 써모일렉트릭 나노-와이어 디바이스와 접촉하는 열 소산 디바이스의 단면도이다.
도 12는 본 발명에 따른, 써모일렉트릭 나노 와이어 디바이스의 나노-와이어 클러스터의 단면도이다.
도 13은 본 발명에 따른, 마이크로일렉트로닉 다이 및 그 위의 써멀 프로파일의 상부 평면도이다.
도 14는 본 발명에 따른, 도 13의 라인 14-14를 따라 마이크로일렉트로닉 다이의 써멀 프로파일과 일치하도록 변화하는 나노-와이어의 밀도의 단면도이다.
도 15 및 도 16은 본 발명에 따른, 나노-스케일 써모일렉트릭 와이어를 이용한 성능 향상을 도시하는 그래프이다.
도 17은 본 발명에 따른, 써모일렉트릭 나노-와이어 디바이스를 이용하는 접합 온도 향상을 도시하는 그래프이다.
도 18은 본 발명에 따른, 기판에 부착된 마이크로일렉트로닉 다이의 측면도이다.
도 19는 본 발명에 따른, 내부에 마이크로일렉트로닉 어셈블리가 집적되어 있는 핸드헬드형 디바이스의 사시도이다.
도 20은 본 발명에 따른, 내부에 마이크로일렉트로닉 어셈블리가 집적되어 있는 컴퓨터 시스템의 사시도이다.
도 21은 당 기술에 공지되어 있는 바와 같이, 기판에 부착된 마이크로일렉트로닉 다이의 측면도이다.
다음의 상세한 설명에서는, 설명에 의해, 본 발명이 실시될 수 있는 구체적인 실시예들을 도시하는 첨부된 도면을 참조한다. 이 실시예들은 당업자들이 본 발명을 실시할 수 있게 충분히 상세하게 설명된다. 본 발명의 각종 실시예들은, 다르긴 하지만, 반드시 서로 배타적인 것은 아니라는 점을 이해해야 한다. 예를 들어, 일 실시예와 관련한 여기서 설명하는 특정한 피처, 구조 또는 특징들은, 본 발명의 사상 및 범주 내에서 다른 실시예들 내에서 구현될 수 있다. 또한, 각 개시된 실시예들 내의 개별의 요소들의 위치 또는 구성은 본 발명의 사싱 및 범주 내에서 수정될 수 있다는 점을 이해해야 한다. 다음의 상세한 설명은, 제한적인 의미가 아니고, 본 발명의 범주는 특허 청구범위에 의해 정해지는 등가물의 전체적인 범위와 함께, 적절하게 해석된 첨부된 특허 청구범위에 의해서만 규정된다. 도면에서, 유사한 참조 번호는 여러 개의 도면을 통해 동일하거나 유사한 기능을 의미 한다.
본 발명은, 마이크로일렉트로닉 다이 상의 적어도 하나의 고열 영역(즉, "과열 지점")으로부터 열을 인출하기 위해 나노-와이어로 제조된 적어도 하나의 써모일렉트릭 디바이스를 포함하는 열 소산 디바이스를 포함한다. 이러한 써모일렉트릭 디바이스들은 당 기술에 공지되어 있고, 히트 펌프(heat pump)로서 기능하는 주로 고체 상태의 디바이스이다. 예시적인 디바이스는, 작은 비스무트 텔루르 화합물 큐브의 어레이를 사이에 두고, 2개의 전극에 의해 형성된 샌드위치이다. 저전압 직류 전류 전원이 2개의 전극 사이에 인가되면, 열이 포지티브 전극에서 네거티브 전극으로의 전류 방향으로 이동한다.
도 1 내지 도 21은 본 발명에 따른, 써모일렉트릭 디바이스들을 제조하는 방법 및 실시예들을 도시한다. 도 1은 열 제거면(104)을 갖는 마이크로일렉트로닉 다이(102)의 일부를 도시한다. 분리층(106)은 마이크로일렉트로닉 다이(102)로부터 전기 분리를 제공하도록 마이크로일렉트로닉 다이 열 제거면(104) 상에 형성된다. 분리층(106)은, 당기술에 공지된 임의의 기술에 의해, 약 0.1 및 1.9 미크론 사이의 두께로 피착 또는 성장할 수 있다. 분리층(106)은, 이에 제한되는 것은 아니지만, 실리콘 다이옥사이드, 실리콘 나이트라이드 등을 포함하는 임의의 적당한 전기적 절연성 재료일 수 있다.
도 2는 분리층(106) 상의 제1 전극(112)의 제조를 도시한다. 제1 전극(112)은, 이에 제한되는 것은 아니지만, 포토리소그래피를 포함하는 당기술에 공지된 임의의 방법에 의해 만들어질 수 있다. 제1 전극(112)은 구리, 알루미늄, 골드, 실 버, 이들의 합금 등의 임의의 적당한 도전성 재료일 수 있다. 도 3에 도시된 바와 같이, 제1 전극(11)과 분리층(106)의 일부 위에 유전체층(114)이 배치된다. 유전체층(114)은, 이에 제한되는 것은 아니지만, 다공성 실리콘 다이옥사이드, 다공성 알루미나 등의 다공성 재료를 포함할 수 있다. 다공성 알루미나 막들은, 당업자에게는 이해되겠지만, 양극 산화 처리(anodization)와 같은 방법들을 이용하여 성장될 수 있다.
도 4는 제1 전극(112)과 접촉하도록 유전체층(114)을 통해 유전체층(114)의 제1 표면(116)으로부터 연장되는 적어도 하나의 나노-와이어(122)를 도시한다. "나노-와이어"라는 용어는 약 1000나노미터 이하의 나노미터 스케일로 측정되는 직경을 갖는 와이어로서 정의된다. 일 실시예에서는, 나노-와이어(122)가 약 1 내지 100nm 사이의 직경을 가질 수 있다. 나노-와이어(122)는 제1 전극(112)에 대하여 실질적으로 수직인 것이 바람직하다.
도 5에 도시된 바와 같이, 나노-와이어(122)(도 4 참조)는, 당업자는 이해하겠지만, 전자빔 밀링(e-beam milling)(화살표 128로 표시됨) 등에 의해, 유전체층 제1 표면(116)에서 유전체층(114)을 통해 제1 전극(112)까지, 나노-스케일 개구부(124)를 형성함으로써 제조될 수 있다. 도전성 재료(126)가 유전체층(114) 위에 피착되어, 도전성 재료(126)가 나노-스케일 개구부(124)를 채워, 도 6에 도시된 바와 같이, 제1 전극(112)과 접촉한다. 도전성 재료(126)는, 이에 제한되는 것은 아니지만, 전기 피착, 스퍼터링, 화학적 기상 피착 등을 포함하는 당기술에 공지된 임의의 기술에 의해 피착될 수 있다. 나노-와이어(122)는, 이에 제한되는 것은 아 니지만, (실질적으로 순수한 비스무트, 비스무트 텔루르 화합물 등을 포함하는) 비스무트 함유 재료를 포함하는 임의의 적당한 재료로 제조될 수 있다. 과다한 도전성 재료(126)는 에칭 또는 폴리싱 등에 의해 제거되어, 나노-스케일 개구부(124) 내에 도전성 재료(126)가 남아(도 5 참조), 도 4에 도시된 바와 같이, 이산 나노-와이어(122)를 형성한다.
유전체층(114)용으로 다공성 재료를 사용하면, 나노-와이어(122)에 사용하는 재료가 유전체층(114) 위에 직접 피착될 수 있고, 재료는 다공성 유전체층(114) 내의 보이드를 통해 연장된다. 예를 들어, 도 7에 도시된 바와 같이, 포토레지스트와 같은 마스크(132)가 유전체층(114) 상에 패터닝될 수 있고, 마스크 개구부(134)는 유전체층(114)에 걸쳐 제1 전극(112)에 대향하고 있다. 도 8에 도시된 바와 같이, 도전성 재료(126)가 마스크(132) 위와, 마스크 개구부(134) 내에 피착되어, 유전체층(114)의 일부와 접촉하고 다공성 유전체층(114) 내의 보이드(미도시)를 통해 연장하여, 제1 전극(112)과 접촉한다. 과다한 도전성 재료(126) 및 마스크(132)가, 에칭 또는 폴리싱 등에 의해 제거되고, 보이드 내에 도전성 재료(126)가 잔존하게 되어, 도 4에 도시된 바와 같은, 이산 나노 와이어들(122)을 형성한다.
도 9는 나노-와이어(122)와 접촉하는 유전체 재료 제1 표면(116) 상에 형성된 제2 전극(136)을 도시한다. 제2 전극(136)은, 이에 제한되는 것은 아니지만, 포토리소그래피를 포함한 당 기술에 공지된 임의의 방법에 의해 만들어질 수 있다. 제2 전극(136)은, 구리, 알루미늄, 골드, 실버, 이들의 합금 등과 같은 임의의 도전성 재료일 수 있다.
도 10은 직류 전류 전원으로부터 연장되는 마이너스로 충전된 트레이스(라인 142로 도시됨)는 제2 전극(136)에 접속되고, 직류 전류 전원(144)으로부터 연장되는 플러스로 충전된 트레이스(라인 146으로 도시됨)는 제1 전극(112)에 접속될 수 있는, 완성된 써모일렉트릭 나노-와이어 디바이스(140)를 도시한다. 따라서, 열이 제1 전극(112)에서 제2 전극(136)으로의 전류 흐름의 방향으로 이동한다. 물론, 플러스로 충전된 트레이스(146) 및 마이너스로 충전된 트레이스(142)는 제1 전극(112) 및 제2 전극(136)의 형성 중에 각각 제조될 수 있다.
도 11에 도시된 바와 같이, 인터페이스(152)는 제2 전극(136) 및 유전체 재료(114)의 일부 위에 배치될 수 있고, 히트 슬러그(heat slug), 핀드 방열판(finned heat sink) 등의 열 소산 디바이스(154)가 열 인터페이스 재료(152) 상에 배치되어, 제2 전극(136)에 전달되는 열을 제거하고, 마이크로일렉트로닉 다이(102)로부터 열을 확산시킬 수 있다. 인터페이스(152)는 열 인터페이스 재료, 제2 전극(136) 등과 접촉하여 형성된 (피착 금속, 예컨대 구리 등의) 방열판일 수 있다. 열 소산 디바이스(154)는, 이에제한되는 것은 아니지만, 구리, 구리 합금, 알루미늄, 알루미늄 합금 등을 포함하는 임의의 전기적으로 도전성인 재료일 수 있다. 이러한 구성에서는, 인터페이스(152) 및/또는 열 소산 디바이스(154)가 열적으로 도전성이면, 마이너스로 충전된 트레이스(142)는 인터페이스(152) 및/또는 열 소산 디바이스(154)에 접속될 수 있고, 이는 써모일렉트릭 나노-와이어 디바이스(140)를 위한 회로를 완성하는 역할을 하게 될 것이다.
물론, 복수의 써모일렉트릭 나노-와이어 디바이스(140)가 마이크로일렉트로 닉 다이(102) 위에 필요한만큼 배분될 수 있다는 것이 이해된다. 또한, 도 12에 도시된 바와 같이, 다수의 나노-와이어 클러스터, 예를 들면 클러스터(162 및 164)가 단일의 제1 전극(112)과 단일의 제2 전극(136) 사이에 배치될 수 있다. 또한, 써모일렉트릭 나노-와이어 디바이스는 마이크로일렉트로닉 다이 상의 특정한 써멀 프로파일에 대하여 튜닝될 수 있다. 도 13(마이크로일렉트로닉 다이(102)의 상면도)에 도시된 바와 같이, 마이크로일렉트로닉 다이(102)는, 고열 영역(172), 고열 영역(172)을 둘러싼 중간 열 영역(174), 중간 열 영역(174)을 둘러싼 저열 영역(176), 및 마이크로일렉트로닉 다이(102)의 나머지 부분의 양단의 쿨러 영역(178)을 가진 것으로 도시된 써멀 프로파일을 가질 수 있다. 도 14에 도시된 바와 같이, 나노-와이어(122)는 고열 영역(172)에서는 농도가 짙고, 중간 열 영역(174)에서는 농도가 덜 짙고, 저열 영역(176)에서는 그보다 농도가 덜 짙으며, 쿨러 영역(178)에는 분포되어 있지 않을 수 있다. 농도가 짙게 되어 있는 나노-와이어는 농도가 덜 짙은 영역보다 상당히 많은 양의 열을 제거한다. 따라서, 써모일렉트릭 나노-와이어 디바이스(170)는 특정 어플리케이션에 대하여 튜닝될 수 있다.
저차원의 나노-와이어(즉, 1차원에 가까움)는 디바이스의 써모일렉트릭 특성을 향상시켜, 공지된 써모일렉트릭 쿨러보다 효과적인 쿨링을 가져올 수 있다는 것을 발견하였다.
본 발명은, 이에 제한되는 것은 아니지만, 1) 임의의 인터페이스가 유한한 열 전도성으로 인해 온도 변화를 생성함에 따라, 마이크로일렉트로닉 다이와 열 소 산 디바이스 간의 인터페이스의 수를 줄이는, 다이 상의 쿨링 솔루션의 직접적인 집적, 2) 차원 감소로 인한 나노-와이어의 개선된 써모일렉트릭 특성이 쿨링 솔루션의 효과를 증대시켜, 공지된 써모일렉트릭 쿨러에 비해 유사한 양의 열을 추출하는데 필요한 전력을 감소시킬 수 있는 것을 잠재적으로 포함하여, 공지된 냉각 시스템에 비해 몇가지 장점을 갖는다.
쿨링(펠티에 효과) 및 생성(제벡 효과) 양쪽 모두에서의 써모일렉트릭 재료의 성능은 단위가 없는 성능 지수(dimensionless figure of merit) "ZT"의 면에서 평가된다 (T는 절대 온도이고, Z=α2/(ρλ)이고, 여기서 α는 제벡 계수이고, ρ는 전기 저항률이며, λ는 열 전도율임). 거시적 원소들(macroscopic elemnets)에 대한 ZT의 전형적인 값들은 1 정도이다. 통상, ZT는 구조적 치수들이 낮아짐에 따라 향상된다. 1.5 이상의 값들은 본 발명의 와이어들의 직경이 나노미터 스케일에 접근함에 따라 달성될 수 있다. 당업자들은 이해하겠지만, 나노-와이어 길이의 선택은 유전체층의 유효 열 전도율 및 나노-와이어의 써모일렉트릭 성능에 기초할 수 있다. 이는 최적의 동작일 수 있고, 전력, 전력 맵, 및 전체 패키지 저항에 의존한다.
나노-스케일 써모일렉트릭 와이어들의 성능은 향상된 ZT의 영향을 결정하도록 모델링될 수 있다. 도 15 및 도 16은, 와이어 길이의 함수로서 전력 입력의 범위에 걸쳐, 1.0 및 1.5의 ZT를 나타내는 나노-와이어로 성취가능한 온도 감소를 도시한다. 도 15 및 도 16에 도시된 바와 같이, 나노-와이어를 사용하면, 낮은 온도 를 얻는데 필요한 저전력 입력과 마이크로일렉트로닉 다이 상의 최대 온도의 큰 감소를 가져올 수 있다. 가장 큰 온도 감소를 가져오는 와이어 길이는 또한 나노-와이어의 ZT 값에 의존한다.
도 17은 약 102.5℃의 접합 온도(Tj)에서 구리 히트 스프레더만 이용한 것과 대비하여 구리 히트 스프레더와 함께 써모일렉트릭 디바이스의 나노-와이어를 이용한 것의 이점의 모델을 도시한다. 써모일렉트릭 나노-와이어 디바이스를 이용하면, 약 11.73℃의 접합 온도의 감소가 실현되었고, 이는 약 11% 온도 감소이다. 도 17에 도시된 모델은, 800W/㎠로 전력 공급되는 중심에서의 0.5㎜×0.5㎜의 "과열 지점"을 포함하는 100W/㎠로 균일하게 전력 공급되는 1 제곱센티미터의 마이크로일렉트로닉 다이의 파라미터로 생성되었다. 열 인터페이스 재료 및 방열판은 마이크로일렉트로닉 다이의 뒷면에 접촉하도록 모델링되고, 써모일렉트릭 나노-와이어 디바이스는 또한 마이크로일렉트로닉 다이의 뒷면과 접촉하도록 모델링되었다. 써모일렉트로닉 나노-와이어 디바이스는 3㎜×3㎜로 모델링되었고, 10 마이크론 두께인 요소들을 갖는다. 요소들의 단면적은 써모일렉트릭 쿨러의 풋프린트 영역의 80%(즉, 3㎜×3㎜의 풋프린트의 80%)를 차지하였다. 써모일렉트릭 쿨러의 성능지수 "ZT"는 3으로 모델링되고, 마이크로일렉트로닉 다이를 둘러싸고 있는 주위 온도는 25℃로 모델링되었다.
도 18은 마이크로일렉트로닉 다이(102)(플립 칩으로 도시됨) 상의 써모일렉트릭 나노-와이어 디바이스 층(182)(써모일렉트릭 나노-와이어 디바이스(140))(미도시를 포함함)을 포함하는 본 발명의 마이크로일렉트로닉 어셈블리(180)를 도시한 다. 열 소산 디바이스(154)는 써모일렉트릭 나노-와이어 디바이스 층(182)과 접촉하여 배치될 수 있다. 마이크로일렉트로닉 다이(102)가, 복수의 쏠더 볼(186)에 의해 기판(184)에 물리적으로 전기적으로 부착될 수 있다. 열 소산 디바이스(154)에는 복수의 프로젝션(188)이 연장되어 있을 수 있다. 프로젝션(188)은 통상 열 소산 디바이스(102)의 형성 동안 몰드되거나 형성 이후에 그 내부에 머시닝된다. 물론, 프로젝션(188)은, 이에 제한되는 것은 아니지만, 수직으로 긴 평면형 핀 모양의 구조(도면에 수직으로 연장됨) 및 원주 모양/기둥 모양의 구조를 포함할 수 있다는 것이 이해된다.
본 발명에 의해 형성된 패키지들은, 도 19에 도시된 바와 같이, 휴대전화 또는 PDA(personal data assistant) 등의 핸드헬드형 디바이스(210)에서 사용될 수 있다. 핸드헬드형 디바이스(210)는, 하우징(240) 내에, 전술한 바와 같이, 적어도 하나의 써모일렉트릭 나노-와이어 디바이스(140)(미도시) 및/또는 써모일렉트릭 나노-와이어 디바이스(170)를 갖는 CPU, 칩셋, 메모리 장치, ASIC 등을 포함하는 적어도 하나의 마이크로 전자 장치 어셈블리(230)를 갖는 디바이스 기판(220)을 포함할 수 있다. 디바이스 기판(220)은 키패드(250) 등의 입력 디바이스 및 LCD 디스플레이(260) 등의 디스플레이 디바이스를 포함하는 각종 주변 디바이스에 부착될 수 있다.
본 발명에 의해 형성된 마이크로 전자 장치 어셈블리는, 도 20에 도시된 바와 같이, 컴퓨터 시스템(310)에도 사용될 수 있다. 컴퓨터 시스템(310)은, 하우징 또는 섀시(340) 내에, 전술한 바와 같이, 적어도 하나의 써모일렉트릭 나노-와이어 디바이스(140)(미도시) 및/또는 써모일렉트릭 나노-와이어 디바이스(170)(미도시)를 갖는 CPU, 칩셋, 메모리 장치, ASIC을 포함하는 적어도 하나의 마이크로 전자 장치 어셈블리(330)를 갖는 디바이스 기판 또는 마더보드(320)를 포함할 수 있다. 디바이스 기판 또는 마더보드(320)는 키보드(350) 및/또는 마우스(360) 등의 입력 디바이스, CRT 모니터(370) 등의 디스플레이 디바이스를 포함하는 각종 주변 디바이스에 부착될 수 있다.
본 발명의 상세한 실시예들을 설명하였지만, 첨부된 특허 청구범위에 의해 규정되는 발명은, 상기한 설명에서 설명한 특정한 상세에 의해 제한되는 것이 아니고, 본 발명의 사상 또는 범주로부터 벗어나지 않는 범위에서, 많은 명확한 변형들이 가능하다는 것을 이해할 것이다.

Claims (25)

  1. 제1 전극;
    상기 제1 전극에 근접한 유전체 재료;
    상기 유전체 재료를 사이에 두고 상기 제1 전극과 대향하는 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 연장되는 적어도 하나의 나노-와이어
    를 포함하는 써모일렉트릭 장치(thermoelectric apparatus).
  2. 제1항에 있어서, 상기 적어도 하나의 나노-와이어는 비스무트 함유 재료를 포함하는 써모일렉트릭 장치.
  3. 제1항에 있어서, 상기 유전체 재료는 다공성 유전체 재료를 포함하는 써모일렉트릭 장치.
  4. 제3항에 있어서, 상기 다공성 유전체 재료는 다공성 알루미나를 포함하는 써모일렉트릭 장치.
  5. 제1항에 있어서, 상기 제1 전극에 전기적으로 접속된 마이너스로 충전된 트레이스 및 상기 제2 전극에 접속된 플러스로 충전된 트레이스를 더 포함하는 써모일렉트릭 장치.
  6. 동작시에, 마이크로일렉트로닉 다이의 나머지 부분보다도 열 소산율이 더 높은 적어도 하나의 영역을 갖는 마이크로일렉트로닉 다이;
    상기 열 소산율이 더 높은 영역을 포함하는 상기 마이크로일렉트로닉 다이에 근접한 제1 전극;
    상기 제1 전극에 근접한 유전체 재료;
    상기 유전체 재료를 사이에 두고 상기 제1 전극과 대향하는 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 연장되는 복수의 나노-와이어
    를 포함하는 써모일렉트릭 패키지.
  7. 제6항에 있어서, 상기 나노-와이어는 상기 적어도 하나의 열 소산율이 높은 영역에 근접하여 더 고밀도로 분산(disperse)되는 패키지.
  8. 제6항에 있어서, 상기 적어도 하나의 나노-와이어는 비스무트 함유 재료를 포함하는 써모일렉트릭 패키지.
  9. 제6항에 있어서, 상기 유전체 재료는 다공성 유전체 재료를 포함하는 써모일렉트릭 패키지.
  10. 제9항에 있어서, 상기 다공성 유전체 재료는 다공성 알루미나를 포함하는 써 모일렉트릭 패키지.
  11. 제6항에 있어서, 상기 제1 전극에 전기적으로 접속된 마이너스로 충전된 트레이스 및 상기 제2 전극에 접속된 플러스 충전된 트레이스를 더 포함하는 써모일렉트릭 패키지.
  12. 제1 전극을 제공하는 단계;
    상기 제1 전극에 근접하여 유전체 재료를 배치하는 단계;
    상기 유전체 재료를 통해 적어도 하나의 나노-스케일 개구부를 형성하는 단계;
    상기 적어도 하나의 나노-스케일 개구부 내에 도전성 재료를 배치하여 상기 제1 전극과 접촉하는 적어도 하나의 나노-와이어를 형성하는 단계; 및
    상기 유전체 재료를 사이에 두고 상기 제1 전극과 대향하는 제2 전극을 형성하는 단계 -상기 제2 전극은 상기 적어도 하나의 나노-와이어와 접촉함-
    를 포함하는 방법.
  13. 제12항에 있어서, 상기 도전성 재료를 배치하는 단계는, 비스무트 함유 재료를 배치하는 단계를 포함하는 방법.
  14. 제12항에 있어서, 상기 유전체 재료를 배치하는 단계는, 다공성 유전체 재료 를 배치하는 단계를 포함하는 방법.
  15. 제14항에 있어서, 상기 다공성 유전체 재료를 배치하는 단계는 다공성 알루미나를 배치하는 단계를 포함하는 방법.
  16. 제12항에 있어서, 상기 제1 전극에 전기적으로 접속된 마이너스로 충전된 트레이스를 형성하는 단계 및 상기 제2 전극에 접속된 플러스로 충전된 트레이스를 형성하는 단계를 더 포함하는 방법.
  17. 제1 전극을 제공하는 단계;
    상기 제1 전극에 근접하여 다공성 유전체 재료를 배치하는 단계;
    상기 다공성 유전체 재료 상에 도전성 재료를 배치하는 단계 -상기 도전성 재료는 상기 제1 전극과 접촉하는 적어도 하나의 나노-와이어를 형성하기 위해 상기 다공성 재료 내의 적어도 하나의 개구부를 통해 연장됨-;
    상기 유전체 재료를 사이에 두고 상기 제1 전극과 대향하는 제2 전극을 형성하는 단계 -상기 제2 전극은 상기 적어도 하나의 나노-와이어와 접촉함-
    를 포함하는 방법.
  18. 제17항에 있어서, 상기 다공성 유전체 재료 상에 상기 도전성 재료를 배치하는 단계는, 상기 다공성 유전체 재료 상에 비스무트 함유 재료를 배치하는 단계를 포함하는 방법.
  19. 제19항에 있어서, 상기 다공성 유전체 재료를 배치하는 단계는 상기 다공성 알루미나를 배치하는 단계를 포함하는 방법.
  20. 제17항에 있어서, 상기 제1 전극에 전기적으로 접속된 마이너스로 충전된 트레이스를 형성하는 단계 및 상기 제2 전극에 접속된 플러스로 충전된 트레이스를 형성하는 단계를 더 포함하는 방법.
  21. 전자 시스템에 있어서,
    하우징 내의 외부 기판; 및
    적어도 하나의 써모일렉트릭 디바이스를 갖는, 상기 외부 기판에 부착된 적어도 하나의 마이크로 전자 장치 패키지;
    상기 외부 기판과 인터페이스하는 입력 디바이스; 및
    상기 외부 기판과 인터페이스하는 디스플레이 디바이스
    를 포함하며, 상기 적어도 하나의 써모일렉트릭 디바이스는,
    제1 전극;
    상기 제1 전극에 근접한 유전체 재료;
    상기 유전체 재료를 사이에 두고 상기 제1 전극과 대향하는 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 연장되는 적어도 하나의 나노-와이어
    를 포함하는 전자 시스템.
  22. 제21항에 있어서, 상기 적어도 하나의 나노-와이어는 비스무트 함유 재료를 포함하는 전자 시스템.
  23. 제21항에 있어서, 상기 유전체 재료는 다공성 유전체 재료를 포함하는 전자 시스템.
  24. 제23항에 있어서, 상기 다공성 유전체 재료는 다공성 알루미나를 포함하는 전자 시스템.
  25. 제21항에 있어서, 상기 써모일렉트릭 디바이스는, 상기 제1 전극에 전기적으로 접속된 마이너스로 충전된 트레이스 및 상기 제2 전극에 접속된 플러스로 충전된 트레이스를 더 포함하는 전자 시스템.
KR1020067024122A 2004-05-19 2005-04-29 써모일렉트릭 나노-와이어 디바이스 KR100865595B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/849,964 2004-05-19
US10/849,964 US20050257821A1 (en) 2004-05-19 2004-05-19 Thermoelectric nano-wire devices

Publications (2)

Publication Number Publication Date
KR20070015582A true KR20070015582A (ko) 2007-02-05
KR100865595B1 KR100865595B1 (ko) 2008-10-27

Family

ID=35079409

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067024122A KR100865595B1 (ko) 2004-05-19 2005-04-29 써모일렉트릭 나노-와이어 디바이스

Country Status (7)

Country Link
US (1) US20050257821A1 (ko)
JP (1) JP4307506B2 (ko)
KR (1) KR100865595B1 (ko)
CN (1) CN100592541C (ko)
DE (1) DE112005001094B4 (ko)
TW (1) TWI266401B (ko)
WO (1) WO2005119800A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101220400B1 (ko) * 2011-08-19 2013-01-09 인하대학교 산학협력단 마이크로웨이브를 이용한 나노와이어 성장용기 및 나노와이어 성장방법

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7309830B2 (en) * 2005-05-03 2007-12-18 Toyota Motor Engineering & Manufacturing North America, Inc. Nanostructured bulk thermoelectric material
US20060243315A1 (en) * 2005-04-29 2006-11-02 Chrysler Gregory M Gap-filling in electronic assemblies including a TEC structure
US7635600B2 (en) * 2005-11-16 2009-12-22 Sharp Laboratories Of America, Inc. Photovoltaic structure with a conductive nanowire array electrode
WO2008027078A2 (en) * 2006-03-15 2008-03-06 President And Fellows Of Harvard College Nanobioelectronics
US9299634B2 (en) * 2006-05-16 2016-03-29 Broadcom Corporation Method and apparatus for cooling semiconductor device hot blocks and large scale integrated circuit (IC) using integrated interposer for IC packages
US9102521B2 (en) 2006-06-12 2015-08-11 President And Fellows Of Harvard College Nanosensors and related technologies
DE102006032654A1 (de) * 2006-07-13 2008-01-31 Ees Gmbh Thermoelektrisches Element
FR2904145B1 (fr) * 2006-07-20 2008-10-17 Commissariat Energie Atomique Composant electronique a transfert de chaleur par ebullition et condensation et procede de fabrication
US8575663B2 (en) 2006-11-22 2013-11-05 President And Fellows Of Harvard College High-sensitivity nanoscale wire sensors
EP2181460A4 (en) 2007-08-21 2013-09-04 Univ California NANOSTRUCTURES WITH THERMOELECTRIC HIGH PERFORMANCE CHARACTERISTICS
TW200935635A (en) * 2008-02-15 2009-08-16 Univ Nat Chiao Tung Method of manufacturing nanometer-scale thermoelectric device
TWI401830B (zh) * 2008-12-31 2013-07-11 Ind Tech Res Inst 低熱回流之熱電奈米線陣列及其製造方法
KR101538068B1 (ko) * 2009-02-02 2015-07-21 삼성전자주식회사 열전소자 및 그 제조방법
JP5523769B2 (ja) * 2009-08-28 2014-06-18 株式会社Ｋｅｌｋ 熱電モジュール
WO2011038228A1 (en) 2009-09-24 2011-03-31 President And Fellows Of Harvard College Bent nanowires and related probing of species
DE102009043413B3 (de) * 2009-09-29 2011-06-01 Siemens Aktiengesellschaft Thermo-elektrischer Energiewandler mit dreidimensionaler Mikro-Struktur, Verfahren zum Herstellen des Energiewandlers und Verwendung des Energiewandlers
KR101395088B1 (ko) * 2010-02-08 2014-05-16 한국전자통신연구원 열전 어레이
CN102194811B (zh) * 2010-03-05 2012-12-05 中芯国际集成电路制造(上海)有限公司 热电装置
US9240328B2 (en) 2010-11-19 2016-01-19 Alphabet Energy, Inc. Arrays of long nanostructures in semiconductor materials and methods thereof
US8736011B2 (en) * 2010-12-03 2014-05-27 Alphabet Energy, Inc. Low thermal conductivity matrices with embedded nanostructures and methods thereof
TWI441305B (zh) 2010-12-21 2014-06-11 Ind Tech Res Inst 半導體裝置
JP5718671B2 (ja) * 2011-02-18 2015-05-13 国立大学法人九州大学 熱電変換材料及びその製造方法
WO2012170630A2 (en) 2011-06-10 2012-12-13 President And Fellows Of Harvard College Nanoscale wires, nanoscale wire fet devices, and nanotube-electronic hybrid devices for sensing and other applications
ITRM20110472A1 (it) * 2011-09-09 2013-03-10 Consorzio Delta Ti Res Componenti microelettronici, in particolare circuiti cmos, comprendenti elementi termoelettrici di raffreddamento ad effetto seebeck/peltier, integrati nella loro struttura.
KR102048697B1 (ko) * 2012-02-24 2019-11-26 고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠 열전 변환 재료
CN102593343A (zh) * 2012-03-01 2012-07-18 华东师范大学 一种基于双面核/壳结构硅纳米线组的热电材料的制备方法
US9051175B2 (en) 2012-03-07 2015-06-09 Alphabet Energy, Inc. Bulk nano-ribbon and/or nano-porous structures for thermoelectric devices and methods for making the same
US9257627B2 (en) 2012-07-23 2016-02-09 Alphabet Energy, Inc. Method and structure for thermoelectric unicouple assembly
TWI481086B (zh) * 2012-09-19 2015-04-11 Nat Inst Chung Shan Science & Technology 一種用於電子元件的散熱裝置
US9601406B2 (en) 2013-03-01 2017-03-21 Intel Corporation Copper nanorod-based thermal interface material (TIM)
US9226396B2 (en) * 2013-03-12 2015-12-29 Invensas Corporation Porous alumina templates for electronic packages
US8907461B1 (en) * 2013-05-29 2014-12-09 Intel Corporation Heat dissipation device embedded within a microelectronic die
KR102240195B1 (ko) * 2013-06-18 2021-04-14 인텔 코포레이션 집적된 열전 냉각
US9324628B2 (en) 2014-02-25 2016-04-26 International Business Machines Corporation Integrated circuit heat dissipation using nanostructures
WO2015157501A1 (en) 2014-04-10 2015-10-15 Alphabet Energy, Inc. Ultra-long silicon nanostructures, and methods of forming and transferring the same
CN106482385B (zh) * 2015-08-31 2019-05-28 华为技术有限公司 一种热电制冷模组、光器件及光模组
US10304803B2 (en) * 2016-05-05 2019-05-28 Invensas Corporation Nanoscale interconnect array for stacked dies
US10396264B2 (en) * 2016-11-09 2019-08-27 Advanced Semiconductor Engineering, Inc. Electronic module and method for manufacturing the same, and thermoelectric device including the same
MY198129A (en) * 2017-02-06 2023-08-05 Intel Corp Thermoelectric bonding for integrated circuits
CN109980079B (zh) * 2017-12-28 2021-02-26 清华大学 热三极管及热路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6187165B1 (en) * 1997-10-02 2001-02-13 The John Hopkins University Arrays of semi-metallic bismuth nanowires and fabrication techniques therefor
US6388185B1 (en) * 1998-08-07 2002-05-14 California Institute Of Technology Microfabricated thermoelectric power-generation devices
US6282907B1 (en) * 1999-12-09 2001-09-04 International Business Machines Corporation Thermoelectric cooling apparatus and method for maximizing energy transport
US6256996B1 (en) * 1999-12-09 2001-07-10 International Business Machines Corporation Nanoscopic thermoelectric coolers
US6588217B2 (en) * 2000-12-11 2003-07-08 International Business Machines Corporation Thermoelectric spot coolers for RF and microwave communication integrated circuits
US20020079572A1 (en) * 2000-12-22 2002-06-27 Khan Reza-Ur Rahman Enhanced die-up ball grid array and method for making the same
US7189435B2 (en) * 2001-03-14 2007-03-13 University Of Massachusetts Nanofabrication
KR101008294B1 (ko) * 2001-03-30 2011-01-13 더 리전트 오브 더 유니버시티 오브 캘리포니아 나노구조체 및 나노와이어의 제조 방법 및 그로부터 제조되는 디바이스
US6667548B2 (en) * 2001-04-06 2003-12-23 Intel Corporation Diamond heat spreading and cooling technique for integrated circuits
US7098393B2 (en) * 2001-05-18 2006-08-29 California Institute Of Technology Thermoelectric device with multiple, nanometer scale, elements
US7267859B1 (en) * 2001-11-26 2007-09-11 Massachusetts Institute Of Technology Thick porous anodic alumina films and nanowire arrays grown on a solid substrate
JP4416376B2 (ja) * 2002-05-13 2010-02-17 富士通株式会社 半導体装置及びその製造方法
US6849911B2 (en) * 2002-08-30 2005-02-01 Nano-Proprietary, Inc. Formation of metal nanowires for use as variable-range hydrogen sensors
US6981380B2 (en) * 2002-12-20 2006-01-03 Intel Corporation Thermoelectric cooling for microelectronic packages and dice
US6804966B1 (en) * 2003-06-26 2004-10-19 International Business Machines Corporation Thermal dissipation assembly employing thermoelectric module with multiple arrays of thermoelectric elements of different densities

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101220400B1 (ko) * 2011-08-19 2013-01-09 인하대학교 산학협력단 마이크로웨이브를 이용한 나노와이어 성장용기 및 나노와이어 성장방법

Also Published As

Publication number Publication date
KR100865595B1 (ko) 2008-10-27
CN100592541C (zh) 2010-02-24
JP4307506B2 (ja) 2009-08-05
DE112005001094T5 (de) 2007-04-26
JP2007538406A (ja) 2007-12-27
TW200608548A (en) 2006-03-01
TWI266401B (en) 2006-11-11
DE112005001094B4 (de) 2015-05-13
WO2005119800A2 (en) 2005-12-15
US20050257821A1 (en) 2005-11-24
CN1957483A (zh) 2007-05-02
WO2005119800A3 (en) 2006-03-23

Similar Documents

Publication Publication Date Title
KR100865595B1 (ko) 써모일렉트릭 나노-와이어 디바이스
TWI441305B (zh) 半導體裝置
JP5846894B2 (ja) 内蔵熱電冷却機を備えるマイクロエレクトロニクス・アセンブリおよびその製造方法
US20060032622A1 (en) Thermal assembly and method for fabricating the same
KR20070027482A (ko) 집적 회로 마이크로-냉각기의 설계 및 제조시 자체-조합된나노 구조물을 이용하는 시스템 및 방법
US9847272B2 (en) Three-dimensional integrated circuit structures providing thermoelectric cooling and methods for cooling such integrated circuit structures
US11756856B2 (en) Package architecture including thermoelectric cooler structures
US7842553B2 (en) Cooling micro-channels
US6573538B2 (en) Semiconductor device with internal heat dissipation
US10644140B2 (en) Integrated circuit die having back-end-of-line transistors
TW200536084A (en) Heat dissipation structure and method thereof
CN111987052A (zh) 半导体封装
JP2506885B2 (ja) 半導体装置
CN113345855A (zh) 用于半导体装置的热管理材料以及相关联的系统和方法
TWI360241B (en) Chip with thermoelectric function
US20140353817A1 (en) Heat dissipation device embedded within a microelectronic die
JP2000031487A (ja) 半導体装置とその製造方法
CN219303650U (zh) 一种电子封装及电子设备
JP5453296B2 (ja) 半導体装置
JPH11135692A (ja) 集積回路
TW200839979A (en) A ball grid arrays device with thermoelectric unit
Ren et al. Thermoelectric Cooling Device Based on Holey Silicon
Ren Thermoelectric Cooling by Holey Silicon and the Role of Thermal Conductivity Anisotropy
JP2006032621A (ja) 熱電式熱放散装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120919

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131001

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140930

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20151002

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160929

Year of fee payment: 9