ITRM20110472A1 - Componenti microelettronici, in particolare circuiti cmos, comprendenti elementi termoelettrici di raffreddamento ad effetto seebeck/peltier, integrati nella loro struttura. - Google Patents
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Description
Componenti microelettronici, in particolare circuiti CMOS, comprendenti elementi termoelettrici di raffreddamento ad effetto Seebeck/Peltier, integrati nella loro struttura
La presente invenzione riguarda componenti microelettronici, in particolare circuiti CMOS, comprendenti elementi termoelettrici di raffreddamento ad effetto Seebeck/Peltier, integrati nella loro struttura, nonché procedimenti per la loro realizzazione .
L'invenzione riguarda il campo della componentistica microelettronica e più in particolare il settore dei sistemi di raffreddamento per tale componentistica, con particolare riferimento al raffreddamento di circuiti integrati.
Com'è ben noto, lo sviluppo dei circuiti integrati è stato caratterizzato nell'arco di oltre 40 anni da una progressiva riduzione delle dimensioni dei dispositivi e da un simultaneo aumento del loro numero nello stesso pezzo (chip).
Il fattore che ha consentito questo sviluppo è stato la riduzione dei costi: l'aumento di integrazione ha consentito non solo di inglobare diverse funzioni in un solo pezzo, ma anche di produrre il nuovo pezzo a costi inferiori alla somma degli elementi costituenti. Inoltre, le prestazioni (potenza dissipata, velocità di commutazione, etc.) del nuovo circuito sono risultate di regola migliori di quelle dei circuiti costituenti.
Per quanto l'elemento base dei circuiti integrati (il transistor MOS, metal-oxide-semiconductor) abbia potenziali di scalabilità ancora alti (si sa che i dispositivi attuali, con lunghezza di gate fino a 20 nm, continueranno a funzionare fino a 10 nm almeno), lo sforzo necessario per ottenere una tecnologia adeguata allo scopo si va però facendo sempre più aspro.
Un problema fortemente limitante sia l'integrazione che le prestazioni dei circuiti integrati è la dissipazione della potenza sviluppata. Inizialmente incontrato alla fine degli anni '70 (e risolto allora con la sostituzione dei circuiti MOS a canale n con i circuiti a MOS complementare, CMOS), questo problema viene ora considerato il limite fisico definitivo.
Un particolare tipo di circuito integrato è il microprocessore, che è un circuito multifunzionale, programmabile, scandito da temporizzazione interna, che genera uscite in funzione degli ingressi ricevuti. Un microprocessore ingloba in un singolo chip la maggior parte dell'unità centrale di processo (CPU, centrai processing unit) di un computer.
È noto che, mentre a far pregio sulle caratteristiche di una memoria elettronica è il grado di impaccamento dei transistor che la costituiscono, ciò che paga principalmente in un microprocessore è la frequenza massima di operazione, in ultima analisi determinata dalla frequenza dell'oscillatore (clock) che controlla la temporizzazione interna del sistema e dell'unità cui sono preposte le funzioni aritmetico logiche fondamentali.
Come per tutti i tipi di circuiti integrati, la dissipazione della potenza sviluppata è il problema limitante fondamentale anche per questo tipo di dispositivi.
Infatti, se da un lato la velocità dei microprocessori potrebbe essere aumentata operando a tensioni maggiori, questa soluzione operativa contrasterebbe con la difficoltà di estrarre la potenza dissipata. Le soluzioni proposte a tale riguardo, come ad esempio l'immersione in olio, sono, infatti, scarsamente compatibili con le utenze di volume.
Un altro approccio, teso al miglioramento delle prestazioni, coinvolge una riduzione della temperatura del circuito. Tale soluzione si basa sul fatto che sia il tempo di transito (in transistor non balistici) che la resistenza delle metallizzazioni diminuiscono al diminuire della temperatura. Di conseguenza, una riduzione della temperatura impatterebbe di per sé sulle prestazioni, senza che sia richiesto un aumento di tensione.
Inoltre, mentre la semplice riduzione delle dimensioni comporta un miglioramento delle prestazioni del transistor MOS (diminuendo il tempo di transito dei carrier nel canale) ma anche un peggioramento delle rispettive resistenze e capacità parassite, la diminuzione di temperatura ha solo effetti positivi.
Per diminuire la temperatura dei circuiti integrati, sono state proposte diverse metodologie operative: dai metodi denominati "passivi" (quali ad esempio l'immersione del circuito in un mezzo di dissipazione termica) ai metodi denominati "attivi" (quali in particolare l'aggiunta ai circuiti di elementi termoelettrici di raffreddamento ad effetto Peltier).
Il principio di funzionamento di questi dispositivi si basa sul fatto che, creando una differenza di potenziale elettrico agli estremi di una barra metallica, si può osservare una differenza di temperatura tra gli estremi stessi. Lo stesso accade se la differenza di potenziale è applicata più in generale agli estremi di un qualsiasi circuito costituito da conduttori metallici o semiconduttori in cui esistono due giunzioni tra due materiali.
In pratica, quando una corrente viene fatta scorrere nel circuito, una quantità di calore è assorbita dalla prima delle due giunzioni ed emessa dalla seconda giunzione.
Disponendo in serie un gran numero di giunzioni ad effetto Peltier, si realizza una cosiddetta cella di Peltier. Il comune uso delle celle di Peltier è la sottrazione di calore mediante adesione del lato freddo della cella ad un corpo da raffreddare. Il calore sottratto è trasferito sul lato caldo. Dal lato caldo il calore deve essere poi trasferito all'ambiente esterno.
Il rendimento di una cella di Peltier è massimo quando la differenza di temperatura fra lato caldo e lato freddo è molto bassa e quanto più è bassa la corrente assorbita. In particolare, le celle di Peltier sviluppano una quantità di calore che deve essere anch'essa trasferita all'ambiente esterno e che è predominante rispetto al calore altresì trasferito all'esterno e sottratto al corpo da raffreddare per mezzo della cella. In pratica, le celle Peltier rivestono un particolare interesse solamente per la possibilità di effettuare un raffreddamento molto preciso, sia con riferimento all'area che si desidera raffreddare che al campo di temperature che può essere assicurato attraverso il loro utilizzo.
Le celle di Peltier sono utilizzate per esempio per congelare campioni biologici, nei laser per mantenere stabile la temperatura di lavoro e anche per raffreddare circuiti integrati e microprocessori.
In particolare, nel settore dei sistemi di raffreddamento di circuiti integrati, i dispositivi ad effetto Peltier si sono dimostrati molto interessanti, in quanto possono essere realizzati con materiali e tecnologie proprie dei circuiti CMOS e venire integrati direttamente nel processo di fabbricazione del circuito integrato.
Un esempio di tale applicazione è costituito dalla domanda internazionale N. W02005/036642, a nome Intel, in cui è descritto un dispositivo microelettronico comprendente elementi termoelettrici formati su un pezzo (o chip o die) in modo tale da estrarre calore dal pezzo quando una quantità di corrente fluisce attraverso gli elementi termoelettrici. In una forma di realizzazione, gli elementi termoelettrici sono integrati tra gli elementi di interconnessione a conduzione su un lato attivo del pezzo.
La domanda internazionale N. W02005/119800, sempre a nome Intel, descrive un dispositivo e un procedimento di fabbricazione di un dispositivo di dissipazione del calore che comprende almeno un dispositivo termoelettrico realizzato con nanofili per estrarre calore da almeno un'area ad elevato calore su un pezzo microelettronico. Per ottenere prestazioni ottimali, i nanofili possono essere costituiti da materiali, come il tellururo di bismuto, contenenti elementi piuttosto rari (si veda C. Shafai and M. J. Brett, "Optimization of Bi2Te3 thin films for microintegrated Peltier heat pumps", J. Vac. Sci. Technol. A 1997, 15, p. 2798).
Recentemente (A.I. Hochbaum, R.K. Chen, R.D. Delgado, W.J. Liang, E.C. Garnett, M. Najarian, A. Majumdar, and P.D. Yang, "Enhanced thermoelectric performance of roughSilicon nanowires", Nature, 2008, 451(7175), p. 163-167; A.I. Boukai, Y. Bunimovich, J. Tahir-Kheli, J.-K. Yu, W.A. Goddard III, and J.R. Heath, "Silicon nanowires as efficient thermoelectric materials", Nature, 2008, 451(7175), p. 168-171) è stato dimostrata la possibilità di creare dispositivi termoelettrici utilizzando nanofili di silicio.
Indipendente dalla natura dell'elemento Peltier, i dispositivi basati sui nanofili di silicio si sono dimostrati molto più efficienti rispetto a quelli macroscopici tradizionali, e la spiegazione di tale comportamento risiede nel fatto che, nei nanofili, le vibrazioni dei cristalli, per la piccolezza del diametro del nanofilo stesso, non riescono a intercettare e ad interagire con gli elettroni che si muovono, lungo l'asse maggiore dei nanofili stessi, dal lato caldo a quello freddo del dispositivo termoelettrico, e quindi non riescono a limitare il passaggio della corrente elettrica. In particolare, viene eliminato l'importante contributo alla conducibilità termica derivante dai fononi acustici di bassa frequenza (elevata lunghezza d'onda), risultando nulla la densità di fononi con lunghezza d'onda superiore alle dimensioni trasversali del filo stesso. In pratica, in questi dispositivi l'interazione elettrone-fonone viene ridotta drasticamente. Conseguentemente, la conducibilità termica di un materiale conduttore o semiconduttore come il silicio si riduce da circa 150 W πΓ<1>K<_1>(a temperatura ambiente per Si massivo) a circa 1,6 W πΓ<1>K<_1>(a temperatura ambiente per nanofili di Si di 20 nm di larghezza) mentre la conducibilità elettrica non subisce analoga drastica riduzione.
I metodi di preparazione di tali dispositivi, riportati nelle pubblicazioni scientifiche di cui sopra, sono però ottenibili soltanto in laboratorio e non sono scalabili industrialmente.
La domanda di brevetto statunitense N. US2009056345 descrive un dispositivo termoelettrico di dimensioni nanometriche, che può essere utilizzato come refrigeratore o come generatore termoelettrico e che include aree attive di tipo N e di tipo P collegate ad un terminale centrale e elettrodi terminali realizzati con metalli di interconnessione. Secondo la domanda di brevetto, la riduzione delle dimensioni laterali riduce la conduzione termica verticale, in questo modo migliorando l'efficienza del dispositivo termoelettrico. Inoltre, sempre secondo la domanda di brevetto, il dispositivo termoelettrico può essere integrato nella sequenza del procedimento di fabbricazione di un circuito integrato, senza comportare maggiori costi di processo o complessità. Utilizzato come un refrigeratore, il terminale centrale può essere configurato per raffreddare un componente selezionato del circuito integrato, come ad esempio un transistor. Utilizzato come un generatore termoelettrico con una sorgente di calore applicata al terminale centrale, i terminali periferici possono fornire energia a un circuito nel circuito integrato.
La domanda di brevetto italiano N. RM2008A000193, depositata in data il aprile 2008, a nome dell'Università degli Studi di Milano Bicocca, descrive un metodo in grado di produrre nanofili di elementi del Gruppo IVA della Tavola Periodica e di loro leghe senza l'impiego di tecniche litografiche avanzate e con un ottimo controllo della rugosità superficiale; ed in cui, causando, mediante impianto ionico e cicli termici, la creazione di superfici interne nel materiale dei nanofili, si modificano in maniera utilmente difforme i liberi cammini medi dei fononi e degli elettroni.
In detta domanda è descritto il modo in cui è realizzabile in maniera scalabile industrialmente una schiera orizzontale di nanofili paralleli e la risultante struttura, eventualmente impilabile ad altre al fine di aumentare le dimensioni delle opposte superfici, rispettivamente calda e fredda, del dispositivo di conversione termo-elettrica, ridurre la resistenza elettrica interna ed aumentare il calore estraibile dal dispositivo per unità di tempo.
La realizzazione di schiere di nanofili paralleli sul piano della superficie di un substrato isolante attraverso definizione fotolitografica, deposizione di uno strato conforme di materiale conduttore o semiconduttore e successivo attacco anisotropo dello strato conforme, richiede la realizzazione di moltissimi di tali elementi, ciascuno attraverso la ripetizione della stessa sequenza di definizione fotolitografica, deposizione ed attacco, fatto che rende il processo relativamente costoso e limita la numerosità di nanofili realizzati per unità di area di input/output termico.
Per ovviare a questi problemi, la domanda di brevetto N. VA2009A000082, a nome dell'Università degli Studi di Milano Bicocca e della Erg S.p.A., depositata in data 15 dicembre 2009, con titolo "Dispositivo Seebeck/Peltier basato su nanofili ad impaccamento verticale", propone un elemento strutturale associabile modularmente ad altri elementi simili, nanofili conduttori o semiconduttori, organizzato in una molteplicità di file e colonne di nanofili paralleli supportati su un singolo substrato, consentendo di conseguire una maggiore numerosità di nanofili per unità di area.
Tali obiettivi sono conseguiti da una nuova ed efficace struttura di elemento impilabile o più generalmente associabile modularmente ad altri elementi simili per realizzare setti di dimensioni relativamente grandi di dispositivi di conversione termoelettrica ad effetto Seebeck/Peltier che, essendo anche realizzabile e replicabile in tecnologia planare, è ricavata da uno stack di strati alternati di un primo materiale dielettrico depositabile in film di spessore inferiore o uguale a 50 nm, a bassa conducibilità termica, attaccabile da una soluzione di un certo composto chimico; e di un secondo materiale dielettrico a bassa conducibilità termica, non attaccabile dalla soluzione. Per l'intera larghezza, lo stack è interrotto da trincee parallele la cui larghezza può corrispondere alla minima larghezza di linea consentita dalla risoluzione del processo litografico adottato, ma che può essere eventualmente limitata da altri parametri, in primis l'altezza dello stack sottoposto all'attacco di formazione delle trincee parallele.
Tali trincee, prodotte tagliando trasversalmente lo stack, hanno sulle facce di taglio contrapposte cave parallele di arretramento del rispettivo fronte di attacco del primo materiale da parte della soluzione di attacco, per un arretramento medio compreso generalmente tra circa 15 e circa 50 nm. Residui filiformi di uno strato conforme di materiale conduttore o semiconduttore di riempimento delle cave parallele, successivamente rimosso dalle facce piane, costituiscono altrettanti nanofili paralleli di sezione disuniforme e superficie irregolare di materiale conduttore o semiconduttore organizzati in file e colonne.
Pertanto, pur essendo realizzabile e replicabile in tecnologia planare, l'elemento comprende uno schieramento bidirezionale di nanofili paralleli, elettricamente isolati tra loro, che si estendono da un lato all'altro, organizzati in righe di nanofili coplanari su un medesimo piano orizzontale e colonne di nanofili coplanari su un medesimo piano verticale.
Secondo la domanda di brevetto, la numerosità degli strati alternati dello stack sopra la superficie di un substrato isolante è teoricamente illimitata e praticamente è limitata solamente dall'abilità di produrre trincee con pareti parallele in stack di strati alternati, fino ad una altezza limite dello stack che può arrivare a parecchie decine di micron (pm) (ovvero dalla profondità limite di tagli eseguibili con una accettabile geometria della sezione delle trincee parallele create nello stack).
La domanda di brevetto N. VA2009A000082, inoltre, si propone di fornire un efficiente procedimento di fabbricazione di detti elementi, implementabile con comuni pratiche della tecnologia planare e con un flusso di processo semplificato e poco oneroso.
In particolare, secondo VA2009A000082, il nuovo procedimento di fabbricazione di un elemento impilabile per la costruzione di un setto per dispositivo di conversione termoelettrica ad effetto Seebeck/Peltier comprende:
a) depositare un primo strato di uno o dell'altro di un primo materiale dielettrico attaccabile da una soluzione di un composto chimico e depositabile in film di spessore inferiore o uguale a 50nm e di un secondo materiale dielettrico a bassa conducibilità termica non attaccabile da detta soluzione, su un substrato piano di un materiale dielettrico a bassa conducibilità termica resistente alla soluzione di attacco;
b) depositare sopra il primo strato di uno dei due diversi materiali dielettrici uno strato dell'altro materiale dielettrico e ripetere le operazioni a) e b) per un numero di volte sufficiente a raggiungere un'altezza desiderata dello stack di strati a) alternati a strati b);
c) formare o applicare una maschera sopra la superficie dello stack definente aperture di attacco parallele, di larghezza equivalente alla minima larghezza di linea definibile con la tecnica litografica utilizzata, estese per l'intera larghezza dello stack e distanziate tra loro di uno o più micrometri;
d) attaccare in sputtering, plasma reattivo o plasma attraverso le aperture della maschera lo stack multistrato formando trincee parallele profonde fino a scoprire la superficie del substrato;
e) attaccare con la soluzione di un primo composto chimico le superfici di taglio esposte degli strati di primo materiale dielettrico di spessore non superiore a 50nm fino ad arretrare le superfici esposte, tra gli strati adiacenti di secondo materiale dielettrico non attaccabile dalla soluzione, per una distanza media di circa 20nm, formando cave parallele sulle facce di taglio contrapposte, lungo ciascuna trincea;
f) dopo aver eliminato dalla superficie dello stack eventuali residui di detta maschera, depositare, in condizioni di deposizione che favoriscano un'elevata conformità del deposito, materiale conduttore o semiconduttore ad elevato coefficiente Seebeck intrinseco, riempiendo almeno parzialmente dette cave parallele fino a crescere sopra le facce piane verticali ed orizzontali uno strato conforme privo di discontinuità;
g) formare o applicare nuovamente detta maschera sopra la superficie dello stack;
h) attaccare in sputtering, plasma reattivo o plasma attraverso le aperture della maschera lo strato di materiale conformemente depositato fino a rimuoverlo completamente dalle facce piane verticali ed orizzontali, residuando nanofili di materiale conduttore o semiconduttore di riempimento all'interno delle cave parallele.
Inoltre, la domanda di brevetto N. VA2009A000082 si propone di fornire un setto per dispositivo di conversione termo-elettrica ad effetto Seebeck/Pelt ier, di dimensioni adatte ad applicazioni di potenza, composto da un qualsivoglia numero di elementi strutturali modularmente associabili, ciascuno avente una molteplicità di file e colonne di nanofili paralleli su un singolo substrato, con distinte metallizzazioni di collegamento in parallelo per gruppi di un certo numero frazionario dell'intera popolazione di nanofili sulle opposte superfici, rispettivamente calda e fredda, del setto e linee metalliche di collegamento in serie dei gruppi tra due morsetti terminali del dispositivo.
Come esempio applicativo, il processo è stato implementato praticamente partendo da wafers di silicio tipo n con resistività 0,2 — 1 Ω cm ed è proseguito con un'ossidazione wet a 1000 °C fino alla formazione di uno strato di SÌO2di spessore 120 nm.
Dopo ciò si è proceduto alla deposizione via Chemical vapour deposition a bassa pressione (LPCVD) di uno strato di S13N4di spessore 50 nm e alla sua parziale trasformazione in S1O2fino ad uno spessore di 30 nm per parziale ossidazione. La reiterazione di questo processo ha prodotto una catasta (stack) di strati alternati di S13N4e S1O2. Questa catasta è stata poi definita per fotolitografia tradizionale e reactive ion etching (RIE).
Ciò fatto, le zone recesse in entrambi i lati dello stack sono state definite via attacco chimico selettivo di SÌO2con soluzione acquosa di HF (HF:H20 = 1:20 voi./voi.) controllando la durata del processo.
Le zone recesse sono state poi riempite conformemente via decomposizione pirolitica (LPCVD) di SiH4.
Poiché la resistenza del silicio policristallino non drogato è immisurabilmente alta, il silicio è stato drogato, al fine di ottenere nanofili ad alta conducibilità elettrica, con predeposizione a 920°C di fosforo da POCI3seguito da trattamento termico in atmosfera inerte (N2)a 1100 °C.
I nanofili sono stati poi formati con una ossidazione successiva in atmosfera di 02per un tempo sufficiente a trasformare in Si02il silicio non racchiuso nelle zone recesse.
Per ultimo, i nanofili sono stati contattati dapprima attaccando con soluzione acquosa diluita di HF il Si02così formato e quindi depositando uno strato, di uso comune in microelettronica, di Al:Si(l%) in un sistema di sputtering progettato in modo da garantire un adeguato ricoprimento anche in corrispondenza dei gradini.
Alla luce di quanto sopra, appare evidente la compatibilità del procedimento di realizzazione di elementi impilabili per la costruzione di un setto per dispositivo di conversione termo-elettrica ad effetto Seebeck/Peltier secondo la domanda di brevetto italiano N. VA2009A000082 con le tecnologie CMOS.
In questo contesto viene quindi ad inserirsi la soluzione secondo la presente invenzione, che si propone di fornire elementi termoelettrici di raffreddamento ad effetto Peltier integrati nella struttura di componenti microelettronici e un procedimento per la loro realizzazione.
Questi ed altri risultati sono ottenuti secondo la presente invenzione proponendo elementi termoelettrici di raffreddamento ad effetto Peltier integrati nella struttura di componenti microelettronici e un procedimento per la loro realizzazione che può essere inserito alternativamente:
- nel flusso principale del processo di realizzazione di un circuito integrato, nella fase iniziale,
- nella fase immediatamente precedente le fasi di metallizzazione, oppure
- essere spezzato nei suoi elementi costitutivi sfruttando le idonee fasi di processo proprie del circuito integrato.
Ovviamente, per estrarre calore dal sistema, il refrigeratore Peltier genera a sua volta, consistentemente con il Secondo Principio della Termodinamica, una quantità di calore maggiore di quella da estrarre. In ragione di ciò, l'effetto Peltier non si presterebbe al miglioramento delle prestazioni se non fosse sufficiente limitare il raffreddamento ad una piccola regione ospitante l'oscillatore di clock e l'unità aritmetico-logica e termicamente isolata dal resto del circuito.
Scopo della presente invenzione è quindi quello di realizzare elementi termoelettrici di raffreddamento ad effetto Peltier integrati nella struttura di componenti microelettronici e un procedimento per la loro realizzazione che permettano di superare i limiti delle soluzioni secondo la tecnologia nota e di ottenere i risultati tecnici precedentemente descritti.
Ulteriore scopo dell'invenzione è che detti elementi termoelettrici integrati nella struttura di componenti microelettronici possano essere realizzati con costi sostanzialmente contenuti, sia per quanto riguarda i costi di produzione che per quanto concerne i costi di gestione.
Non ultimo scopo dell'invenzione è quello di realizzare elementi termoelettrici di raffreddamento ad effetto Peltier integrati nella struttura di componenti microelettronici e un procedimento per la loro realizzazione che siano sostanzialmente semplici, sicuri ed affidabili.
Forma pertanto un primo oggetto specifico della presente invenzione un componente microelettronico che comprende, integrati nella sua struttura, elementi termoelettrici di raffreddamento ad effetto Seebeck/Pelt ier basati su nanofili di materiale conduttore o semiconduttore di elevato coefficiente Seebeck, paralleli ed isolati tra loro ed organizzati secondo una struttura a impaccamento verticale e a sviluppo longitudinale che comprende:
a) strati alternati sovrapposti di un primo materiale dielettrico depositabile in film di spessore inferiore o uguale a 50 nm ed attaccabile da una soluzione di un composto chimico e di un secondo materiale dielettrico a bassa conduttività termica non attaccabile da detta soluzione;
b) cave parallele d'arretramento del rispettivo fronte di attacco degli strati di detto primo materiale dielettrico da parte della soluzione di attacco sui lati di detta struttura a sviluppo longitudinale;
c) residui filiformi di materiale conduttore o semiconduttore di riempimento di dette cave parallele costituenti detti nanofili paralleli di materiale conduttore o semiconduttore.
Ulteriori caratteristiche del componente microelettronico secondo la presente invenzione sono definite nelle rivendicazioni dipendenti 2-6.
Formano inoltre ulteriori oggetti specifici della presente invenzione tre procedimenti alternativi di realizzazione di detto componente microelettronico, rispettivamente definiti nelle rivendicazioni 7, 8 e 9.
Risulta evidente l'efficacia del dispositivo della presente invenzione, che consente di sfruttare appieno la compatibilità del procedimento di realizzazione di elementi impilabili per la costruzione di un setto per dispositivo di conversione termo-elettrica ad effetto Seebeck/Peltier secondo la domanda di brevetto italiano N. VA2009A000082 con le fasi dei procedimenti di realizzazione di circuiti di tipo CMOS.
La presente invenzione verrà ora descritta, a titolo illustrativo, ma non limitativo, con particolare riferimento alle figure 1 e 2 che mostrano rispettivamente una rappresentazione schematica a colori e un'immagine SEM di una sezione trasversale della struttura degli elementi termoelettrici di raffreddamento ad effetto Peltier secondo la presente invenzione, in cui sono mostrati i residui di riempimento delle cave che costituiscono i singoli nanofili di materiale conduttore o semiconduttore della struttura multistrato che caratterizza gli elementi di raffreddamento dei componenti microelettronici secondo la presente invenzione.
Come già precedentemente detto, l'effetto Peltier non si presterebbe al miglioramento delle prestazioni se non fosse sufficiente limitare il raffreddamento ad una piccola regione ospitante l'oscillatore di clock e l'unità aritmetico-logica e termicamente isolata dal resto del circuito.
Per l'isolamento termico di questa zona dal resto del circuito è sufficiente:
- separare, a livello di layout le parti veloci (clock, unità aritmetico logica, etc.) da quelle lente, - realizzare il circuito su un substrato SOI (Silicon on insulator, un substrato convenzionale per i microprocessori) dove la zona attiva è separata dal substrato da uno strato di ossido,
separare la parte veloce dal restante dispositivo per mezzo di profonde trincee (deep trench, un processo convenzionale dei circuiti integrali) eventualmente riempito con un aerogel di silice o altro opportuno isolante,
- connettere le due parti con nanofili di silicio connessi in modo da agire da dispositivi Peltier,
- porre la parte fredda del dispositivo Peltier in buon contatto termico con tale zona e la parte calda su una zona termicamente isolata.
La presente invenzione è stata descritta a titolo illustrativo, ma non limitativo, secondo sue forme preferite di realizzazione, ma è da intendersi che variazioni e/o modifiche potranno essere apportate dagli esperti nel ramo senza per questo uscire dal relativo ambito di protezione, come definito dalle rivendicazioni allegate.
Claims (9)
- RIVENDICAZIONI 1) Componente microelettronico, caratterizzato dal fatto di comprendere, integrati nella sua struttura, elementi termoelettrici di raffreddamento ad effetto Seebeck/Peltier basati su nanofili (1) di materiale conduttore o semiconduttore di elevato coefficiente Seebeck, paralleli ed isolati tra loro ed organizzati secondo una struttura (2) a impaccamento verticale e a sviluppo longitudinale che comprende: a) strati alternati sovrapposti di un primo materiale dielettrico (3) depositabile in film di spessore inferiore o uguale a 50 nm ed attaccabile da una soluzione di un composto chimico e di un secondo materiale dielettrico (4) a bassa conduttività termica non attaccabile da detta soluzione; b) cave parallele (5) d'arretramento del rispettivo fronte di attacco degli strati di detto primo materiale dielettrico (3) da parte della soluzione di attacco sui lati di detta struttura a sviluppo longitudinale; c) residui filiformi di materiale conduttore o semiconduttore di riempimento di dette cave parallele (4c) costituenti detti nanofili (1) paralleli di materiale conduttore o semiconduttore.
- 2) Componente microelettronico secondo la rivendicazione 1, caratterizzato dal fatto che detto materiale conduttore o semiconduttore ad elevato coefficiente Seebeck è scelto dal gruppo composto da silicio monocristallino o policristallino, con abbondanza isotopica naturale o arricchito con<29>Si, intrinseco o drogato con atomi donori e/o accettori, lega di silicio-germanio naturale o isotopicamente arricchita con<29>Si, intrinseca o drogata con atomi donori e/o accettori, tungsteno, titanio e leghe degli stessi .
- 3) Componente microelettronico secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto che detto componente microelettronico è un circuito integrato CMOS e più in particolare un microprocessore.
- 4) Componente microelettronico secondo la rivendicazione 3, caratterizzato dal fatto che detti elementi termoelettrici di raffreddamento ad effetto Seebeck/Pelt ier sono applicati in corrispondenza di una regione di detto circuito integrato in cui sono ospitate le componenti veloci del circuito, che sviluppano calore, quali l'oscillatore di clock e l'unità aritmetico-logica, detta regione essendo termicamente isolata dal resto del circuito.
- 5) Componente microelettronico secondo la rivendicazione 4, caratterizzato dal fatto che: - detto circuito integrato è realizzato su un substrato SOI (Silicon on insulator) , in cui la zona attiva è separata dal substrato da uno strato di ossido, - dette componenti veloci del circuito integrato sono ospitate in regioni di detto circuito integrato diverse da quelle che ospitano le componenti lente, - dette regioni che ospitano le componenti veloci sono separate da dette regioni che ospitano le componenti lente per mezzo di profonde trincee (deep trench), - dette regioni che ospitano le componenti veloci e dette regioni che ospitano le componenti lente sono connesse con nanofili di silicio ad impaccamento verticale connessi in modo da comportarsi da elementi termoelettrici di raffreddamento ad effetto Seebeck/Peltier, - la parte fredda di detti elementi termoelettrici di raffreddamento ad effetto Seebeck/Peltier è disposta in buon contatto termico con dette regioni che ospitano le componenti veloci del circuito e la parte calda di detti elementi termoelettrici di raffreddamento ad effetto Seebeck/Peltier è disposta su una zona termicamente isolata dalla prima.
- 6) Componente microelettronico secondo la rivendicazione 5, caratterizzato dal fatto che dette trincee sono riempite con un aerogel di silice o con un diverso isolante.
- 7) Procedimento per la realizzazione di un componente microelettronico, che comprende, integrati nella sua struttura, elementi termoelettrici di raffreddamento ad effetto Seebeck/Peltier basati su nanofili ad impaccamento verticale, come definiti nelle rivendicazioni 1 - 6, in cui detti elementi termoelettrici vengono realizzati attraverso le seguenti fasi: a) depositare un primo strato di uno o dell'altro di un primo materiale dielettrico (2) depositabile in film di spessore inferiore o uguale a 50 nm ed attaccabile da una soluzione di un primo composto chimico e di un secondo materiale dielettrico (3) a bassa conduttività termica non attaccato da detta soluzione, su un substrato piano (1) di un materiale dielettrico a bassa conduttività termica resistente alla soluzione di attacco; b) depositare sopra detto primo strato di uno di detti due materiali dielettrici diversi uno strato dell'altro materiale dielettrico e ripetere le operazioni a) e b) per un numero di volte sufficiente a raggiungere un'altezza desiderata di strati a) alternati strati b); c) formare o applicare una maschera sopra la superficie della struttura di strati sovrapposti; d) attaccare in sputtering, plasma reattivo o plasma la struttura multistrato, definendo, al disotto dei bordi di detta maschera, delle corrispondenti facce di taglio perpendicolari alla direzione di sovrapposizione degli strati; e) attaccare in detta soluzione le superfici esposte degli strati di detto primo materiale dielettrico (2) fino ad arretrare le superfici di progressione dell'attacco tra gli strati adiacenti di detto secondo materiale dielettrico (3), per una distanza media di circa 20 nm, formando cave parallele (4c) sulle facce di taglio; f) dopo aver eliminato dalla superficie della struttura multistrato eventuali residui di detta maschera, depositare da fase vapore materiale conduttore o semiconduttore avente un elevato coefficiente Seebeck, riempiendo almeno parzialmente dette cave parallele (4c) fino a crescere sopra le facce piane verticali ed orizzontali uno strato conforme (4m) privo di discontinuità; g) formare o applicare nuovamente detta maschera sopra la superficie della struttura multistrato; h) attaccare in sputtering, plasma reattivo o plasma attraverso le aperture della maschera lo strato di materiale conduttore o semiconduttore (4m) conformemente depositato fino a rimuoverlo completamente dalle facce piane verticali ed orizzontali, residuando nanofili (4) di materiale conduttore o semiconduttore all'interno di dette cave parallele (4c); dette fasi venendo inserite nella fase iniziale del flusso principale del processo di realizzazione di detto componente microelettronico.
- 8) Procedimento per la realizzazione di un componente microelettronico, che comprende, integrati nella sua struttura, elementi termoelettrici di raffreddamento ad effetto Seebeck/Peltier basati su nanofili ad impaccamento verticale, come definiti nelle rivendicazioni 1 - 6, in cui detto procedimento comprende una o più fasi di metallizzazione e in cui detti elementi termoelettrici vengono realizzati attraverso le fasi a)-h) definite con riferimento alla rivendicazione 7, che vengono inserite nella fase immediatamente precedente le fasi di metallizzazione del processo di realizzazione di detto componente microelettronico .
- 9) Procedimento per la realizzazione di un componente microelettronico, che comprende, integrati nella sua struttura, elementi termoelettrici di raffreddamento ad effetto Seebeck/Pelt ier basati su nanofili ad impaccamento verticale, come definiti nelle rivendicazioni 1 - 6, in cui detti elementi termoelettrici vengono realizzati attraverso le fasi a)-h) definite con riferimento alla rivendicazione 7, che vengono realizzate in successione non concatenata, in simultanea con le idonee fasi di realizzazione di detto componente microelettronico.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005036642A2 (en) * | 2003-10-08 | 2005-04-21 | Intel Corporation (A Delaware Corporation) | A microelectronic assembly having thermoelectric elements to cool a die and a method of making the same |
| WO2005119800A2 (en) * | 2004-05-19 | 2005-12-15 | Intel Corporation | Thermoelectric nano-wire devices |
| US20090056345A1 (en) * | 2007-08-29 | 2009-03-05 | Texas Instruments Incorporated | Nanoscale thermoelectric refrigerator |
| WO2011073142A1 (en) * | 2009-12-15 | 2011-06-23 | Universita' Degli Studi Di Milano - Bicocca | Seebeck/peltier thermoelectric conversion element with parallel nanowires of conductor or semiconductor material organized in rows and columns through an insulating body and process |
Family Cites Families (1)
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-
2011
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-
2012
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005036642A2 (en) * | 2003-10-08 | 2005-04-21 | Intel Corporation (A Delaware Corporation) | A microelectronic assembly having thermoelectric elements to cool a die and a method of making the same |
| WO2005119800A2 (en) * | 2004-05-19 | 2005-12-15 | Intel Corporation | Thermoelectric nano-wire devices |
| US20090056345A1 (en) * | 2007-08-29 | 2009-03-05 | Texas Instruments Incorporated | Nanoscale thermoelectric refrigerator |
| WO2011073142A1 (en) * | 2009-12-15 | 2011-06-23 | Universita' Degli Studi Di Milano - Bicocca | Seebeck/peltier thermoelectric conversion element with parallel nanowires of conductor or semiconductor material organized in rows and columns through an insulating body and process |
Non-Patent Citations (3)
| Title |
|---|
| SHAFAI C ET AL: "A micro-integrated Peltier heat pump for localized on-chip temperature control", PROCEEDINGS OF 1996 CANADIAN CONFERENCE ON ELECTRICAL AND COMPUTER ENGINEERING 26-29 MAY 1996 CALGARY, ALTA., CANADA, vol. 1, 1996, 1996 Canadian Conference on Electrical and Computer Engineering. Conference Proceedings. Theme: Glimpse into the 21st Century (Cat. No.96TH8157) IEEE New York, NY, USA, pages 88 - 91 VOL.1, XP002670111, ISBN: 0-7803-3143-5, DOI: DOI:10.1109/CCECE.1996.548045 * |
| SHAFAI C ET AL: "On-chip thin film Peltier heat pumps", COLLECTION OF PAPERS PRESENTED AT THE 4TH INTERNATIONAL WORKSHOP ON THERMAL INVESTIGATIONS OF ICS AND MICROSTRUCTURES, LABORATOIRE TIMA, GRENOBLE, FRANCE; CANNES, FRANCE, 1 January 1998 (1998-01-01), pages 81 - 85, XP008147997, ISBN: 2-913329-01-2 * |
| SHAFAI C ET AL: "Optimization of Bi2Te3 thin films for microintegrated Peltier heat pumps", JOURNAL OF VACUUM SCIENCE & TECHNOLOGY A (VACUUM, SURFACES, AND FILMS) AIP FOR AMERICAN VACUUM SOC. USA, vol. 15, no. 5, 1997, pages 2798 - 2801, XP002670114, ISSN: 0734-2101, DOI: DOI:10.1116/1.580826 * |
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| WO2013035122A1 (en) | 2013-03-14 |
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