KR20070013993A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 제조 공정을 복잡하게 하지 않고, 금속 실리사이드로 이루어지는 게이트 전극 및 이 게이트 전극을 덮는 스트레서막(stressor film)을 형성할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
반도체 기판(10) 내에 채널 영역을 끼워 형성된 소스/드레인 영역(38)과, 채널 영역 위에 게이트 절연막(12)을 통하여 형성된 금속 실리사이드로 이루어지는 게이트 전극(44)을 갖는 N형 MISFET과, 게이트 전극(44)을 내포하도록 게이트 전극(44)의 측벽부로부터 윗면부에 걸쳐 형성되고, 1GPa∼3GPa의 인장 응력을 가지며, 채널 영역에 인장 응력을 인가하는 절연막(46)을 갖는다.
게이트 절연막, 폴리실리콘막, 실리콘 질화막, 스트레서막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 제 1 실시예에 의한 반도체 장치의 구조를 나타내는 개략적인 단면도.
도 2는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 3은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도 4는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 3).
도 5는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 4).
도 6은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 5).
도 7은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 6).
도 8은 게이트 전극이 되는 폴리실리콘막의 표면을 평탄화하는 효과를 나타 내는 도면.
도 9는 본 발명의 제 2 실시예에 의한 반도체 장치의 구조를 나타내는 개략적인 단면도.
도 10은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 11은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
*도면의 주요 부분에 대한 부호의 설명*
10 : 실리콘 기판
12 : 게이트 절연막
14 : 폴리실리콘막
16, 26, 42 : 실리콘 산화막
18, 48 : 포토 레지스트막
20, 20a, 44 : 게이트 전극
22, 30, 34 : 사이드월 절연막
24, 32, 36 : 불순물층
28 : 실리콘 질화막
38, 38a : 소스/드레인 영역
40, 40a : 니켈 실리사이드막
46 : 스트레서막(stressor film)
50 : 게이트 길이가 짧은 MISFET
60 : 게이트 길이가 긴 MISFET
본 발명은 반도체 장치 및 그 제조 방법에 따른 것으로, 특히 금속 실리사이드로 이루어지는 게이트 전극을 갖는 반도체 장치 및 그 제조 방법에 관한다.
MISFET의 특성을 향상시키는 구조로서, 금속 실리사이드에 의해서만 게이트 전극을 형성하는 기술이 제안되어 있다. 게이트 전극을 금속 실리사이드에 의해 구성함으로써, 폴리사이드 구조의 게이트 전극과 비교하여 게이트 저항을 저감할 수 있고, 게이트 전극의 공핍화(空乏化)도 방지할 수 있다.
금속 실리사이드에 의해서만 게이트 전극을 형성하는 방법으로서는, 게이트 전극 형성 부분에 아모퍼스 실리콘이나 폴리실리콘으로 이루어지는 더미 전극을 형성한 후, 금속을 퇴적하여 실리사이드화 반응을 위한 열처리를 행하고, 더미 전극을 금속 실리사이드에 의해 치환하는 방법이 제안되어 있다. 이 방법에 의하면, 소스/드레인 영역을 게이트 전극에 대하여 자기 정합(整合)으로 형성하는 종래의 프로세스의 정합성을 유지하는 동시에, 금속 재료에 의한 실리콘 기판의 오염 등을 억제할 수 있다.
또한, 상기 기술과는 별도로 실리콘 결정에 인장 비틀림을 줌으로써, 결정 안을 흐르는 전자의 이동도가 향상하는 것이 알려져 있으며, 이것을 이용한 반도체 장치의 구조가 제안되어 있다. 그 일례로서, 스트레서막이라 불리는 스트레스 인가용 막을 게이트 전극 위를 덮도록 형성하는 구조가 알려져 있다. 스트레서막이란, 실리콘 질화막이나 실리콘 질화 산화막 등의 실리콘 질화물계의 절연막이 널리이용되고 있다. 게이트 전극의 측면 부분으로부터 윗면에 걸쳐 인장 응력을 갖는 스트레서막을 형성함으로써, 채널 영역에 인장 비틀림이 더해져 채널 영역을 흐르는 전자의 이동도가 향상된다. 이에 따라, MIS 트랜지스터를 고속 동작시킬 수 있다.
[특허문헌 1] 일본국 특허 공개평 08-213612호 공보.
그러나, 상기의 방법을 사용하여 금속 실리사이드로 이루어지는 게이트 전극을 형성할 경우, 스트레서막을 사용하여 채널 영역에 격자 비틀림을 도입하는 것이 곤란하였다.
더미 전극을 금속 실리사이드에 치환하는 기술에서는, 더미 전극을 덮는 층간 절연막을 형성후, 화학적 기계 연마(CMP : Chemical Mechanical Polishing) 등에 의해 이 층간 절연막의 표면을 평탄화해서 더미 전극의 윗면을 노출한 후, 금속막을 퇴적하여 실리사이드화 열처리를 행함으로써, 더미 전극을 금속 실리사이드에 의해 치환한다.
이 때문에, 더미 전극의 측면 부분으로부터 윗면을 덮도록 스트레서막을 형성하여도, 층간 절연막의 평탄화 공정에서 더미 전극 윗면 상의 스트레서막이 제거되어버려, 채널 영역에 인장 응력을 인가할 수 없게 되어 버린다.
본 발명의 목적은 제조 공정을 복잡하게 하지 않고, 금속 실리사이드로 이루어지는 게이트 전극 및 이 게이트 전극을 덮는 스트레서막을 형성할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 하나의 관점에 의하면, 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 금속 실리사이드로 이루어지는 게이트 전극을 갖는 N형 MISFET과, 상기 게이트 전극을 내포하도록 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 형성되며, 1GPa∼3GPa의 인장 응력을 갖고, 상기 채널 영역에 인장 응력을 인가하는 제 1 절연막을 갖는 것을 특징으로 하는 반도체 장치가 제공된다.
또한, 본 발명의 다른 관점에 의하면, 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 금속 실리사이드로 이루어지는 게이트 전극을 갖는 P형 MISFET과, 상기 게이트 전극을 내포하도록 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 형성되며, 1GPa∼2GPa의 압축 응력을 갖고, 상기 채널 영역에 압축 응력을 인가하는 제 1 절연막을 갖는 것을 특징으로 하는 반도체 장치가 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 폴리실리콘으로 이루어지는 게이트 전극을 갖는 N형 MISFET을 형성하는 공정과, 상기 N형 MISFET이 형성된 상기 반도체 기판 위에 상기 게이트 전극 위의 막두께가 얇게, 상기 소스/드레인 영역 상의 막두께가 두껍게 되도록 제 1 절연막을 형성하는 공정과, 상기 소스/드레인 영역 상의 상기 제 1 절연막이 잔존하고, 상기 게이트 전극이 노출하도록 상기 제 1 절연막을 에칭하는 공정과, 상기 게이트 전극을 구성하는 폴리실리콘을 금속 실리사이드로 치환하는 공정과, 상기 금속 실리사이드로 치환된 상기 게이트 전극을 내포하도록 상기 게이트 전극의 측벽부로부터 윗면에 걸쳐, 1GPa∼3GPa의 인장 응력을 갖는 제 2 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 폴리실리콘으로 이루어지는 게이트 전극을 갖는 P형 MISFET을 형성하는 공정과, 상기 P형 MISFET이 형성된 상기 반도체 기판 위에 상기 게이트 전극 위의 막두께가 얇게, 상기 소스/드레인 영역 상의 막두께가 두껍게 되도록 제 1 절연막을 형성하는 공정과, 상기 소스/드레인 영역 상의 상기 제 1 절연막이 잔존하고, 상기 게이트 전극이 노출하도록 상기 제 1 절연막을 에칭하는 공정과, 상기 게이트 전극을 구성하는 폴리실리콘을 금속 실리사이드로 치환하는 공정과, 상기 금속 실리사이드로 치환된 상기 게이트 전극을 내포하도록, 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 1GPa∼2GPa의 압축 응력을 갖는 제 2 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
[제 1 실시예]
본 발명의 제 1 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 1 내지 도 8을 사용하여 설명한다.
도 1은 본 실시예에 의한 반도체 장치의 구조를 나타내는 개략적인 단면도이고, 도 2 내지 도 7은 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정단면도이며, 도 8은 게이트 전극이 되는 폴리실리콘막의 표면을 평탄화하는 효과를 나타내는 도면이다.
처음에, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 1을 사용하여 설명한다.
실리콘 기판(10) 위에는 게이트 절연막(12)을 통하여 니켈 실리사이드로 이루어지는 게이트 전극(44)이 형성되어 있다. 게이트 전극(44)의 측벽 부분에는 실리콘 산화막으로 이루어지는 사이드월 절연막(22)과, 실리콘 산화막(26) 및 실리콘 질화막(28)으로 이루어지는 사이드월 절연막(30)과, 실리콘 산화막으로 이루어지는 사이드월 절연막(34)이 형성되어 있다.
게이트 전극(44)의 양측 실리콘 기판(10)표면에는 익스텐션 구조의 소스/드레인 영역(38)이 형성되어 있다. 소스/드레인 영역(38) 위에는 니켈 실리사이드막(40)이 형성되어 있다. 니켈 실리사이드막(40) 위에는 실리콘 산화막(42)이 형성되어 있다.
게이트 전극(44) 위에는 사이드월 절연막(22, 30, 34)을 통하여 측면부로부터 윗면부에 걸쳐서 형성된 실리콘 산화막으로 이루어지는 스트레서막(46)이 형성되어 있다. 또한, 스트레서막(46)이란, MISFET의 채널 영역에 인장 응력 또는 압축 응력을 인가하기 위한 막이다. 이 목적 하에, 스트레서막(46)은 게이트 전극 (44)의 측벽 부분으로부터 윗면 부분에 걸쳐서 전체를 덮도록 형성할 필요가 있다. 게이트 전극(44)의 윗면보다도 높은 위치에 형성한 것으로는 채널 영역에 충분한 응력을 인가할 수 없다.
이와 같이, 본 실시예에 의한 반도체 장치는 게이트 전극(44)이 금속 실리사이드로 구성되어 있는 동시에, 게이트 전극(44)을 내포하도록 게이트 전극(44)의 측벽 부분으로부터 윗면 부분에 걸쳐서 스트레서막(46)이 형성되어 있는 것에 주된 특징이 있다.
스트레서막(46)은 MISFET의 채널 영역에 응력을 인가하기 위한 막이며, N형 MISFET의 경우에는 예를 들면 1∼3GPa의 인장 응력을 갖는 막을 사용하고, P형 MISFET의 경우에는 예를 들면 1∼2GPa의 압축 응력을 갖는 막을 사용한다.
또한, 인장 응력을 갖는 막이란, 기판에 대하여 기판을 잡아당기는 방향으로 인력을 인가하는 막을 의미한다. 즉, 실리콘 기판 위에 인장 응력을 갖는 스트레서막이 형성되면, 실리콘 결정이 신장하는 방향으로 응력이 인가된다. 반대로, 압축 응력을 갖는 막이란, 기판에 대하여 기판을 압축시키는 방향으로 응력을 인가하는 막을 의미한다. 즉, 실리콘 기판 위에 압축 응력을 갖는 스트레서막이 형성되면, 실리콘 결정이 줄어드는 방향으로 응력이 인가된다. 실리콘 결정에 응력을 증가하여 비틀림이 발생하면, 등방적이었던 실리콘 결정의 밴드 구조의 대칭성이 무너져 에너지 준위의 분리가 발생한다. 밴드 구조 변화의 결과, 격자 진동에 의한 캐리어 산란의 감소나 유효 질량의 저감에 의해, 캐리어의 이동도를 향상시킬 수 있다.
따라서, 이렇게 하여 반도체 장치를 구성함으로써, 폴리 사이드 구조의 게이트 전극과 비교하여 게이트 저항을 저감할 수 있고, 게이트 전극의 공핍화도 방지할 수 있다. 또한, 스트레서막(46)에 의해 채널 영역에 소정의 응력을 인가할 수 있고, 채널을 흐르는 캐리어의 이동도를 향상시킬 수 있다. 이에 따라, MISFET을 고속 동작시킬 수 있다.
다음에, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 2 내지 도 8을 사용하여 설명한다.
우선, 실리콘 기판(10) 위에 예를 들면 열산화법에 의해, 예를 들면 막두께 1.5㎚의 실리콘 산화막을 형성한다. 이에 따라, 실리콘 산화막으로 이루어지는 게이트 절연막(12)을 형성한다. 게이트 절연막(12)은 실리콘 질화 산화막 등, 다른 절연막이어도 좋다.
이어서, 게이트 절연막(12) 위에 예를 들면 CVD법에 의해, 예를 들면 막두께 100㎚의 폴리실리콘막(14)을 퇴적한다. CVD법에 의해 형성한 폴리실리콘막(14)의 표면에는 성장한 결정(grain) 형상을 반영하여 요철이 존재하고 있다.(도 2(a)). 또한, 폴리실리콘막 대신에, 아모퍼스(amorphous) 실리콘막을 퇴적하여도 좋다.
이어서, 예를 들면 CMP법에 의해, 폴리실리콘막(14)의 표면을 연마하여 평탄화한다(도 2(b)).
이어서, 평탄화한 폴리실리콘막(14) 위에 예를 들면 CVD법에 의해, 예를 들면 막두께 30㎚의 실리콘 산화막(16)을 퇴적한다.
이어서, 실리콘 산화막(16) 위에 포토리소그래피에 의해, 형성하고자 하는 게이트 전극의 패턴을 갖는 포토 레지스트막(18)을 형성한다.
이어서, 포토 레지스트막(18)을 마스크로 하여, 실리콘 산화막(16) 및 폴리실리콘막(14)을 이방성 에칭하고, 폴리실리콘막(14)으로 이루어지는 더미 전극으로서의 게이트 전극(20)을 형성한다(도 3(a)). 이 때, 실리콘 산화막(16)은 폴리실리콘막(14)을 패터닝할 때의 하드 마스크가 된다.
이어서, 포토 레지스트막(18)을 예를 들면 애싱에 의해 제거하고, 실리콘 산화막(16)을 예를 들면 웨트 에칭에 의해 제거한다.
이어서, CVD법에 의해, 예를 들면 막두께 10㎚의 실리콘 산화막을 퇴적하여 에치백하고, 게이트 전극(20)의 측벽 부분에 실리콘 산화막으로 이루어지는 사이드월 절연막(22)을 형성한다(도 3(b)).
이어서, 게이트 전극(20) 및 사이드월 절연막(22)을 마스크로 하여 이온 주입을 행하고, 게이트 전극(20) 양측의 실리콘 기판(10) 내에 익스텐션 영역이 되는 불순물층(24)을 형성한다(도 3(c)).
이어서, CVD법에 의해, 예를 들면 막두께 10㎚의 실리콘 산화막(26)과, 예를 들면 막두께 30㎚의 실리콘 질화막(28)을 퇴적하여 에치백하고, 게이트 전극(20)의 측벽 부분에 실리콘 산화막(26) 및 실리콘 질화막(28)으로 이루어지는 사이드월 절연막(30)을 형성한다(도 4(a)).
이어서, 게이트 전극(20) 및 사이드월 절연막(22, 30)을 마스크로 하여 이온 주입을 행하고, 게이트 전극(20) 양측의 실리콘 기판(10) 내에 불순물층(32)을 형성한다(도 4(b)).
이어서, CVD법에 의해, 예를 들면 막두께 50㎚의 실리콘 산화막을 퇴적하여 에치백하고, 게이트 전극(20)의 측벽 부분에 실리콘 산화막으로 이루어지는 사이드월 절연막(34)을 형성한다(도 4(c)).
이어서, 게이트 전극(20) 및 사이드월 절연막(22, 30, 34)을 마스크로 하여 이온 주입을 행하고, 게이트 전극(20) 양측의 실리콘 기판 내에 불순물층(36)을 형성한다.
이렇게 해서, 게이트 전극(20)의 불순물층(24, 32, 36)으로 이루어지는 소스/드레인 영역(38)을 형성한다.
이어서, 전체 면에 예를 들면 스퍼터법에 의해, 예를 들면 막두께 20㎚의 니켈막을 퇴적한다.
이어서, 예를 들면 질소 분위기 중에서, 예를 들면 300℃, 3분간의 열처리를 행한다. 이 열처리에 의해 실리콘이 노출하고 있는 게이트 전극(20) 위 및 소스/드레인 영역(38) 위에서 실리사이드화 반응이 발생하고, 게이트 전극(20) 위 및 소스/드레인 영역(38) 위에는 막두께 20㎚의 니켈 실리사이드막(40)이 형성된다.
이어서, 예를 들면 SPM(황산과수)을 이용한 웨트 에칭에 의해, 미반응의 니켈막을 제거하다(도 5(b)).
또한, 게이트 전극(20) 위에 실리콘 질화막 등의 마스크막을 형성해 두고, 소스/드레인 영역(38)에만 니켈 실리사이드막(40)을 형성하도록 하여도 좋다.
또한, 니켈 실리사이드막 대신에, 티탄 실리사이드, 크롬 실리사이드, ㅋ코코발트 실리사이드 등의 다른 금속 실리사이드막을 형성하여도 좋다.
이어서, 전체 면에 예를 들면 고밀도 플라즈마 CVD법에 의해, 예를 들면 막두께 50㎚의 실리콘 산화막(42)을 퇴적한다(도 6(a)). 이 실리콘 산화막(42)의 성막 공정에서는 게이트 전극(20) 위의 막두께가, 평탄부(예를 들면, 소스/드레인 영역(38) 위)의 막두께보다도 충분히 얇아지도록 성막 조건을 설정한다. 예를 들면, SiH4 유량을 120sccm, O2 유량을 220sccm, He유량을 500sccm, 파워를 LF(저주파 파워)/HF(고주파 파워)=320OW/50OW의 조건에서 성막함으로써, 게이트 전극(20) 위의 막두께가 평탄부의 막두께보다도 얇아진다.
또한, 실리콘 산화막(42)을 고밀도 플라즈마 CVD법에 의해 퇴적하는 대신에, 스핀 코트법에 의해 SOG막을 퇴적하여도 좋다. 스핀 코트에 의한 막 형성에서는 막표면이 평탄화하는 방향에 도포막이 유동하기 때문에, 돌기부 위의 막두께는 평탄부의 막두께보다도 당연히 얇아진다.
이어서, 예를 들면 드라이 에칭에 의해, 게이트 전극(20) 위의 니켈 실리사이드막(40)이 노출할 때까지 실리콘 산화막(42)을 이방성 에칭한다. 이때, 소스/드레인 영역(38) 위에 형성된 실리콘 산화막(42)의 막두께는, 게이트 전극(20) 위에 형성된 실리콘 산화막(42)의 막두께보다도 충분히 두껍기 때문에, 게이트 전극(20) 위의 니켈 실리사이드막(40)이 노출된 후에도, 소스/드레인 영역 위의 니켈 실리사이드막(40)은 실리콘 산화막(42)에 의해 덮여 있다(도 6(b)).
또한, 실리콘 산화막(42)의 에칭 시에, 게이트 전극(20) 위의 니켈 실리사이드막(40)을 제거하여도 좋다.
또한, 실리콘 산화막(42)의 에칭에는 불산계 수용액을 이용한 웨트 에칭을 사용하여도 좋다. 이 경우, 실리콘 산화막(42)의 에칭과 함께, 게이트 전극(20) 위의 니켈 실리사이드막(40)도 제거할 수 있다.
이어서, 전체 면에 예를 들면 스퍼터법에 의해, 예를 들면 막두께 30㎚의 니켈막을 퇴적한다.
이어서, 예를 들면 질소 분위기 중에서, 예를 들면 400℃, 1분간의 열처리를 행한다. 이 열처리에 의해, 게이트 전극(20)과 니켈막 사이의 실리사이드화 반응이 게이트 전극(20)의 윗면측으로부터 진행하여, 게이트 절연막(12)에 이르는 게이트 전극(20)의 전부가 니켈 실리사이드로 치환된다. 이렇게 해서, 니켈 실리사이드로 이루어지는 게이트 전극(44)을 형성한다.
이때, 소스/드레인 영역(38) 위에는 실리콘 산화막(42)이 잔존하고 있기 때문에, 소스/드레인 영역(38)에서 실리사이드화 반응이 진행하지는 않는다. 따라서, 소스/드레인 영역(38) 위의 니켈 실리사이드막(40)의 막두께가 증가하여 소스/드레인 영역(38)의 접합 파괴 등의 문제를 야기하지 않는다.
또한, 게이트 전극(20)을 니켈 실리사이드로 치환하기 위한 실리사이드화 반응은 게이트 전극(20)의 윗면측으로부터 진행한다. 이 때문에, 폴리실리콘막(14)의 표면에 요철이 존재하고 있으면, 실리사이드화 반응이 오목부일수록 게이트 절연막(12)에 빨리 도달하기 때문에, 게이트 절연막(12) 위에서 실리사이드화 반응이 불균일하게 되어, 게이트 절연막(12)에 데미지가 도입될 우려가 있다(도 8(a) 참조).
이에 대하여, 본 실시예에 의한 반도체 장치의 제조 방법에서는, 도 2(b)에 나타낸 공정에서 폴리실리콘막(14)의 표면을 평탄화하고 있다. 이 때문에, 게이트 전극(20)의 실리사이드화는 게이트 전극(20)의 윗면으로부터 균일하게 진행하여(도 8(b) 참조), 게이트 절연막(12)에 데미지를 주는 것을 방지할 수 있다.
이어서, 예를 들면 SPM(황산과수)을 이용한 웨트 에칭에 의해, 미반응의 니켈막을 제거한다(도 7(a)).
이어서, 전체 면에 예를 들면 막두께 1OO㎚의 실리콘 질화막을 퇴적하고, 실리콘 질화막으로 이루어지는 스트레서막(46)을 형성한다. 스트레서막(46)은 게이트 전극(44)의 측벽 부분으로부터 윗면 위로 연장하여 게이트 전극(44)을 덮도록 형성되어 있기 때문에, 채널 영역에 소정의 응력을 인가할 수 있다.
스트레서막(46)은 채널 영역에 인장 응력이 인가되도록, 예를 들면 LPCVD법에 의해 성막 온도를 500℃, Si2H6 유량을 60sccm, NH3 유량을 5slm, 압력을 300Torr의 조건에서 성막을 행하여, 1.5GPa의 인장 응력을 갖는 실리콘 질화막을 퇴적한다.
또한, N형 MISFET의 경우, 실리콘 기판(10)에 대하여 1∼2GPa 정도의 인장 응력을 갖는 스트레서막(46)을 형성함으로써, 채널을 흐르는 전자 이동도를 향상시키는 효과가 있으며, P형 MISFET의 경우, 실리콘 기판(10)에 대하여 1∼3GPa 정도의 압축 응력을 갖는 스트레서막(46)을 형성함으로써, 채널을 흐르는 정공 이동도를 향상시키는 효과가 있다. 스트레서막(46)의 성막 조건은 형성하고자 하는 MISFET의 크기나 종류, 요구되는 특성 등에 따라 적당히 설정하는 것이 바람직하다.
이와 같이, 본 실시예에 의하면, 절연막을 퇴적할 때의 퇴적 막두께의 패턴 의존성을 이용하여, 게이트 전극 위에서는 막두께가 얇아지고, 평탄부에서는 막두께가 두꺼워지도록 MISFET을 덮는 절연막을 형성하므로, CMP 프로세스를 사용하지 않고 게이트 전극 위를 선택적으로 노출할 수 있다. 이에 따라, 게이트 전극을 용이하게 금속 실리사이드로 치환할 수 있다. 또한, 게이트 전극을 금속 실리사이드로 치환한 후에 형성하는 스트레서막은, 게이트 전극의 측벽 부분으로부터 윗면에 걸쳐 형성되기 때문에, 스트레서막에 의해 채널 영역에 원하는 응력을 인가할 수 있다.
따라서, 본 실시예에 의한 반도체 장치 및 그 제조 방법에 의하면, 폴리 사이드 구조의 게이트 전극과 비교하여 게이트 저항을 저감할 수 있고, 게이트 전극의 공핍화도 방지할 수 있다. 또한, 스트레서막에 의해 채널 영역에 소정의 응력을 인가 할 수 있고, 채널을 흐르는 캐리어의 이동도를 향상시킬 수 있다. 이에 따라, MISFET을 고속 동작시킬 수 있다.
또한, 게이트 전극이 되는 폴리실리콘막을 퇴적 후, 그 표면을 평탄화하므로, 게이트 전극을 금속 실리사이드로 치환할 때의 실리사이드화 반응 과정에서, 게이트 절연막이 받는 데미지를 저감할 수 있다.
[제 2 실시예]
본 발명의 제 2 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 9 내지 도 11을 사용하여 설명한다. 또한, 도 1 내지 도 8에 나타내는 제 1 실시예에 의한 반도체 장치 및 그 제조 방법과 같은 구성요소에는 동일한 부호를 붙여 설명을 생략하거나 간결하게 한다.
도 9는 본 실시예에 의한 반도체 장치의 구조를 나타내는 개략적인 단면도, 도 10과 도 11은 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
상기 제 1 실시예에서는 금속 실리사이드로 이루어지는 게이트 전극을 갖는 MISFET 및 그 제조 방법을 나타내지만, 반도체 장치에 따라서는 고속 동작이 필요한 로직 회로 등의 MISFET의 게이트 전극을 실리사이드화하면 충분하며, 다른 MISFET에 대해서는 폴리사이드 게이트나 폴리실리콘 게이트라도 충분한 경우가 있다. 본 실시예에서는 다른 게이트 전극 구조의 MISFET을 갖는 반도체 장치에 대하여 설명한다.
처음에, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 9를 사용하여 설명한다.
실리콘 기판(10) 위에는 게이트 길이가 짧은 MISFET(50)과, 게이트 길이가 긴 MISFET이 형성되어 있다.
MISFET(50)은 실리콘 기판(10) 위에 게이트 절연막을 통하여 형성된 금속 실리사이드로 이루어지는 게이트 전극(44)과, 게이트 전극(44) 양측의 실리콘 기판(10) 내에 형성된 소스/드레인 영역(38)을 갖고 있다. 소스/드레인 영역(38) 위에는 니켈 실리사이드막(40)이 형성되어 있다.
MISFET(60)은 실리콘 기판(10) 위에 게이트 절연막을 통하여 형성된 게이트 전극(20a)과, 게이트 전극(20a) 양측의 실리콘 기판(10) 내에 형성된 소스/드레인 영역(38a)을 갖고 있다. 게이트 전극(20a) 위 및 소스/드레인 영역(38a) 위에는 니켈 실리사이드막(40a)이 형성되어 있다.
MISFET(50)의 소스/드레인 영역(38) 위에 형성된 니켈 실리사이드막(40) 위에는 실리콘 산화막(42)이 형성되어 있다. MISFET(50)의 게이트 전극(44) 위에는 실리콘 산화막(42)이 연장되어 있지 않다.
MISFET(60) 위에는 MISFET(60) 위를 덮도록 실리콘 산화막(42)이 형성되어 있다. 즉, 실리콘 산화막(42)은 소스/드레인 영역(38a) 위에 형성된 니켈 실리사이드막(40a) 위뿐만 아니라, 게이트 전극(20a) 위에 형성된 니켈 실리사이드막(40a) 위에도 연장되어 있다.
실리콘 산화막(42)이 형성된 MISFET(50, 60) 위에는 스트레서막(46)이 형성되어 있다.
이와 같이, 본 실시예에 의한 반도체 장치는 게이트 길이가 짧은 MISFET(50)과 게이트 길이가 긴 MISFET(60)을 갖고, MISFET(50)의 게이트 전극(44)이 금속 실리사이드로 구성되어 있으며, MISFET(60)의 게이트 전극(20a)이 폴리사이드 게이트로 구성되어 있다. 그리고, MISFET(50)의 게이트 전극(44) 측벽 부분으로부터 윗면에 걸쳐 스트레서막(46)이 형성되어 있다.
이렇게 하여 반도체 장치를 구성함으로써, 고속 동작이 요구되는 게이트 길이가 짧은 MISFET(50)의 게이트 저항을 저감할 수 있는 동시에, 채널을 흐르는 캐 리어의 이동도를 향상시킬 수 있다. 이에 따라, MISFET을 고속 동작시킬 수 있다. 또한, 게이트 전극의 전부를 실리사이드화할 필요가 없는 게이트 길이가 긴 MISFET(60)에 대해서는 폴리사이드 게이트 구조로 할 수 있다.
다음에, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 10 및 도 11을 사용하여 설명한다.
우선, 실리콘 기판(10) 위에, 예를 들면 도 2(a) 내지 도 5(a)에 나타내는 제 1 실시예에 의한 반도체 장치의 제조 방법과 같은 방법으로, 폴리실리콘막으로 이루어지는 게이트 전극(20)과, 게이트 전극(20) 양측의 실리콘 기판(10) 내에 형성된 소스/드레인 영역(38)을 갖는 게이트 길이가 짧은 MISFET(50)과, 폴리실리콘막으로 이루어지는 게이트 전극(20a)과, 게이트 전극(20a) 양측의 실리콘 기판(10) 내에 형성된 소스/드레인 영역(38a)을 갖는 게이트 길이가 긴 MISFET(60)을 형성한다(도 10(a)).
이어서, 전체 면에 예를 들면 스퍼터에 의해, 예를 들면 막두께 20㎚의 니켈막을 퇴적한다.
이어서, 예를 들면 질소 분위기 중에서, 예를 들면 300℃, 3분간의 열처리를 행한다. 이 열처리에 의해, 실리콘이 노출하고 있는 게이트 전극(20) 위, 게이트 전극(20a) 위 및 소스/드레인 영역(38, 38a) 위에서 실리사이드화 반응이 발생하고, 게이트 전극(20), 게이트 전극(20a) 위 및 소스/드레인 영역(38, 38a) 위에는 막두께 20㎚의 니켈 실리사이드막(40, 40a)이 형성된다.
이어서, 예를 들면 SPM(황산과수)을 사용한 웨트 에칭에 의해, 미반응의 니 켈막을 제거한다(도 10(b)).
또한, 게이트 전극(20) 위 및 게이트 전극(20a) 위에 실리콘 질화막 등의 마스크 막을 형성해 두고, 소스/드레인 영역(38, 38a)에만 니켈 실리사이드막(40, 40a)을 형성하도록 하여도 좋다.
또한, 니켈 실리사이드막 대신에, 티탄 실리사이드, 크롬 실리사이드, ㅋ코코발트 실리사이드 등의 다른 금속 실리사이드막을 형성하여도 좋다.
이어서, 전체 면에 예를 들면 고밀도 플라즈마 CVD법에 의해, 예를 들면 막두께 50㎚의 실리콘 산화막(42)을 퇴적한다(도 10(c)). 이 실리콘 산화막(42)의 성막 공정에서는 게이트 전극(20) 위의 막두께가, 평탄부(예를 들면, 소스/드레인 영역(38, 38a) 위)의 막두께보다도 충분히 얇아지도록 성막 조건을 설정한다. 예를 들면, SiH4 유량을 120sccm, O2 유량을 220sccm, He 유량을 500sccm, 파워를 LF(저주파 파워)/HF(고주파 파워)=3200W/500W의 조건에서 성막함으로써, 게이트 전극(20) 위의 막두께가 평탄부의 막두께보다도 얇아진다.
이 때, 실리콘 산화막(42)의 막두께는 베이스의 볼록부 사이즈(게이트 길이)에 의존하여 변화된다. 예를 들면, 게이트 길이가 O.1㎛ 이하인 경우, 전극 위의 막두께가 평탄부의 막두께보다도 얇아지지만, 게이트 길이가 0.2㎛ 정도 이상인 경우, 전극 위의 막두께는 평탄부와 거의 같아진다. 따라서, 게이트 전극(20)의 게이트 길이를, 예를 들면 0.05㎛로, 게이트 전극(20a)의 게이트 길이를 0.2㎛로 함으로써, 게이트 전극(20) 위에서의 실리콘 산화막(42)의 막두께는 평탄부(예를 들 면, 소스/드레인 영역(38, 38a) 위)의 막두께보다도 충분히 얇아지고, 게이트 전극(20a) 위에서의 실리콘 산화막(42)의 막두께는 평탄부의 막두께와 거의 같아진다.
또한, 실리콘 산화막(42)을 고밀도 플라즈마 CVD법에 의해 퇴적하는 대신에, 스핀 코트법에 의해 SOG막을 퇴적하여도 좋다. 스핀 코트에 의한 막 형성에서는 막표면이 평탄화하는 방향으로 도포막이 유동하기 때문에, 돌기부 위의 막두께는 평탄부의 막두께보다도 당연히 얇아진다.
이어서, 포토리소그래피에 의해 MISFET(60)의 형성 영역을 덮고, MISFET(50)의 형성 영역을 노출하는 포토 레지스트막(48)을 형성한다.
이어서, 포토 레지스트막(48)을 마스크로 하여 드라이 에칭을 행하고, 게이트 전극(20) 위의 니켈 실리사이드막(40)이 노출할 때까지 실리콘 산화막(42)을 이방성 에칭한다. 이때, 소스/드레인 영역(38) 위에 형성된 실리콘 산화막(42)의 막두께는 게이트 전극(20) 위에 형성된 실리콘 산화막(42)의 막두께보다도 충분히 두꺼우므로, 게이트 전극(20) 위의 니켈 실리사이드막(40)이 노출한 후에도, 소스/드레인 영역(38) 위의 니켈 실리사이드막(40)은 실리콘 산화막(42)에 의해 덮여 있다(도 11(a)).
또한, 실리콘 산화막(42)의 에칭시에, 게이트 전극(20) 위의 니켈 실리사이드막(40)을 제거하여도 좋다.
또한, 실리콘 산화막(42)의 에칭에는 불산계 수용액을 사용한 웨트 에칭을 사용하여도 좋다. 이 경우, 실리콘 산화막(42)의 에칭과 함께, 게이트 전극(20) 위의 니켈 실리사이드막(40)도 제거할 수 있다.
이어서, 예를 들면 애싱에 의해, 포토 레지스트막(48)을 제거한다.
또한, 게이트 전극(20) 위의 실리콘 산화막(42)의 막두께가 충분히 얇으며, 포토 레지스트막(48)을 형성하지 않고 게이트 전극(20)의 윗면을 선택적으로 노출할 수 있는 경우에는, 포토 레지스트막(48)을 반드시 형성할 필요는 없다.
이어서, 전체 면에 예를 들면 스퍼터법에 의해, 예를 들면 막두께 30㎚의 니켈막을 퇴적한다.
이어서, 예를 들면 질소 분위기 중에서, 예를 들면 400℃, 1분간의 열처리를 행한다. 이 열처리에 의해, 게이트 전극(20)과 니켈막 사이의 실리사이드화 반응이 게이트 전극(20)의 윗면측으로부터 진행하여, 게이트 절연막(12)에 이르는 게이트 전극(20)의 전부가 니켈 실리사이드로 치환된다. 이렇게 해서, 니켈 실리사이드로 이루어지는 게이트 전극(44)을 형성한다.
이때, 게이트 전극(20a) 위 및 소스/드레인 영역(38, 38a) 위에는 실리콘 산화막(42)이 잔존하고 있기 때문에, 게이트 전극(20a) 위 및 소스/드레인 영역(38, 38a)에서 실리사이드화 반응이 진행하지 않는다.
이어서, 예를 들면 SPM(황산과수)을 사용한 웨트 에칭에 의해, 미반응의 니켈막을 제거한다(도 11(b)).
이어서, 전체 면에 예를 들면 막두께 1OO㎚의 실리콘 질화막을 퇴적하고, 실리콘 질화막으로 이루어지는 스트레서막(46)을 형성한다. 스트레서막(46)은 게이트 전극(44)의 측벽 부분으로부터 윗면 위에 연장하여 게이트 전극(44)을 덮도록 형성되어 있기 때문에, MISFET(50)의 채널 영역에 소정의 응력을 인가할 수 있다.
이렇게, 본 실시예에 의하면, 절연막을 퇴적할 때의 퇴적 막두께의 패턴 의존성을 이용하여, 게이트 길이가 짧은 MISFET의 게이트 전극 위에서는 막두께가 얇아지고, 게이트 길이가 긴 MISFET의 게이트 전극 위에서는 막두께가 두꺼워지도록 MISFET을 덮는 절연막을 형성하므로, CMP 프로세스를 사용하지 않고 게이트 길이가 짧은 MISFET의 게이트 전극을 선택적으로 노출할 수 있다.
따라서, 제조 공정을 복잡하게 하지 않고, 고속 동작이 요구되는 게이트 길이가 짧은 MISFET에 대해서는 게이트 전극을 금속 실리사이드에 의해 구성할 수 있고, 금속 실리사이드화할 필요가 없는 게이트 길이가 긴 MISFET에 대해서는 폴리사이드 게이트로 구성할 수 있다.
[변형 실시예]
본 발명은 상기 실시예에 한정되지 않으며, 여러 가지 변형이 가능하다.
예를 들면, 상기 제 1 및 제 2 실시예에서는 샐리사이드(salicide) 프로세스를 사용하여 게이트 전극(20, 20a) 위 및 소스/드레인 영역(38, 38a) 위에 금속 실리사이드막(40, 40a)을 형성하였지만, 이들 금속 실리사이드막(40, 40a)은 형성하지 않아도 좋다.
또한, 상기 실시예에서는 사이드월 절연막(22, 30, 34)을 3단계로 나누어서 형성하고, 소스/드레인 영역을 불순물층(24, 32, 36)에 의해 구성했지만, 사이드월 절연막 및 소스/드레인 영역의 구조는 이것에 한정되는 것은 아니다.
소스/드레인 영역은 하나의 불순물층에 의해 형성해도 좋고, LDD구조나 익스텐션 구조로 하여도 좋다. 또한, 채널 영역과 소스/드레인 영역 사이에 포켓 영역 을 설치하도록 하여도 좋다. 사이드월 절연막의 구조는 소스/드레인 영역의 구조 기타 요구에 따라 적당하게 설정하는 것이 바람직하다.
이상 상술한 바와 같이, 본 발명의 특징을 정리하면 이하와 같다.
(부기 1) 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 금속 실리사이드로 이루어지는 게이트 전극을 갖는 N형 MISFET과,
상기 게이트 전극을 내포하도록 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 형성되고, 1GPa∼3GPa의 인장 응력을 가지며, 상기 채널 영역에 인장 응력을 인가하는 제 1 절연막을 갖는 것을 특징으로 하는 반도체 장치.
(부기 2) 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 금속 실리사이드로 이루어지는 게이트 전극을 갖는 P형 MISFET과,
상기 게이트 전극을 내포하도록 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 형성되고, 1GPa∼2GPa의 압축 응력을 가지며, 상기 채널 영역에 압축 응력을 인가하는 제 1 절연막을 갖는 것을 특징으로 하는 반도체 장치.
(부기 3) 부기 1 또는 2 기재의 반도체 장치에 있어서,
상기 소스/드레인 영역은 상기 반도체 기판의 표면에 형성된 금속 실리사이드막을 갖는 것을 특징으로 하는 반도체 장치.
(부기 4) 부기 1 내지 3 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 제 1 절연막은 질화 규소를 주성분으로 하는 것을 특징으로 하는 반도 체 장치.
(부기 5) 부기 1 내지 4 중 어느 하나에 기재된 반도체 장치에 있어서,
상기 반도체 기판과 상기 제 1 절연막 사이에 형성되고, 상기 소스/드레인 영역을 덮는 제 2 절연막을 더 갖는 것을 특징으로 하는 반도체 장치.
(부기 6) 부기 5 기재의 반도체 장치에 있어서,
상기 게이트 전극보다도 게이트 길이가 긴 다른 게이트 전극을 갖는 다른 MISFET을 더 갖고,
상기 제 2 절연막은 상기 다른 게이트 전극 위에 연장하여 형성되어 있으며,
상기 다른 게이트 전극은 폴리실리콘 게이트 구조 또는 폴리사이드 게이트 구조를 갖는 것을 특징으로 하는 반도체 장치.
(부기 7) 부기 5 또는 6 기재의 반도체 장치에 있어서,
상기 제 2 절연막은 산화 규소를 주성분으로 하는 것을 특징으로 하는 반도체 장치.
(부기 8) 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 폴리실리콘으로 이루어지는 게이트 전극을 갖는 N형 MISFET을 형성하는 공정과,
상기 N형 MISFET이 형성된 상기 반도체 기판 위에, 상기 게이트 전극 위의 막두께가 얇고, 상기 소스/드레인 영역 위의 막두께가 두꺼워지도록, 제 1 절연막을 형성하는 공정과,
상기 소스/드레인 영역 위의 상기 제 1 절연막이 잔존하고, 상기 게이트 전 극이 노출하도록 상기 제 1 절연막을 에칭하는 공정과,
상기 게이트 전극을 구성하는 폴리실리콘을 금속 실리사이드로 치환하는 공정과,
상기 금속 실리사이드로 치환된 상기 게이트 전극을 내포하도록 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 1GPa∼3GPa의 인장 응력을 갖는 제 2 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 9) 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 폴리실리콘으로 이루어지는 게이트 전극을 갖는 P형 MISFET을 형성하는 공정과,
상기 P형 MISFET이 형성된 상기 반도체 기판 위에, 상기 게이트 전극 위의 막두께가 얇고, 상기 소스/드레인 영역 위의 막두께가 두꺼워지도록 제 1 절연막을 형성하는 공정과,
상기 소스/드레인 영역 위의 상기 제 1 절연막이 잔존하고, 상기 게이트 전극이 노출하도록 상기 제 1 절연막을 에칭하는 공정과,
상기 게이트 전극을 구성하는 폴리실리콘을 금속 실리사이드로 치환하는 공정과,
상기 금속 실리사이드로 치환된 상기 게이트 전극을 내포하도록 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 1GPa∼2GPa의 압축 응력을 갖는 제 2 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 10) 부기 8 또는 9 기재의 반도체 장치의 제조 방법에 있어서,
상기 MISFET을 형성하는 공정은 상기 반도체 기판 위에 상기 게이트 절연막 및 폴리실리콘막을 형성하는 공정과, 상기 폴리실리콘막의 표면을 연마에 의해 평탄화하는 공정과, 상기 폴리실리콘막을 패터닝하여 상기 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 11) 부기 8 내지 10 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 MISFET을 형성하는 공정 뒤, 상기 제 1 절연막을 형성하는 공정 전에, 상기 소스/드레인 영역 위에 금속 실리사이드막을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 12) 부기 11 기재의 반도체 장치의 제조 방법에 있어서,
상기 금속 실리사이드막을 형성하는 공정에서는, 상기 게이트 전극 위에도 상기 금속 실리사이드막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 13) 부기 8 내지 12 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 MISFET을 형성하는 공정에서는, 상기 반도체 기판 위에, 상기 게이트 전극보다도 게이트 길이가 긴 다른 게이트 전극을 갖는 다른 MISFET을 더 형성하고,
상기 제 1 절연막을 형성하는 공정에서는, 상기 게이트 전극 위의 막두께가 얇고, 상기 소스/드레인 영역 위 및 상기 다른 게이트 전극 위의 막두께가 두꺼워지도록 상기 제 1 절연막을 형성하고,
상기 제 1 절연막을 에칭하는 공정에서는, 상기 소스/드레인 영역 위 및 상기 다른 게이트 전극 위의 상기 제 1 절연막이 잔존하고, 상기 게이트 전극이 노출하도록 상기 제 1 절연막을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 14) 부기 8 내지 13 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 1 절연막을 형성하는 공정에서는, 고밀도 플라즈마 CVD법 또는 스핀 코트법에 의해 산화 규소를 주성분으로 하는 상기 제 1 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 15) 부기 8 내지 14 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 제 1 절연막을 에칭하는 공정에서는, 마스크를 사용하지 않고 상기 제 1 절연막을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
본 발명에 의하면, 절연막을 퇴적할 때의 퇴적막 두께의 패턴 의존성을 이용하여, 게이트 전극 위에서는 막두께가 얇아지고 평탄부에서는 막두께가 두꺼워지도록 MISFET을 덮는 절연막을 형성하므로, CMP 프로세스를 사용하지 않고 게이트 전극 위를 선택적으로 노출할 수 있다. 이에 따라, MISFET의 게이트 전극을 용이하게 금속 실리사이드로 치환할 수 있다. 또한, 게이트 전극을 금속 실리사이드로 치환한 후에 형성하는 스트레서막은 게이트 전극의 측벽 부분으로부터 윗면에 걸쳐 형성되기 때문에, 스트레서막에 의해 채널 영역에 원하는 응력을 인가할 수 있다. 따라서, 폴리사이드 구조의 게이트 전극과 비교하여 게이트 저항을 저감할 수 있고, 게이트 전극의 공핍화(空乏化)도 방지할 수 있다. 또한, 스트레서막에 의해 채널 영역에 소정의 응력을 인가할 수 있고, 채널을 흐르는 캐리어의 이동도를 향상시킬 수 있다. 이에 따라, MISFET을 고속 동작시킬 수 있다.
또한, 게이트 전극이 되는 폴리실리콘막을 퇴적 후 그 표면을 평탄화하므로, 게이트 전극을 금속 실리사이드로 치환할 때의 실리사이드화 반응 과정에서, 게이트 절연막이 받는 데미지를 저감할 수 있다.

Claims (10)

  1. 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 금속 실리사이드로 이루어지는 게이트 전극을 갖는 N형 MISFET과,
    상기 게이트 전극을 내포하도록 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 형성되고, 1GPa∼3GPa의 인장 응력을 가지며, 상기 채널 영역에 인장 응력을 인가하는 제 1 절연막을 갖는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 금속 실리사이드로 이루어지는 게이트 전극을 갖는 P형 MISFET과,
    상기 게이트 전극을 내포하도록 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 형성되고, 1GPa∼2GPa의 압축 응력을 가지며, 상기 채널 영역에 압축 응력을 인가하는 제 1 절연막을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 기판과 상기 제 1 절연막 사이에 형성되고, 상기 소스/드레인 영역을 덮는 제 2 절연막을 더 갖는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 게이트 전극보다도 게이트 길이가 긴 다른 게이트 전극을 갖는 다른 MISFET을 더 갖고,
    상기 제 2 절연막은 상기 다른 게이트 전극 위에 연장하여 형성되어 있으며,
    상기 다른 게이트 전극은 폴리실리콘 게이트 구조 또는 폴리사이드 게이트 구조를 갖는 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 폴리실리콘으로 이루어지는 게이트 전극을 갖는 N형 MISFET을 형성하는 공정과,
    상기 N형 MISFET이 형성된 상기 반도체 기판 위에, 상기 게이트 전극 위의 막두께가 얇고, 상기 소스/드레인 영역 위의 막두께가 두꺼워지도록 제 1 절연막을 형성하는 공정과,
    상기 소스/드레인 영역 위의 상기 제 1 절연막이 잔존하고, 상기 게이트 전극이 노출하도록 상기 제 1 절연막을 에칭하는 공정과,
    상기 게이트 전극을 구성하는 폴리실리콘을 금속 실리사이드로 치환하는 공정과,
    상기 금속 실리사이드로 치환된 상기 게이트 전극을 내포하도록, 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 1GPa∼3GPa의 인장 응력을 갖는 제 2 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 폴리실리콘으로 이루어지는 게이트 전극을 갖는 P형 MISFET을 형성하는 공정과,
    상기 P형 MISFET이 형성된 상기 반도체 기판 위에, 상기 게이트 전극 위의 막두께가 얇고, 상기 소스/드레인 영역 위의 막두께가 두꺼워지도록 제 1 절연막을 형성하는 공정과,
    상기 소스/드레인 영역 위의 상기 제 1 절연막이 잔존하고, 상기 게이트 전극이 노출하도록 상기 제 1 절연막을 에칭하는 공정과,
    상기 게이트 전극을 구성하는 폴리실리콘을 금속 실리사이드로 치환하는 공정과,
    상기 금속 실리사이드로 치환된 상기 게이트 전극을 내포하도록, 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 1GPa∼2GPa의 압축 응력을 갖는 제 2 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 MISFET을 형성하는 공정은, 상기 반도체 기판 위에 상기 게이트 절연막 및 폴리실리콘막을 형성하는 공정과, 상기 폴리실리콘막의 표면을 연마에 의해 평탄화하는 공정과, 상기 폴리실리콘막을 패터닝하여 상기 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 5 항 또는 제 6 항에 있어서,
    상기 MISFET을 형성하는 공정에서는, 상기 반도체 기판 위에 상기 게이트 전극보다도 게이트 길이가 긴 다른 게이트 전극을 갖는 다른 MISFET을 더 형성하고,
    상기 제 1 절연막을 형성하는 공정에서는, 상기 게이트 전극 위의 막두께가 얇고, 상기 소스/드레인 영역 위 및 상기 다른 게이트 전극 위의 막두께가 두꺼워지도록 상기 제 1 절연막을 형성하고,
    상기 제 1 절연막을 에칭하는 공정에서는, 상기 소스/드레인 영역 위 및 상기 다른 게이트 전극 위의 상기 제 1 절연막이 잔존하고, 상기 게이트 전극이 노출하도록 상기 제 1 절연막을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 절연막을 형성하는 공정에서는, 고밀도 플라즈마 CVD법 또는 스핀 코트법에 의해, 산화 규소를 주성분으로 하는 상기 제 1 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 절연막을 에칭하는 공정에서는, 마스크를 사용하지 않고 상기 제 1 절연막을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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