KR20070013993A - Semiconductor device and method for fabricating the same - Google Patents

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KR20070013993A
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후지쯔 가부시끼가이샤
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Abstract

A semiconductor device and a manufacturing method thereof are provided to transform easily a gate electrode of an MISFET(Metal Insulator Semiconductor Field Effect Transistor) into a metal silicide layer by using an improved insulating layer structure with a nonuniform thickness. A semiconductor device includes an N type MISFET and a first insulating layer. The MISFET includes a channel region in a semiconductor substrate(10), source/drain regions(38) at both sides of the channel regions, and a gate electrode. The gate electrode(44) is made of a metal silicide. The gate electrode is formed on the channel region via a gate insulating layer(12). The first insulating layer(46) is formed on the resultant structure in order to enclose selectively the gate electrode. The first insulating layer has a nonuniform thickness. The first insulating layer is capable of applying a tensile stress of 1 to 3 GPa to the channel region.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}

도 1은 본 발명의 제 1 실시예에 의한 반도체 장치의 구조를 나타내는 개략적인 단면도. 1 is a schematic cross-sectional view showing the structure of a semiconductor device according to a first embodiment of the present invention.

도 2는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1). Fig. 2 is a cross sectional view of the semiconductor device manufacturing method according to the first embodiment of the present invention (No. 1).

도 3은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2). Fig. 3 is a cross sectional view (No. 2) showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention.

도 4는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 3). Fig. 4 is a cross sectional view (No. 3) showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention.

도 5는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 4). Fig. 5 is a cross sectional view (No. 4) showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention.

도 6은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 5). Fig. 6 is a cross sectional view (No. 5) showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention.

도 7은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 6). Fig. 7 is a cross sectional view (No. 6) showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention.

도 8은 게이트 전극이 되는 폴리실리콘막의 표면을 평탄화하는 효과를 나타 내는 도면. 8 is a view showing the effect of planarizing the surface of a polysilicon film serving as a gate electrode.

도 9는 본 발명의 제 2 실시예에 의한 반도체 장치의 구조를 나타내는 개략적인 단면도. 9 is a schematic cross-sectional view showing the structure of a semiconductor device according to the second embodiment of the present invention.

도 10은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1). Fig. 10 is a cross sectional view of the semiconductor device manufacturing method according to the second embodiment of the present invention (No. 1).

도 11은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2). Fig. 11 is a cross sectional view (No. 2) showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 실리콘 기판10: silicon substrate

12 : 게이트 절연막12: gate insulating film

14 : 폴리실리콘막14: polysilicon film

16, 26, 42 : 실리콘 산화막16, 26, 42: silicon oxide film

18, 48 : 포토 레지스트막18, 48: photoresist film

20, 20a, 44 : 게이트 전극20, 20a, 44: gate electrode

22, 30, 34 : 사이드월 절연막22, 30, 34: sidewall insulating film

24, 32, 36 : 불순물층24, 32, 36: impurity layer

28 : 실리콘 질화막28: silicon nitride film

38, 38a : 소스/드레인 영역38, 38a: source / drain area

40, 40a : 니켈 실리사이드막40, 40a: nickel silicide film

46 : 스트레서막(stressor film)46: stressor film

50 : 게이트 길이가 짧은 MISFET 50: short gate length MISFET

60 : 게이트 길이가 긴 MISFET60: long gate length MISFET

본 발명은 반도체 장치 및 그 제조 방법에 따른 것으로, 특히 금속 실리사이드로 이루어지는 게이트 전극을 갖는 반도체 장치 및 그 제조 방법에 관한다. BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device having a gate electrode made of metal silicide and a method for manufacturing the same.

MISFET의 특성을 향상시키는 구조로서, 금속 실리사이드에 의해서만 게이트 전극을 형성하는 기술이 제안되어 있다. 게이트 전극을 금속 실리사이드에 의해 구성함으로써, 폴리사이드 구조의 게이트 전극과 비교하여 게이트 저항을 저감할 수 있고, 게이트 전극의 공핍화(空乏化)도 방지할 수 있다.As a structure which improves the characteristic of MISFET, the technique of forming a gate electrode only by metal silicide is proposed. By forming the gate electrode with the metal silicide, the gate resistance can be reduced as compared with the gate electrode of the polyside structure, and the depletion of the gate electrode can also be prevented.

금속 실리사이드에 의해서만 게이트 전극을 형성하는 방법으로서는, 게이트 전극 형성 부분에 아모퍼스 실리콘이나 폴리실리콘으로 이루어지는 더미 전극을 형성한 후, 금속을 퇴적하여 실리사이드화 반응을 위한 열처리를 행하고, 더미 전극을 금속 실리사이드에 의해 치환하는 방법이 제안되어 있다. 이 방법에 의하면, 소스/드레인 영역을 게이트 전극에 대하여 자기 정합(整合)으로 형성하는 종래의 프로세스의 정합성을 유지하는 동시에, 금속 재료에 의한 실리콘 기판의 오염 등을 억제할 수 있다. As a method of forming the gate electrode only by the metal silicide, a dummy electrode made of amorphous silicon or polysilicon is formed in the gate electrode forming portion, and then metal is deposited to perform heat treatment for the silicideation reaction, and the dummy electrode is metal silicide. The method to substitute by is proposed. According to this method, the consistency of the conventional process of forming the source / drain regions by self matching with the gate electrode can be maintained, and the contamination of the silicon substrate by the metal material can be suppressed.

또한, 상기 기술과는 별도로 실리콘 결정에 인장 비틀림을 줌으로써, 결정 안을 흐르는 전자의 이동도가 향상하는 것이 알려져 있으며, 이것을 이용한 반도체 장치의 구조가 제안되어 있다. 그 일례로서, 스트레서막이라 불리는 스트레스 인가용 막을 게이트 전극 위를 덮도록 형성하는 구조가 알려져 있다. 스트레서막이란, 실리콘 질화막이나 실리콘 질화 산화막 등의 실리콘 질화물계의 절연막이 널리이용되고 있다. 게이트 전극의 측면 부분으로부터 윗면에 걸쳐 인장 응력을 갖는 스트레서막을 형성함으로써, 채널 영역에 인장 비틀림이 더해져 채널 영역을 흐르는 전자의 이동도가 향상된다. 이에 따라, MIS 트랜지스터를 고속 동작시킬 수 있다.In addition, apart from the above technique, it is known that the mobility of electrons flowing through a crystal is improved by applying a tensile twist to the silicon crystal, and a structure of a semiconductor device using the same has been proposed. As an example, a structure is known in which a stress application film called a stressor film is formed to cover the gate electrode. As the stressor film, a silicon nitride-based insulating film such as a silicon nitride film or a silicon nitride oxide film is widely used. By forming a stressor film having a tensile stress from the side portion of the gate electrode to the upper surface, tensile distortion is added to the channel region to improve mobility of electrons flowing through the channel region. As a result, the MIS transistor can be operated at high speed.

[특허문헌 1] 일본국 특허 공개평 08-213612호 공보.[Patent Document 1] Japanese Unexamined Patent Publication No. 08-213612.

그러나, 상기의 방법을 사용하여 금속 실리사이드로 이루어지는 게이트 전극을 형성할 경우, 스트레서막을 사용하여 채널 영역에 격자 비틀림을 도입하는 것이 곤란하였다.However, when forming a gate electrode made of metal silicide using the above method, it was difficult to introduce lattice distortion into the channel region using a stressor film.

더미 전극을 금속 실리사이드에 치환하는 기술에서는, 더미 전극을 덮는 층간 절연막을 형성후, 화학적 기계 연마(CMP : Chemical Mechanical Polishing) 등에 의해 이 층간 절연막의 표면을 평탄화해서 더미 전극의 윗면을 노출한 후, 금속막을 퇴적하여 실리사이드화 열처리를 행함으로써, 더미 전극을 금속 실리사이드에 의해 치환한다.In the technique of replacing the dummy electrode with the metal silicide, after forming the interlayer insulating film covering the dummy electrode, the surface of the interlayer insulating film is planarized by chemical mechanical polishing (CMP) or the like to expose the top surface of the dummy electrode. By depositing a metal film and performing a silicide heat treatment, the dummy electrode is replaced with a metal silicide.

이 때문에, 더미 전극의 측면 부분으로부터 윗면을 덮도록 스트레서막을 형성하여도, 층간 절연막의 평탄화 공정에서 더미 전극 윗면 상의 스트레서막이 제거되어버려, 채널 영역에 인장 응력을 인가할 수 없게 되어 버린다.Therefore, even if the stressor film is formed so as to cover the upper surface from the side portion of the dummy electrode, the stressor film on the upper surface of the dummy electrode is removed in the planarization process of the interlayer insulating film, and thus tensile stress cannot be applied to the channel region.

본 발명의 목적은 제조 공정을 복잡하게 하지 않고, 금속 실리사이드로 이루어지는 게이트 전극 및 이 게이트 전극을 덮는 스트레서막을 형성할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of forming a gate electrode made of metal silicide and a stressor film covering the gate electrode, and a manufacturing method thereof, without complicating the manufacturing process.

본 발명의 하나의 관점에 의하면, 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 금속 실리사이드로 이루어지는 게이트 전극을 갖는 N형 MISFET과, 상기 게이트 전극을 내포하도록 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 형성되며, 1GPa∼3GPa의 인장 응력을 갖고, 상기 채널 영역에 인장 응력을 인가하는 제 1 절연막을 갖는 것을 특징으로 하는 반도체 장치가 제공된다. According to one aspect of the present invention, an N-type MISFET having a source / drain region formed by sandwiching a channel region in a semiconductor substrate, a gate electrode formed of a metal silicide formed through a gate insulating film on the channel region, and the gate electrode The semiconductor device is provided so as to extend from the sidewall portion to the upper surface portion of the gate electrode, and has a tensile stress of 1 GPa to 3 GPa, and has a first insulating film for applying a tensile stress to the channel region.

또한, 본 발명의 다른 관점에 의하면, 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 금속 실리사이드로 이루어지는 게이트 전극을 갖는 P형 MISFET과, 상기 게이트 전극을 내포하도록 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 형성되며, 1GPa∼2GPa의 압축 응력을 갖고, 상기 채널 영역에 압축 응력을 인가하는 제 1 절연막을 갖는 것을 특징으로 하는 반도체 장치가 제공된다.According to another aspect of the present invention, there is provided a P-type MISFET having a source / drain region formed by sandwiching a channel region in a semiconductor substrate, a gate electrode formed of a metal silicide formed through a gate insulating film on the channel region, and the gate electrode. There is provided a semiconductor device, which is formed from a sidewall portion to an upper surface portion of the gate electrode so as to be contained, and has a compressive stress of 1 GPa to 2 GPa and a first insulating film for applying a compressive stress to the channel region.

또한, 본 발명의 또 다른 관점에 의하면, 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 폴리실리콘으로 이루어지는 게이트 전극을 갖는 N형 MISFET을 형성하는 공정과, 상기 N형 MISFET이 형성된 상기 반도체 기판 위에 상기 게이트 전극 위의 막두께가 얇게, 상기 소스/드레인 영역 상의 막두께가 두껍게 되도록 제 1 절연막을 형성하는 공정과, 상기 소스/드레인 영역 상의 상기 제 1 절연막이 잔존하고, 상기 게이트 전극이 노출하도록 상기 제 1 절연막을 에칭하는 공정과, 상기 게이트 전극을 구성하는 폴리실리콘을 금속 실리사이드로 치환하는 공정과, 상기 금속 실리사이드로 치환된 상기 게이트 전극을 내포하도록 상기 게이트 전극의 측벽부로부터 윗면에 걸쳐, 1GPa∼3GPa의 인장 응력을 갖는 제 2 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.According to still another aspect of the present invention, there is provided a method of forming an N-type MISFET having a source / drain region formed by sandwiching a channel region in a semiconductor substrate and a gate electrode formed of polysilicon formed through a gate insulating film on the channel region; Forming a first insulating film on the semiconductor substrate on which the N-type MISFET is formed so that the film thickness on the gate electrode is thin and the film thickness on the source / drain region is thick; and the first layer on the source / drain region; Etching the first insulating film so that the insulating film remains and exposing the gate electrode, replacing the polysilicon constituting the gate electrode with metal silicide, and including the gate electrode substituted with the metal silicide. 1 GPa to 3 GPa tensile response from the sidewall of the gate electrode to the top surface thereof. There is provided a method of manufacturing a semiconductor device, comprising the step of forming a second insulating film having a force.

또한, 본 발명의 또 다른 관점에 의하면, 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 폴리실리콘으로 이루어지는 게이트 전극을 갖는 P형 MISFET을 형성하는 공정과, 상기 P형 MISFET이 형성된 상기 반도체 기판 위에 상기 게이트 전극 위의 막두께가 얇게, 상기 소스/드레인 영역 상의 막두께가 두껍게 되도록 제 1 절연막을 형성하는 공정과, 상기 소스/드레인 영역 상의 상기 제 1 절연막이 잔존하고, 상기 게이트 전극이 노출하도록 상기 제 1 절연막을 에칭하는 공정과, 상기 게이트 전극을 구성하는 폴리실리콘을 금속 실리사이드로 치환하는 공정과, 상기 금속 실리사이드로 치환된 상기 게이트 전극을 내포하도록, 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 1GPa∼2GPa의 압축 응력을 갖는 제 2 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다. According to still another aspect of the present invention, there is provided a method of forming a P-type MISFET having a source / drain region formed by sandwiching a channel region in a semiconductor substrate and a gate electrode formed of polysilicon formed through a gate insulating film on the channel region; And forming a first insulating film on the semiconductor substrate on which the P-type MISFET is formed so that the film thickness on the gate electrode is thin and the film thickness on the source / drain region is thick. Etching the first insulating film so that the insulating film remains and exposing the gate electrode, replacing the polysilicon constituting the gate electrode with metal silicide, and including the gate electrode substituted with the metal silicide. 1 GPa to 2 GPa compression from the sidewall portion of the gate electrode to the upper surface portion The method for manufacturing a semiconductor device, characterized in that a step of forming a second insulating film having a force is provided.

[제 1 실시예][First Embodiment]

본 발명의 제 1 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 1 내지 도 8을 사용하여 설명한다.A semiconductor device and a manufacturing method thereof according to a first embodiment of the present invention will be described with reference to FIGS.

도 1은 본 실시예에 의한 반도체 장치의 구조를 나타내는 개략적인 단면도이고, 도 2 내지 도 7은 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정단면도이며, 도 8은 게이트 전극이 되는 폴리실리콘막의 표면을 평탄화하는 효과를 나타내는 도면이다.1 is a schematic cross-sectional view showing the structure of a semiconductor device according to the present embodiment, FIGS. 2 to 7 are process cross-sectional views showing a method for manufacturing a semiconductor device according to the present embodiment, and FIG. 8 is a polysilicon serving as a gate electrode. It is a figure which shows the effect of planarizing the surface of a film | membrane.

처음에, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 1을 사용하여 설명한다.First, the structure of the semiconductor device according to the present embodiment will be described with reference to FIG. 1.

실리콘 기판(10) 위에는 게이트 절연막(12)을 통하여 니켈 실리사이드로 이루어지는 게이트 전극(44)이 형성되어 있다. 게이트 전극(44)의 측벽 부분에는 실리콘 산화막으로 이루어지는 사이드월 절연막(22)과, 실리콘 산화막(26) 및 실리콘 질화막(28)으로 이루어지는 사이드월 절연막(30)과, 실리콘 산화막으로 이루어지는 사이드월 절연막(34)이 형성되어 있다. A gate electrode 44 made of nickel silicide is formed on the silicon substrate 10 through the gate insulating film 12. A sidewall insulating film 22 made of a silicon oxide film, a sidewall insulating film 30 made of a silicon oxide film 26 and a silicon nitride film 28, and a sidewall insulating film made of a silicon oxide film are formed on the sidewall portion of the gate electrode 44. 34) is formed.

게이트 전극(44)의 양측 실리콘 기판(10)표면에는 익스텐션 구조의 소스/드레인 영역(38)이 형성되어 있다. 소스/드레인 영역(38) 위에는 니켈 실리사이드막(40)이 형성되어 있다. 니켈 실리사이드막(40) 위에는 실리콘 산화막(42)이 형성되어 있다.Source / drain regions 38 having an extension structure are formed on the surfaces of both silicon substrates 10 of the gate electrode 44. Nickel silicide film 40 is formed on source / drain region 38. The silicon oxide film 42 is formed on the nickel silicide film 40.

게이트 전극(44) 위에는 사이드월 절연막(22, 30, 34)을 통하여 측면부로부터 윗면부에 걸쳐서 형성된 실리콘 산화막으로 이루어지는 스트레서막(46)이 형성되어 있다. 또한, 스트레서막(46)이란, MISFET의 채널 영역에 인장 응력 또는 압축 응력을 인가하기 위한 막이다. 이 목적 하에, 스트레서막(46)은 게이트 전극 (44)의 측벽 부분으로부터 윗면 부분에 걸쳐서 전체를 덮도록 형성할 필요가 있다. 게이트 전극(44)의 윗면보다도 높은 위치에 형성한 것으로는 채널 영역에 충분한 응력을 인가할 수 없다. On the gate electrode 44, a stressor film 46 made of a silicon oxide film formed from the side surface portion to the upper surface portion through sidewall insulating films 22, 30, and 34 is formed. The stressor film 46 is a film for applying tensile stress or compressive stress to the channel region of the MISFET. For this purpose, the stressor film 46 needs to be formed so as to cover the whole from the sidewall portion of the gate electrode 44 to the upper surface portion. If formed at a position higher than the upper surface of the gate electrode 44, sufficient stress cannot be applied to the channel region.

이와 같이, 본 실시예에 의한 반도체 장치는 게이트 전극(44)이 금속 실리사이드로 구성되어 있는 동시에, 게이트 전극(44)을 내포하도록 게이트 전극(44)의 측벽 부분으로부터 윗면 부분에 걸쳐서 스트레서막(46)이 형성되어 있는 것에 주된 특징이 있다. As described above, in the semiconductor device according to the present embodiment, the gate electrode 44 is made of metal silicide, and the stressor film 46 extends from the sidewall portion of the gate electrode 44 to the upper surface portion so as to contain the gate electrode 44. ) Is the main feature.

스트레서막(46)은 MISFET의 채널 영역에 응력을 인가하기 위한 막이며, N형 MISFET의 경우에는 예를 들면 1∼3GPa의 인장 응력을 갖는 막을 사용하고, P형 MISFET의 경우에는 예를 들면 1∼2GPa의 압축 응력을 갖는 막을 사용한다.The stressor film 46 is a film for applying stress to the channel region of the MISFET. In the case of the N-type MISFET, a film having a tensile stress of 1 to 3 GPa is used, for example, in the case of the P-type MISFET, for example 1 A film having a compressive stress of ˜2 GPa is used.

또한, 인장 응력을 갖는 막이란, 기판에 대하여 기판을 잡아당기는 방향으로 인력을 인가하는 막을 의미한다. 즉, 실리콘 기판 위에 인장 응력을 갖는 스트레서막이 형성되면, 실리콘 결정이 신장하는 방향으로 응력이 인가된다. 반대로, 압축 응력을 갖는 막이란, 기판에 대하여 기판을 압축시키는 방향으로 응력을 인가하는 막을 의미한다. 즉, 실리콘 기판 위에 압축 응력을 갖는 스트레서막이 형성되면, 실리콘 결정이 줄어드는 방향으로 응력이 인가된다. 실리콘 결정에 응력을 증가하여 비틀림이 발생하면, 등방적이었던 실리콘 결정의 밴드 구조의 대칭성이 무너져 에너지 준위의 분리가 발생한다. 밴드 구조 변화의 결과, 격자 진동에 의한 캐리어 산란의 감소나 유효 질량의 저감에 의해, 캐리어의 이동도를 향상시킬 수 있다.In addition, the film | membrane which has a tensile stress means the film | membrane which applies an attraction force in the direction which pulls a board | substrate with respect to a board | substrate. That is, when a stressor film having a tensile stress is formed on the silicon substrate, stress is applied in the direction in which the silicon crystal extends. In contrast, a film having a compressive stress means a film that applies stress in a direction in which the substrate is compressed with respect to the substrate. That is, when a stressor film having a compressive stress is formed on the silicon substrate, stress is applied in a direction in which the silicon crystals are reduced. When torsion occurs due to an increase in stress in the silicon crystal, the symmetry of the band structure of the silicon crystal, which is isotropic, is broken and separation of energy levels occurs. As a result of the band structure change, carrier mobility can be improved by reducing carrier scattering due to lattice vibration or by reducing the effective mass.

따라서, 이렇게 하여 반도체 장치를 구성함으로써, 폴리 사이드 구조의 게이트 전극과 비교하여 게이트 저항을 저감할 수 있고, 게이트 전극의 공핍화도 방지할 수 있다. 또한, 스트레서막(46)에 의해 채널 영역에 소정의 응력을 인가할 수 있고, 채널을 흐르는 캐리어의 이동도를 향상시킬 수 있다. 이에 따라, MISFET을 고속 동작시킬 수 있다.Therefore, by configuring the semiconductor device in this way, the gate resistance can be reduced as compared with the gate electrode of the polyside structure, and the depletion of the gate electrode can also be prevented. In addition, a predetermined stress can be applied to the channel region by the stressor film 46, and the mobility of carriers flowing through the channel can be improved. As a result, the MISFET can be operated at high speed.

다음에, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 2 내지 도 8을 사용하여 설명한다.Next, the manufacturing method of the semiconductor device according to the present embodiment will be described with reference to FIGS. 2 to 8.

우선, 실리콘 기판(10) 위에 예를 들면 열산화법에 의해, 예를 들면 막두께 1.5㎚의 실리콘 산화막을 형성한다. 이에 따라, 실리콘 산화막으로 이루어지는 게이트 절연막(12)을 형성한다. 게이트 절연막(12)은 실리콘 질화 산화막 등, 다른 절연막이어도 좋다.First, a silicon oxide film having a thickness of 1.5 nm, for example, is formed on the silicon substrate 10 by, for example, thermal oxidation. As a result, a gate insulating film 12 made of a silicon oxide film is formed. The gate insulating film 12 may be another insulating film such as a silicon nitride oxide film.

이어서, 게이트 절연막(12) 위에 예를 들면 CVD법에 의해, 예를 들면 막두께 100㎚의 폴리실리콘막(14)을 퇴적한다. CVD법에 의해 형성한 폴리실리콘막(14)의 표면에는 성장한 결정(grain) 형상을 반영하여 요철이 존재하고 있다.(도 2(a)). 또한, 폴리실리콘막 대신에, 아모퍼스(amorphous) 실리콘막을 퇴적하여도 좋다.Subsequently, a polysilicon film 14 having a thickness of 100 nm, for example, is deposited on the gate insulating film 12 by, for example, a CVD method. Unevenness exists on the surface of the polysilicon film 14 formed by the CVD method to reflect the grown grain shape (Fig. 2 (a)). In addition, an amorphous silicon film may be deposited instead of the polysilicon film.

이어서, 예를 들면 CMP법에 의해, 폴리실리콘막(14)의 표면을 연마하여 평탄화한다(도 2(b)). Next, the surface of the polysilicon film 14 is polished and planarized, for example, by the CMP method (Fig. 2 (b)).

이어서, 평탄화한 폴리실리콘막(14) 위에 예를 들면 CVD법에 의해, 예를 들면 막두께 30㎚의 실리콘 산화막(16)을 퇴적한다.Subsequently, a silicon oxide film 16 having a thickness of 30 nm, for example, is deposited on the planarized polysilicon film 14 by, for example, CVD.

이어서, 실리콘 산화막(16) 위에 포토리소그래피에 의해, 형성하고자 하는 게이트 전극의 패턴을 갖는 포토 레지스트막(18)을 형성한다.Next, the photoresist film 18 having the pattern of the gate electrode to be formed is formed by photolithography on the silicon oxide film 16.

이어서, 포토 레지스트막(18)을 마스크로 하여, 실리콘 산화막(16) 및 폴리실리콘막(14)을 이방성 에칭하고, 폴리실리콘막(14)으로 이루어지는 더미 전극으로서의 게이트 전극(20)을 형성한다(도 3(a)). 이 때, 실리콘 산화막(16)은 폴리실리콘막(14)을 패터닝할 때의 하드 마스크가 된다.Next, using the photoresist film 18 as a mask, the silicon oxide film 16 and the polysilicon film 14 are anisotropically etched to form a gate electrode 20 as a dummy electrode made of the polysilicon film 14 ( 3 (a)). At this time, the silicon oxide film 16 becomes a hard mask at the time of patterning the polysilicon film 14.

이어서, 포토 레지스트막(18)을 예를 들면 애싱에 의해 제거하고, 실리콘 산화막(16)을 예를 들면 웨트 에칭에 의해 제거한다.Next, the photoresist film 18 is removed by, for example, ashing, and the silicon oxide film 16 is removed by, for example, wet etching.

이어서, CVD법에 의해, 예를 들면 막두께 10㎚의 실리콘 산화막을 퇴적하여 에치백하고, 게이트 전극(20)의 측벽 부분에 실리콘 산화막으로 이루어지는 사이드월 절연막(22)을 형성한다(도 3(b)).Subsequently, a silicon oxide film having a film thickness of 10 nm is deposited and etched back, for example, by the CVD method, and a sidewall insulating film 22 made of a silicon oxide film is formed on the sidewall portion of the gate electrode 20 (Fig. 3 ( b)).

이어서, 게이트 전극(20) 및 사이드월 절연막(22)을 마스크로 하여 이온 주입을 행하고, 게이트 전극(20) 양측의 실리콘 기판(10) 내에 익스텐션 영역이 되는 불순물층(24)을 형성한다(도 3(c)).Subsequently, ion implantation is performed using the gate electrode 20 and the sidewall insulating film 22 as a mask to form an impurity layer 24 serving as an extension region in the silicon substrate 10 on both sides of the gate electrode 20 (Fig. 3 (c)).

이어서, CVD법에 의해, 예를 들면 막두께 10㎚의 실리콘 산화막(26)과, 예를 들면 막두께 30㎚의 실리콘 질화막(28)을 퇴적하여 에치백하고, 게이트 전극(20)의 측벽 부분에 실리콘 산화막(26) 및 실리콘 질화막(28)으로 이루어지는 사이드월 절연막(30)을 형성한다(도 4(a)). Subsequently, a silicon oxide film 26 having a film thickness of 10 nm and a silicon nitride film 28 having a film thickness of 30 nm, for example, are deposited and etched back by CVD to form a sidewall portion of the gate electrode 20. The sidewall insulating film 30 which consists of the silicon oxide film 26 and the silicon nitride film 28 is formed in FIG. 4 (a).

이어서, 게이트 전극(20) 및 사이드월 절연막(22, 30)을 마스크로 하여 이온 주입을 행하고, 게이트 전극(20) 양측의 실리콘 기판(10) 내에 불순물층(32)을 형성한다(도 4(b)).Subsequently, ion implantation is performed using the gate electrode 20 and the sidewall insulating films 22 and 30 as masks to form an impurity layer 32 in the silicon substrate 10 on both sides of the gate electrode 20 (FIG. b)).

이어서, CVD법에 의해, 예를 들면 막두께 50㎚의 실리콘 산화막을 퇴적하여 에치백하고, 게이트 전극(20)의 측벽 부분에 실리콘 산화막으로 이루어지는 사이드월 절연막(34)을 형성한다(도 4(c)).Subsequently, a silicon oxide film having a film thickness of 50 nm is deposited and etched back, for example, by the CVD method, and a sidewall insulating film 34 made of a silicon oxide film is formed on the sidewall portion of the gate electrode 20 (Fig. 4 ( c)).

이어서, 게이트 전극(20) 및 사이드월 절연막(22, 30, 34)을 마스크로 하여 이온 주입을 행하고, 게이트 전극(20) 양측의 실리콘 기판 내에 불순물층(36)을 형성한다.Subsequently, ion implantation is performed using the gate electrode 20 and the sidewall insulating films 22, 30, and 34 as a mask, and the impurity layer 36 is formed in the silicon substrate on both sides of the gate electrode 20.

이렇게 해서, 게이트 전극(20)의 불순물층(24, 32, 36)으로 이루어지는 소스/드레인 영역(38)을 형성한다. In this way, the source / drain regions 38 made of the impurity layers 24, 32, and 36 of the gate electrode 20 are formed.

이어서, 전체 면에 예를 들면 스퍼터법에 의해, 예를 들면 막두께 20㎚의 니켈막을 퇴적한다. Subsequently, a nickel film having a film thickness of 20 nm is deposited on the entire surface, for example, by a sputtering method.

이어서, 예를 들면 질소 분위기 중에서, 예를 들면 300℃, 3분간의 열처리를 행한다. 이 열처리에 의해 실리콘이 노출하고 있는 게이트 전극(20) 위 및 소스/드레인 영역(38) 위에서 실리사이드화 반응이 발생하고, 게이트 전극(20) 위 및 소스/드레인 영역(38) 위에는 막두께 20㎚의 니켈 실리사이드막(40)이 형성된다.Next, for example, heat treatment is performed at 300 ° C. for 3 minutes, for example, in a nitrogen atmosphere. This heat treatment causes a suicide reaction on the gate electrode 20 and the source / drain region 38 to which silicon is exposed, and a film thickness of 20 nm on the gate electrode 20 and the source / drain region 38. Nickel silicide film 40 is formed.

이어서, 예를 들면 SPM(황산과수)을 이용한 웨트 에칭에 의해, 미반응의 니켈막을 제거하다(도 5(b)).Subsequently, an unreacted nickel film is removed by wet etching using, for example, SPM (sulfuric acid fruit fruit) (FIG. 5B).

또한, 게이트 전극(20) 위에 실리콘 질화막 등의 마스크막을 형성해 두고, 소스/드레인 영역(38)에만 니켈 실리사이드막(40)을 형성하도록 하여도 좋다.In addition, a mask film such as a silicon nitride film may be formed on the gate electrode 20, and the nickel silicide film 40 may be formed only in the source / drain region 38.

또한, 니켈 실리사이드막 대신에, 티탄 실리사이드, 크롬 실리사이드, ㅋ코코발트 실리사이드 등의 다른 금속 실리사이드막을 형성하여도 좋다.Instead of the nickel silicide film, other metal silicide films such as titanium silicide, chromium silicide, and coco cobalt silicide may be formed.

이어서, 전체 면에 예를 들면 고밀도 플라즈마 CVD법에 의해, 예를 들면 막두께 50㎚의 실리콘 산화막(42)을 퇴적한다(도 6(a)). 이 실리콘 산화막(42)의 성막 공정에서는 게이트 전극(20) 위의 막두께가, 평탄부(예를 들면, 소스/드레인 영역(38) 위)의 막두께보다도 충분히 얇아지도록 성막 조건을 설정한다. 예를 들면, SiH4 유량을 120sccm, O2 유량을 220sccm, He유량을 500sccm, 파워를 LF(저주파 파워)/HF(고주파 파워)=320OW/50OW의 조건에서 성막함으로써, 게이트 전극(20) 위의 막두께가 평탄부의 막두께보다도 얇아진다.Subsequently, a silicon oxide film 42 having a film thickness of 50 nm is deposited on the entire surface, for example, by a high density plasma CVD method (Fig. 6 (a)). In the film forming step of the silicon oxide film 42, the film forming conditions are set so that the film thickness on the gate electrode 20 is sufficiently thinner than the film thickness of the flat portion (for example, on the source / drain region 38). For example, the SiH 4 flow rate is 120 sccm, the O 2 flow rate is 220 sccm, the He flow rate is 500 sccm, and the power is formed under the conditions of LF (low frequency power) / HF (high frequency power) = 320 OW / 50 OW, so that the gate electrode 20 is formed. The film thickness of the film becomes thinner than the film thickness of the flat portion.

또한, 실리콘 산화막(42)을 고밀도 플라즈마 CVD법에 의해 퇴적하는 대신에, 스핀 코트법에 의해 SOG막을 퇴적하여도 좋다. 스핀 코트에 의한 막 형성에서는 막표면이 평탄화하는 방향에 도포막이 유동하기 때문에, 돌기부 위의 막두께는 평탄부의 막두께보다도 당연히 얇아진다.Instead of depositing the silicon oxide film 42 by the high density plasma CVD method, the SOG film may be deposited by the spin coat method. In the film formation by spin coating, since a coating film flows in the direction in which a film surface is planarized, the film thickness on a projection part becomes naturally thinner than the film thickness of a flat part.

이어서, 예를 들면 드라이 에칭에 의해, 게이트 전극(20) 위의 니켈 실리사이드막(40)이 노출할 때까지 실리콘 산화막(42)을 이방성 에칭한다. 이때, 소스/드레인 영역(38) 위에 형성된 실리콘 산화막(42)의 막두께는, 게이트 전극(20) 위에 형성된 실리콘 산화막(42)의 막두께보다도 충분히 두껍기 때문에, 게이트 전극(20) 위의 니켈 실리사이드막(40)이 노출된 후에도, 소스/드레인 영역 위의 니켈 실리사이드막(40)은 실리콘 산화막(42)에 의해 덮여 있다(도 6(b)).Next, the silicon oxide film 42 is anisotropically etched, for example, by dry etching until the nickel silicide film 40 on the gate electrode 20 is exposed. At this time, since the film thickness of the silicon oxide film 42 formed on the source / drain region 38 is sufficiently thicker than the film thickness of the silicon oxide film 42 formed on the gate electrode 20, the nickel silicide on the gate electrode 20. Even after the film 40 is exposed, the nickel silicide film 40 on the source / drain regions is covered by the silicon oxide film 42 (Fig. 6 (b)).

또한, 실리콘 산화막(42)의 에칭 시에, 게이트 전극(20) 위의 니켈 실리사이드막(40)을 제거하여도 좋다. In the etching of the silicon oxide film 42, the nickel silicide film 40 on the gate electrode 20 may be removed.

또한, 실리콘 산화막(42)의 에칭에는 불산계 수용액을 이용한 웨트 에칭을 사용하여도 좋다. 이 경우, 실리콘 산화막(42)의 에칭과 함께, 게이트 전극(20) 위의 니켈 실리사이드막(40)도 제거할 수 있다.In addition, wet etching using a hydrofluoric acid-based aqueous solution may be used for etching the silicon oxide film 42. In this case, the nickel silicide film 40 on the gate electrode 20 can be removed together with the etching of the silicon oxide film 42.

이어서, 전체 면에 예를 들면 스퍼터법에 의해, 예를 들면 막두께 30㎚의 니켈막을 퇴적한다.Subsequently, a nickel film having a film thickness of 30 nm is deposited on the entire surface, for example, by a sputtering method.

이어서, 예를 들면 질소 분위기 중에서, 예를 들면 400℃, 1분간의 열처리를 행한다. 이 열처리에 의해, 게이트 전극(20)과 니켈막 사이의 실리사이드화 반응이 게이트 전극(20)의 윗면측으로부터 진행하여, 게이트 절연막(12)에 이르는 게이트 전극(20)의 전부가 니켈 실리사이드로 치환된다. 이렇게 해서, 니켈 실리사이드로 이루어지는 게이트 전극(44)을 형성한다. Next, for example, heat treatment is performed at 400 ° C. for 1 minute, for example, in a nitrogen atmosphere. By this heat treatment, the silicide reaction between the gate electrode 20 and the nickel film proceeds from the upper surface side of the gate electrode 20 so that all of the gate electrode 20 leading to the gate insulating film 12 is replaced with nickel silicide. do. In this way, the gate electrode 44 made of nickel silicide is formed.

이때, 소스/드레인 영역(38) 위에는 실리콘 산화막(42)이 잔존하고 있기 때문에, 소스/드레인 영역(38)에서 실리사이드화 반응이 진행하지는 않는다. 따라서, 소스/드레인 영역(38) 위의 니켈 실리사이드막(40)의 막두께가 증가하여 소스/드레인 영역(38)의 접합 파괴 등의 문제를 야기하지 않는다.At this time, since the silicon oxide film 42 remains on the source / drain region 38, the silicide reaction does not proceed in the source / drain region 38. Therefore, the film thickness of the nickel silicide film 40 on the source / drain region 38 is increased so as not to cause problems such as breakage of the junction of the source / drain region 38.

또한, 게이트 전극(20)을 니켈 실리사이드로 치환하기 위한 실리사이드화 반응은 게이트 전극(20)의 윗면측으로부터 진행한다. 이 때문에, 폴리실리콘막(14)의 표면에 요철이 존재하고 있으면, 실리사이드화 반응이 오목부일수록 게이트 절연막(12)에 빨리 도달하기 때문에, 게이트 절연막(12) 위에서 실리사이드화 반응이 불균일하게 되어, 게이트 절연막(12)에 데미지가 도입될 우려가 있다(도 8(a) 참조).In addition, the silicideation reaction for replacing the gate electrode 20 with nickel silicide proceeds from the upper surface side of the gate electrode 20. For this reason, if the unevenness | corrugation exists in the surface of the polysilicon film 14, since the silicide-ization reaction will reach the gate insulating film 12 earlier, the silicide-ization reaction will become nonuniform on the gate insulating film 12, Damage may be introduced into the gate insulating film 12 (see FIG. 8A).

이에 대하여, 본 실시예에 의한 반도체 장치의 제조 방법에서는, 도 2(b)에 나타낸 공정에서 폴리실리콘막(14)의 표면을 평탄화하고 있다. 이 때문에, 게이트 전극(20)의 실리사이드화는 게이트 전극(20)의 윗면으로부터 균일하게 진행하여(도 8(b) 참조), 게이트 절연막(12)에 데미지를 주는 것을 방지할 수 있다.In contrast, in the semiconductor device manufacturing method according to the present embodiment, the surface of the polysilicon film 14 is planarized in the step shown in FIG. For this reason, the silicide of the gate electrode 20 proceeds uniformly from the upper surface of the gate electrode 20 (refer FIG. 8 (b)), and it can prevent that the gate insulating film 12 is damaged.

이어서, 예를 들면 SPM(황산과수)을 이용한 웨트 에칭에 의해, 미반응의 니켈막을 제거한다(도 7(a)).Subsequently, an unreacted nickel film is removed by wet etching using, for example, SPM (sulfuric acid fruit fruit) (FIG. 7A).

이어서, 전체 면에 예를 들면 막두께 1OO㎚의 실리콘 질화막을 퇴적하고, 실리콘 질화막으로 이루어지는 스트레서막(46)을 형성한다. 스트레서막(46)은 게이트 전극(44)의 측벽 부분으로부터 윗면 위로 연장하여 게이트 전극(44)을 덮도록 형성되어 있기 때문에, 채널 영역에 소정의 응력을 인가할 수 있다.Subsequently, a silicon nitride film having a film thickness of 100 nm is deposited on the entire surface, thereby forming a stressor film 46 made of a silicon nitride film. Since the stressor film 46 is formed to extend from the sidewall portion of the gate electrode 44 to the top surface to cover the gate electrode 44, a predetermined stress can be applied to the channel region.

스트레서막(46)은 채널 영역에 인장 응력이 인가되도록, 예를 들면 LPCVD법에 의해 성막 온도를 500℃, Si2H6 유량을 60sccm, NH3 유량을 5slm, 압력을 300Torr의 조건에서 성막을 행하여, 1.5GPa의 인장 응력을 갖는 실리콘 질화막을 퇴적한다. In order to apply tensile stress to the channel region, the stressor film 46 is formed by LPCVD, for example, at a deposition temperature of 500 ° C., Si 2 H 6 flow rate of 60 sccm, NH 3 flow rate of 5 slm, and pressure of 300 Torr. A silicon nitride film having a tensile stress of 1.5 GPa is deposited.

또한, N형 MISFET의 경우, 실리콘 기판(10)에 대하여 1∼2GPa 정도의 인장 응력을 갖는 스트레서막(46)을 형성함으로써, 채널을 흐르는 전자 이동도를 향상시키는 효과가 있으며, P형 MISFET의 경우, 실리콘 기판(10)에 대하여 1∼3GPa 정도의 압축 응력을 갖는 스트레서막(46)을 형성함으로써, 채널을 흐르는 정공 이동도를 향상시키는 효과가 있다. 스트레서막(46)의 성막 조건은 형성하고자 하는 MISFET의 크기나 종류, 요구되는 특성 등에 따라 적당히 설정하는 것이 바람직하다.In addition, in the case of the N-type MISFET, by forming the stressor film 46 having a tensile stress of about 1 to 2 GPa with respect to the silicon substrate 10, there is an effect of improving the electron mobility flowing through the channel. In this case, by forming the stressor film 46 having a compressive stress of about 1 to 3 GPa on the silicon substrate 10, there is an effect of improving the hole mobility flowing through the channel. The film forming conditions of the stressor film 46 are preferably set appropriately depending on the size and type of the MISFET to be formed, required characteristics, and the like.

이와 같이, 본 실시예에 의하면, 절연막을 퇴적할 때의 퇴적 막두께의 패턴 의존성을 이용하여, 게이트 전극 위에서는 막두께가 얇아지고, 평탄부에서는 막두께가 두꺼워지도록 MISFET을 덮는 절연막을 형성하므로, CMP 프로세스를 사용하지 않고 게이트 전극 위를 선택적으로 노출할 수 있다. 이에 따라, 게이트 전극을 용이하게 금속 실리사이드로 치환할 수 있다. 또한, 게이트 전극을 금속 실리사이드로 치환한 후에 형성하는 스트레서막은, 게이트 전극의 측벽 부분으로부터 윗면에 걸쳐 형성되기 때문에, 스트레서막에 의해 채널 영역에 원하는 응력을 인가할 수 있다.As described above, according to the present embodiment, an insulating film covering the MISFET is formed so that the film thickness becomes thin on the gate electrode and the film thickness becomes thick in the flat portion by using the pattern dependency of the deposited film thickness when the insulating film is deposited. For example, the gate electrode may be selectively exposed without using a CMP process. As a result, the gate electrode can be easily replaced with a metal silicide. Further, since the stressor film formed after replacing the gate electrode with the metal silicide is formed from the sidewall portion of the gate electrode over the upper surface, the stress film can apply a desired stress to the channel region.

따라서, 본 실시예에 의한 반도체 장치 및 그 제조 방법에 의하면, 폴리 사이드 구조의 게이트 전극과 비교하여 게이트 저항을 저감할 수 있고, 게이트 전극의 공핍화도 방지할 수 있다. 또한, 스트레서막에 의해 채널 영역에 소정의 응력을 인가 할 수 있고, 채널을 흐르는 캐리어의 이동도를 향상시킬 수 있다. 이에 따라, MISFET을 고속 동작시킬 수 있다.Therefore, according to the semiconductor device and the manufacturing method thereof according to the present embodiment, the gate resistance can be reduced as compared with the gate electrode of the polyside structure, and the depletion of the gate electrode can also be prevented. In addition, a predetermined stress can be applied to the channel region by the stressor film, and the mobility of carriers flowing through the channel can be improved. As a result, the MISFET can be operated at high speed.

또한, 게이트 전극이 되는 폴리실리콘막을 퇴적 후, 그 표면을 평탄화하므로, 게이트 전극을 금속 실리사이드로 치환할 때의 실리사이드화 반응 과정에서, 게이트 절연막이 받는 데미지를 저감할 수 있다.In addition, since the surface of the polysilicon film serving as the gate electrode is deposited and planarized, damage to the gate insulating film can be reduced during the silicide reaction process when the gate electrode is replaced with a metal silicide.

[제 2 실시예]Second Embodiment

본 발명의 제 2 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 9 내지 도 11을 사용하여 설명한다. 또한, 도 1 내지 도 8에 나타내는 제 1 실시예에 의한 반도체 장치 및 그 제조 방법과 같은 구성요소에는 동일한 부호를 붙여 설명을 생략하거나 간결하게 한다.A semiconductor device and a manufacturing method thereof according to a second embodiment of the present invention will be described with reference to FIGS. 9 to 11. In addition, the same code | symbol is attached | subjected to the same component as the semiconductor device which concerns on 1st Example shown in FIGS. 1-8, and its manufacturing method, and description is abbreviate | omitted.

도 9는 본 실시예에 의한 반도체 장치의 구조를 나타내는 개략적인 단면도, 도 10과 도 11은 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.9 is a schematic sectional view showing the structure of the semiconductor device according to the present embodiment, and FIGS. 10 and 11 are process sectional views showing the manufacturing method of the semiconductor device according to the present embodiment.

상기 제 1 실시예에서는 금속 실리사이드로 이루어지는 게이트 전극을 갖는 MISFET 및 그 제조 방법을 나타내지만, 반도체 장치에 따라서는 고속 동작이 필요한 로직 회로 등의 MISFET의 게이트 전극을 실리사이드화하면 충분하며, 다른 MISFET에 대해서는 폴리사이드 게이트나 폴리실리콘 게이트라도 충분한 경우가 있다. 본 실시예에서는 다른 게이트 전극 구조의 MISFET을 갖는 반도체 장치에 대하여 설명한다.In the first embodiment, a MISFET having a gate electrode made of metal silicide and a method of manufacturing the same are shown. However, depending on the semiconductor device, it is sufficient to silicide a gate electrode of a MISFET such as a logic circuit requiring high-speed operation. For example, a polyside gate or a polysilicon gate may be sufficient. In this embodiment, a semiconductor device having MISFETs having different gate electrode structures will be described.

처음에, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 9를 사용하여 설명한다.First, the structure of the semiconductor device according to the present embodiment will be described with reference to FIG. 9.

실리콘 기판(10) 위에는 게이트 길이가 짧은 MISFET(50)과, 게이트 길이가 긴 MISFET이 형성되어 있다.On the silicon substrate 10, a short gate length MISFET 50 and a long gate length MISFET are formed.

MISFET(50)은 실리콘 기판(10) 위에 게이트 절연막을 통하여 형성된 금속 실리사이드로 이루어지는 게이트 전극(44)과, 게이트 전극(44) 양측의 실리콘 기판(10) 내에 형성된 소스/드레인 영역(38)을 갖고 있다. 소스/드레인 영역(38) 위에는 니켈 실리사이드막(40)이 형성되어 있다.The MISFET 50 has a gate electrode 44 made of a metal silicide formed on the silicon substrate 10 through a gate insulating film, and a source / drain region 38 formed in the silicon substrate 10 on both sides of the gate electrode 44. have. Nickel silicide film 40 is formed on source / drain region 38.

MISFET(60)은 실리콘 기판(10) 위에 게이트 절연막을 통하여 형성된 게이트 전극(20a)과, 게이트 전극(20a) 양측의 실리콘 기판(10) 내에 형성된 소스/드레인 영역(38a)을 갖고 있다. 게이트 전극(20a) 위 및 소스/드레인 영역(38a) 위에는 니켈 실리사이드막(40a)이 형성되어 있다.The MISFET 60 has a gate electrode 20a formed on the silicon substrate 10 through a gate insulating film, and a source / drain region 38a formed in the silicon substrate 10 on both sides of the gate electrode 20a. Nickel silicide layer 40a is formed on gate electrode 20a and on source / drain region 38a.

MISFET(50)의 소스/드레인 영역(38) 위에 형성된 니켈 실리사이드막(40) 위에는 실리콘 산화막(42)이 형성되어 있다. MISFET(50)의 게이트 전극(44) 위에는 실리콘 산화막(42)이 연장되어 있지 않다.A silicon oxide film 42 is formed on the nickel silicide film 40 formed on the source / drain region 38 of the MISFET 50. The silicon oxide film 42 does not extend over the gate electrode 44 of the MISFET 50.

MISFET(60) 위에는 MISFET(60) 위를 덮도록 실리콘 산화막(42)이 형성되어 있다. 즉, 실리콘 산화막(42)은 소스/드레인 영역(38a) 위에 형성된 니켈 실리사이드막(40a) 위뿐만 아니라, 게이트 전극(20a) 위에 형성된 니켈 실리사이드막(40a) 위에도 연장되어 있다.The silicon oxide film 42 is formed on the MISFET 60 so as to cover the MISFET 60. That is, the silicon oxide film 42 extends not only on the nickel silicide film 40a formed on the source / drain region 38a but also on the nickel silicide film 40a formed on the gate electrode 20a.

실리콘 산화막(42)이 형성된 MISFET(50, 60) 위에는 스트레서막(46)이 형성되어 있다.The stressor film 46 is formed on the MISFETs 50 and 60 on which the silicon oxide film 42 is formed.

이와 같이, 본 실시예에 의한 반도체 장치는 게이트 길이가 짧은 MISFET(50)과 게이트 길이가 긴 MISFET(60)을 갖고, MISFET(50)의 게이트 전극(44)이 금속 실리사이드로 구성되어 있으며, MISFET(60)의 게이트 전극(20a)이 폴리사이드 게이트로 구성되어 있다. 그리고, MISFET(50)의 게이트 전극(44) 측벽 부분으로부터 윗면에 걸쳐 스트레서막(46)이 형성되어 있다.As described above, the semiconductor device according to the present embodiment has a MISFET 50 having a short gate length and a MISFET 60 having a long gate length, and the gate electrode 44 of the MISFET 50 is composed of a metal silicide. The gate electrode 20a of 60 is constituted by a polyside gate. The stress film 46 is formed from the sidewall portion of the gate electrode 44 of the MISFET 50 to an upper surface thereof.

이렇게 하여 반도체 장치를 구성함으로써, 고속 동작이 요구되는 게이트 길이가 짧은 MISFET(50)의 게이트 저항을 저감할 수 있는 동시에, 채널을 흐르는 캐 리어의 이동도를 향상시킬 수 있다. 이에 따라, MISFET을 고속 동작시킬 수 있다. 또한, 게이트 전극의 전부를 실리사이드화할 필요가 없는 게이트 길이가 긴 MISFET(60)에 대해서는 폴리사이드 게이트 구조로 할 수 있다.By constructing the semiconductor device in this way, the gate resistance of the MISFET 50 having a short gate length requiring high speed operation can be reduced, and the mobility of the carrier flowing through the channel can be improved. As a result, the MISFET can be operated at high speed. In addition, a polyside gate structure can be provided for the MISFET 60 having a long gate length in which all of the gate electrodes need not be silicided.

다음에, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 10 및 도 11을 사용하여 설명한다.Next, the manufacturing method of the semiconductor device according to the present embodiment will be described with reference to FIGS. 10 and 11.

우선, 실리콘 기판(10) 위에, 예를 들면 도 2(a) 내지 도 5(a)에 나타내는 제 1 실시예에 의한 반도체 장치의 제조 방법과 같은 방법으로, 폴리실리콘막으로 이루어지는 게이트 전극(20)과, 게이트 전극(20) 양측의 실리콘 기판(10) 내에 형성된 소스/드레인 영역(38)을 갖는 게이트 길이가 짧은 MISFET(50)과, 폴리실리콘막으로 이루어지는 게이트 전극(20a)과, 게이트 전극(20a) 양측의 실리콘 기판(10) 내에 형성된 소스/드레인 영역(38a)을 갖는 게이트 길이가 긴 MISFET(60)을 형성한다(도 10(a)).First, the gate electrode 20 made of a polysilicon film on the silicon substrate 10 by the same method as the method of manufacturing the semiconductor device according to the first embodiment shown in FIGS. 2A to 5A, for example. ), A short gate length MISFET 50 having a source / drain region 38 formed in the silicon substrate 10 on both sides of the gate electrode 20, a gate electrode 20a made of a polysilicon film, and a gate electrode (20a) A long gate length MISFET 60 having a source / drain region 38a formed in the silicon substrate 10 on both sides is formed (FIG. 10 (a)).

이어서, 전체 면에 예를 들면 스퍼터에 의해, 예를 들면 막두께 20㎚의 니켈막을 퇴적한다.Subsequently, a nickel film having a thickness of 20 nm, for example, is deposited on the entire surface by, for example, sputtering.

이어서, 예를 들면 질소 분위기 중에서, 예를 들면 300℃, 3분간의 열처리를 행한다. 이 열처리에 의해, 실리콘이 노출하고 있는 게이트 전극(20) 위, 게이트 전극(20a) 위 및 소스/드레인 영역(38, 38a) 위에서 실리사이드화 반응이 발생하고, 게이트 전극(20), 게이트 전극(20a) 위 및 소스/드레인 영역(38, 38a) 위에는 막두께 20㎚의 니켈 실리사이드막(40, 40a)이 형성된다.Next, for example, heat treatment is performed at 300 ° C. for 3 minutes, for example, in a nitrogen atmosphere. By this heat treatment, a suicide reaction occurs on the gate electrode 20, the gate electrode 20a and the source / drain regions 38 and 38a to which silicon is exposed, and the gate electrode 20 and the gate electrode ( 20a) and nickel silicide films 40 and 40a having a film thickness of 20 nm are formed on the source / drain regions 38 and 38a.

이어서, 예를 들면 SPM(황산과수)을 사용한 웨트 에칭에 의해, 미반응의 니 켈막을 제거한다(도 10(b)).Subsequently, an unreacted nickel film is removed by wet etching using, for example, SPM (sulfuric acid fruit fruit) (FIG. 10B).

또한, 게이트 전극(20) 위 및 게이트 전극(20a) 위에 실리콘 질화막 등의 마스크 막을 형성해 두고, 소스/드레인 영역(38, 38a)에만 니켈 실리사이드막(40, 40a)을 형성하도록 하여도 좋다.In addition, a mask film such as a silicon nitride film may be formed on the gate electrode 20 and the gate electrode 20a, and the nickel silicide films 40 and 40a may be formed only in the source / drain regions 38 and 38a.

또한, 니켈 실리사이드막 대신에, 티탄 실리사이드, 크롬 실리사이드, ㅋ코코발트 실리사이드 등의 다른 금속 실리사이드막을 형성하여도 좋다.Instead of the nickel silicide film, other metal silicide films such as titanium silicide, chromium silicide, and coco cobalt silicide may be formed.

이어서, 전체 면에 예를 들면 고밀도 플라즈마 CVD법에 의해, 예를 들면 막두께 50㎚의 실리콘 산화막(42)을 퇴적한다(도 10(c)). 이 실리콘 산화막(42)의 성막 공정에서는 게이트 전극(20) 위의 막두께가, 평탄부(예를 들면, 소스/드레인 영역(38, 38a) 위)의 막두께보다도 충분히 얇아지도록 성막 조건을 설정한다. 예를 들면, SiH4 유량을 120sccm, O2 유량을 220sccm, He 유량을 500sccm, 파워를 LF(저주파 파워)/HF(고주파 파워)=3200W/500W의 조건에서 성막함으로써, 게이트 전극(20) 위의 막두께가 평탄부의 막두께보다도 얇아진다.Subsequently, a silicon oxide film 42 having a film thickness of 50 nm is deposited on the entire surface, for example, by a high density plasma CVD method (Fig. 10 (c)). In the film forming step of the silicon oxide film 42, the film forming conditions are set so that the film thickness on the gate electrode 20 is sufficiently thinner than the film thicknesses of the flat portions (for example, on the source / drain regions 38 and 38a). do. For example, the SiH 4 flow rate is 120 sccm, the O 2 flow rate is 220 sccm, the He flow rate is 500 sccm, and the power is formed under the conditions of LF (low frequency power) / HF (high frequency power) = 3200W / 500W, thereby forming the above gate electrode 20. The film thickness of the film becomes thinner than the film thickness of the flat portion.

이 때, 실리콘 산화막(42)의 막두께는 베이스의 볼록부 사이즈(게이트 길이)에 의존하여 변화된다. 예를 들면, 게이트 길이가 O.1㎛ 이하인 경우, 전극 위의 막두께가 평탄부의 막두께보다도 얇아지지만, 게이트 길이가 0.2㎛ 정도 이상인 경우, 전극 위의 막두께는 평탄부와 거의 같아진다. 따라서, 게이트 전극(20)의 게이트 길이를, 예를 들면 0.05㎛로, 게이트 전극(20a)의 게이트 길이를 0.2㎛로 함으로써, 게이트 전극(20) 위에서의 실리콘 산화막(42)의 막두께는 평탄부(예를 들 면, 소스/드레인 영역(38, 38a) 위)의 막두께보다도 충분히 얇아지고, 게이트 전극(20a) 위에서의 실리콘 산화막(42)의 막두께는 평탄부의 막두께와 거의 같아진다.At this time, the film thickness of the silicon oxide film 42 changes depending on the size of the convex portion (gate length) of the base. For example, when the gate length is 0.1 μm or less, the film thickness on the electrode becomes thinner than the film thickness of the flat portion, but when the gate length is about 0.2 μm or more, the film thickness on the electrode is almost the same as the flat portion. Therefore, the thickness of the silicon oxide film 42 on the gate electrode 20 is flat by setting the gate length of the gate electrode 20 to, for example, 0.05 µm and the gate length of the gate electrode 20a to 0.2 µm. The film thickness of the silicon oxide film 42 on the gate electrode 20a becomes substantially thinner than the film thickness of the negative portion (for example, on the source / drain regions 38 and 38a). .

또한, 실리콘 산화막(42)을 고밀도 플라즈마 CVD법에 의해 퇴적하는 대신에, 스핀 코트법에 의해 SOG막을 퇴적하여도 좋다. 스핀 코트에 의한 막 형성에서는 막표면이 평탄화하는 방향으로 도포막이 유동하기 때문에, 돌기부 위의 막두께는 평탄부의 막두께보다도 당연히 얇아진다.Instead of depositing the silicon oxide film 42 by the high density plasma CVD method, the SOG film may be deposited by the spin coat method. In the film formation by spin coating, since the coating film flows in the direction in which the film surface is flattened, the film thickness on the protrusion is naturally thinner than the film thickness of the flat part.

이어서, 포토리소그래피에 의해 MISFET(60)의 형성 영역을 덮고, MISFET(50)의 형성 영역을 노출하는 포토 레지스트막(48)을 형성한다. Next, a photoresist film 48 is formed which covers the formation region of the MISFET 60 by photolithography and exposes the formation region of the MISFET 50.

이어서, 포토 레지스트막(48)을 마스크로 하여 드라이 에칭을 행하고, 게이트 전극(20) 위의 니켈 실리사이드막(40)이 노출할 때까지 실리콘 산화막(42)을 이방성 에칭한다. 이때, 소스/드레인 영역(38) 위에 형성된 실리콘 산화막(42)의 막두께는 게이트 전극(20) 위에 형성된 실리콘 산화막(42)의 막두께보다도 충분히 두꺼우므로, 게이트 전극(20) 위의 니켈 실리사이드막(40)이 노출한 후에도, 소스/드레인 영역(38) 위의 니켈 실리사이드막(40)은 실리콘 산화막(42)에 의해 덮여 있다(도 11(a)).Then, dry etching is performed using the photoresist film 48 as a mask, and the silicon oxide film 42 is anisotropically etched until the nickel silicide film 40 on the gate electrode 20 is exposed. At this time, since the film thickness of the silicon oxide film 42 formed on the source / drain region 38 is sufficiently thicker than the film thickness of the silicon oxide film 42 formed on the gate electrode 20, the nickel silicide film on the gate electrode 20. Even after 40 is exposed, the nickel silicide film 40 on the source / drain region 38 is covered by the silicon oxide film 42 (Fig. 11 (a)).

또한, 실리콘 산화막(42)의 에칭시에, 게이트 전극(20) 위의 니켈 실리사이드막(40)을 제거하여도 좋다. In the etching of the silicon oxide film 42, the nickel silicide film 40 on the gate electrode 20 may be removed.

또한, 실리콘 산화막(42)의 에칭에는 불산계 수용액을 사용한 웨트 에칭을 사용하여도 좋다. 이 경우, 실리콘 산화막(42)의 에칭과 함께, 게이트 전극(20) 위의 니켈 실리사이드막(40)도 제거할 수 있다. In addition, wet etching using a hydrofluoric acid-based aqueous solution may be used for etching the silicon oxide film 42. In this case, the nickel silicide film 40 on the gate electrode 20 can be removed together with the etching of the silicon oxide film 42.

이어서, 예를 들면 애싱에 의해, 포토 레지스트막(48)을 제거한다.Next, for example, the photoresist film 48 is removed by ashing.

또한, 게이트 전극(20) 위의 실리콘 산화막(42)의 막두께가 충분히 얇으며, 포토 레지스트막(48)을 형성하지 않고 게이트 전극(20)의 윗면을 선택적으로 노출할 수 있는 경우에는, 포토 레지스트막(48)을 반드시 형성할 필요는 없다.In addition, when the film thickness of the silicon oxide film 42 on the gate electrode 20 is sufficiently thin, and the top surface of the gate electrode 20 can be selectively exposed without forming the photoresist film 48, It is not necessary to form the resist film 48 necessarily.

이어서, 전체 면에 예를 들면 스퍼터법에 의해, 예를 들면 막두께 30㎚의 니켈막을 퇴적한다.Subsequently, a nickel film having a film thickness of 30 nm is deposited on the entire surface, for example, by a sputtering method.

이어서, 예를 들면 질소 분위기 중에서, 예를 들면 400℃, 1분간의 열처리를 행한다. 이 열처리에 의해, 게이트 전극(20)과 니켈막 사이의 실리사이드화 반응이 게이트 전극(20)의 윗면측으로부터 진행하여, 게이트 절연막(12)에 이르는 게이트 전극(20)의 전부가 니켈 실리사이드로 치환된다. 이렇게 해서, 니켈 실리사이드로 이루어지는 게이트 전극(44)을 형성한다. Next, for example, heat treatment is performed at 400 ° C. for 1 minute, for example, in a nitrogen atmosphere. By this heat treatment, the silicide reaction between the gate electrode 20 and the nickel film proceeds from the upper surface side of the gate electrode 20 so that all of the gate electrode 20 leading to the gate insulating film 12 is replaced with nickel silicide. do. In this way, the gate electrode 44 made of nickel silicide is formed.

이때, 게이트 전극(20a) 위 및 소스/드레인 영역(38, 38a) 위에는 실리콘 산화막(42)이 잔존하고 있기 때문에, 게이트 전극(20a) 위 및 소스/드레인 영역(38, 38a)에서 실리사이드화 반응이 진행하지 않는다.At this time, since the silicon oxide film 42 remains on the gate electrode 20a and on the source / drain regions 38 and 38a, the silicide reaction is performed on the gate electrode 20a and the source / drain regions 38 and 38a. This does not proceed.

이어서, 예를 들면 SPM(황산과수)을 사용한 웨트 에칭에 의해, 미반응의 니켈막을 제거한다(도 11(b)). Subsequently, an unreacted nickel film is removed by wet etching using, for example, SPM (sulfuric acid fruit fruit) (FIG. 11B).

이어서, 전체 면에 예를 들면 막두께 1OO㎚의 실리콘 질화막을 퇴적하고, 실리콘 질화막으로 이루어지는 스트레서막(46)을 형성한다. 스트레서막(46)은 게이트 전극(44)의 측벽 부분으로부터 윗면 위에 연장하여 게이트 전극(44)을 덮도록 형성되어 있기 때문에, MISFET(50)의 채널 영역에 소정의 응력을 인가할 수 있다.Subsequently, a silicon nitride film having a film thickness of 100 nm is deposited on the entire surface, thereby forming a stressor film 46 made of a silicon nitride film. Since the stressor film 46 is formed to extend from the sidewall portion of the gate electrode 44 to the top surface to cover the gate electrode 44, a predetermined stress can be applied to the channel region of the MISFET 50.

이렇게, 본 실시예에 의하면, 절연막을 퇴적할 때의 퇴적 막두께의 패턴 의존성을 이용하여, 게이트 길이가 짧은 MISFET의 게이트 전극 위에서는 막두께가 얇아지고, 게이트 길이가 긴 MISFET의 게이트 전극 위에서는 막두께가 두꺼워지도록 MISFET을 덮는 절연막을 형성하므로, CMP 프로세스를 사용하지 않고 게이트 길이가 짧은 MISFET의 게이트 전극을 선택적으로 노출할 수 있다. Thus, according to this embodiment, the film thickness becomes thinner on the gate electrode of the short gate length MISFET by using the pattern dependency of the deposited film thickness when the insulating film is deposited, and on the gate electrode of the MISFET having a long gate length. Since the insulating film is formed to cover the MISFET so that the film thickness is thick, the gate electrode of the short gate length MISFET can be selectively exposed without using the CMP process.

따라서, 제조 공정을 복잡하게 하지 않고, 고속 동작이 요구되는 게이트 길이가 짧은 MISFET에 대해서는 게이트 전극을 금속 실리사이드에 의해 구성할 수 있고, 금속 실리사이드화할 필요가 없는 게이트 길이가 긴 MISFET에 대해서는 폴리사이드 게이트로 구성할 수 있다. Therefore, the gate electrode can be formed by metal silicide for a short gate length MISFET that requires high-speed operation without complicating the manufacturing process, and a polyside gate for a long gate length MISFET that does not require metal silicide. It can be configured as.

[변형 실시예]Modified Example

본 발명은 상기 실시예에 한정되지 않으며, 여러 가지 변형이 가능하다.The present invention is not limited to the above embodiment, and various modifications are possible.

예를 들면, 상기 제 1 및 제 2 실시예에서는 샐리사이드(salicide) 프로세스를 사용하여 게이트 전극(20, 20a) 위 및 소스/드레인 영역(38, 38a) 위에 금속 실리사이드막(40, 40a)을 형성하였지만, 이들 금속 실리사이드막(40, 40a)은 형성하지 않아도 좋다.For example, in the first and second embodiments, the metal silicide films 40 and 40a are formed on the gate electrodes 20 and 20a and the source / drain regions 38 and 38a using a salicide process. Although formed, these metal silicide films 40 and 40a do not need to be formed.

또한, 상기 실시예에서는 사이드월 절연막(22, 30, 34)을 3단계로 나누어서 형성하고, 소스/드레인 영역을 불순물층(24, 32, 36)에 의해 구성했지만, 사이드월 절연막 및 소스/드레인 영역의 구조는 이것에 한정되는 것은 아니다.In the above embodiment, the sidewall insulating films 22, 30, and 34 are formed in three steps, and the source / drain regions are formed by the impurity layers 24, 32, and 36. However, the sidewall insulating films and the source / drain The structure of the area is not limited to this.

소스/드레인 영역은 하나의 불순물층에 의해 형성해도 좋고, LDD구조나 익스텐션 구조로 하여도 좋다. 또한, 채널 영역과 소스/드레인 영역 사이에 포켓 영역 을 설치하도록 하여도 좋다. 사이드월 절연막의 구조는 소스/드레인 영역의 구조 기타 요구에 따라 적당하게 설정하는 것이 바람직하다.The source / drain regions may be formed by one impurity layer or may be an LDD structure or an extension structure. In addition, a pocket region may be provided between the channel region and the source / drain region. The structure of the sidewall insulating film is preferably set appropriately in accordance with the structure of the source / drain regions and other requirements.

이상 상술한 바와 같이, 본 발명의 특징을 정리하면 이하와 같다.As described above, the features of the present invention are summarized as follows.

(부기 1) 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 금속 실리사이드로 이루어지는 게이트 전극을 갖는 N형 MISFET과,(Supplementary Note 1) N-type MISFET having a source / drain region formed by sandwiching a channel region in the semiconductor substrate, and a gate electrode formed of a metal silicide formed on the channel region through a gate insulating film;

상기 게이트 전극을 내포하도록 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 형성되고, 1GPa∼3GPa의 인장 응력을 가지며, 상기 채널 영역에 인장 응력을 인가하는 제 1 절연막을 갖는 것을 특징으로 하는 반도체 장치.And a first insulating film formed from the sidewall portion to the upper surface portion of the gate electrode so as to contain the gate electrode, having a tensile stress of 1 GPa to 3 GPa, and applying a tensile stress to the channel region.

(부기 2) 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 금속 실리사이드로 이루어지는 게이트 전극을 갖는 P형 MISFET과,(Supplementary Note 2) P-type MISFET having a source / drain region formed by sandwiching a channel region in the semiconductor substrate, and a gate electrode formed of a metal silicide formed through a gate insulating film on the channel region;

상기 게이트 전극을 내포하도록 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 형성되고, 1GPa∼2GPa의 압축 응력을 가지며, 상기 채널 영역에 압축 응력을 인가하는 제 1 절연막을 갖는 것을 특징으로 하는 반도체 장치.And a first insulating film formed from the sidewall portion to the upper surface portion of the gate electrode so as to contain the gate electrode, having a compressive stress of 1 GPa to 2 GPa, and applying a compressive stress to the channel region.

(부기 3) 부기 1 또는 2 기재의 반도체 장치에 있어서,(Supplementary Note 3) In the semiconductor device according to Supplementary Note 1 or 2,

상기 소스/드레인 영역은 상기 반도체 기판의 표면에 형성된 금속 실리사이드막을 갖는 것을 특징으로 하는 반도체 장치.And the source / drain region has a metal silicide film formed on the surface of the semiconductor substrate.

(부기 4) 부기 1 내지 3 중 어느 하나에 기재된 반도체 장치에 있어서,(Supplementary Note 4) The semiconductor device according to any one of Supplementary Notes 1 to 3,

상기 제 1 절연막은 질화 규소를 주성분으로 하는 것을 특징으로 하는 반도 체 장치.And the first insulating film has silicon nitride as a main component.

(부기 5) 부기 1 내지 4 중 어느 하나에 기재된 반도체 장치에 있어서,(Supplementary Note 5) The semiconductor device according to any one of Supplementary Notes 1 to 4,

상기 반도체 기판과 상기 제 1 절연막 사이에 형성되고, 상기 소스/드레인 영역을 덮는 제 2 절연막을 더 갖는 것을 특징으로 하는 반도체 장치.And a second insulating film formed between said semiconductor substrate and said first insulating film and covering said source / drain region.

(부기 6) 부기 5 기재의 반도체 장치에 있어서,(Supplementary Note 6) The semiconductor device according to Supplementary Note 5,

상기 게이트 전극보다도 게이트 길이가 긴 다른 게이트 전극을 갖는 다른 MISFET을 더 갖고,Further having another MISFET having another gate electrode having a longer gate length than the gate electrode,

상기 제 2 절연막은 상기 다른 게이트 전극 위에 연장하여 형성되어 있으며,The second insulating film extends over the other gate electrode,

상기 다른 게이트 전극은 폴리실리콘 게이트 구조 또는 폴리사이드 게이트 구조를 갖는 것을 특징으로 하는 반도체 장치.And the other gate electrode has a polysilicon gate structure or a polyside gate structure.

(부기 7) 부기 5 또는 6 기재의 반도체 장치에 있어서, (Supplementary Note 7) The semiconductor device according to Supplementary Note 5 or 6,

상기 제 2 절연막은 산화 규소를 주성분으로 하는 것을 특징으로 하는 반도체 장치.And the second insulating film has silicon oxide as a main component.

(부기 8) 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 폴리실리콘으로 이루어지는 게이트 전극을 갖는 N형 MISFET을 형성하는 공정과,(Supplementary Note 8) forming an N-type MISFET having a source / drain region formed by sandwiching a channel region in the semiconductor substrate, and a gate electrode made of polysilicon formed through a gate insulating film on the channel region;

상기 N형 MISFET이 형성된 상기 반도체 기판 위에, 상기 게이트 전극 위의 막두께가 얇고, 상기 소스/드레인 영역 위의 막두께가 두꺼워지도록, 제 1 절연막을 형성하는 공정과,Forming a first insulating film on the semiconductor substrate on which the N-type MISFET is formed so that the film thickness on the gate electrode is thin and the film thickness on the source / drain region is thick;

상기 소스/드레인 영역 위의 상기 제 1 절연막이 잔존하고, 상기 게이트 전 극이 노출하도록 상기 제 1 절연막을 에칭하는 공정과,Etching the first insulating film so that the first insulating film on the source / drain region remains and the gate electrode is exposed;

상기 게이트 전극을 구성하는 폴리실리콘을 금속 실리사이드로 치환하는 공정과,Replacing the polysilicon constituting the gate electrode with a metal silicide;

상기 금속 실리사이드로 치환된 상기 게이트 전극을 내포하도록 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 1GPa∼3GPa의 인장 응력을 갖는 제 2 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법. And forming a second insulating film having a tensile stress of 1 GPa to 3 GPa from the sidewall portion of the gate electrode to the upper surface portion so as to contain the gate electrode substituted with the metal silicide.

(부기 9) 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 폴리실리콘으로 이루어지는 게이트 전극을 갖는 P형 MISFET을 형성하는 공정과,(Appendix 9) forming a P-type MISFET having a source / drain region formed by sandwiching a channel region in the semiconductor substrate, and a gate electrode made of polysilicon formed through a gate insulating film on the channel region;

상기 P형 MISFET이 형성된 상기 반도체 기판 위에, 상기 게이트 전극 위의 막두께가 얇고, 상기 소스/드레인 영역 위의 막두께가 두꺼워지도록 제 1 절연막을 형성하는 공정과,Forming a first insulating film on the semiconductor substrate on which the P-type MISFET is formed so that the film thickness on the gate electrode is thin and the film thickness on the source / drain region is thick;

상기 소스/드레인 영역 위의 상기 제 1 절연막이 잔존하고, 상기 게이트 전극이 노출하도록 상기 제 1 절연막을 에칭하는 공정과,Etching the first insulating film so that the first insulating film on the source / drain region remains and the gate electrode is exposed;

상기 게이트 전극을 구성하는 폴리실리콘을 금속 실리사이드로 치환하는 공정과,Replacing the polysilicon constituting the gate electrode with a metal silicide;

상기 금속 실리사이드로 치환된 상기 게이트 전극을 내포하도록 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 1GPa∼2GPa의 압축 응력을 갖는 제 2 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법. And forming a second insulating film having a compressive stress of 1 GPa to 2 GPa from the sidewall portion of the gate electrode to the upper surface portion so as to contain the gate electrode substituted with the metal silicide.

(부기 10) 부기 8 또는 9 기재의 반도체 장치의 제조 방법에 있어서,(Supplementary Note 10) In the method for manufacturing a semiconductor device according to Supplementary Note 8 or 9,

상기 MISFET을 형성하는 공정은 상기 반도체 기판 위에 상기 게이트 절연막 및 폴리실리콘막을 형성하는 공정과, 상기 폴리실리콘막의 표면을 연마에 의해 평탄화하는 공정과, 상기 폴리실리콘막을 패터닝하여 상기 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.The process of forming the MISFET includes forming the gate insulating film and the polysilicon film on the semiconductor substrate, planarizing the surface of the polysilicon film by polishing, and patterning the polysilicon film to form the gate electrode. It has a manufacturing method of the semiconductor device characterized by the above-mentioned.

(부기 11) 부기 8 내지 10 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,(Supplementary Note 11) In the method for manufacturing a semiconductor device according to any one of Supplementary Notes 8 to 10,

상기 MISFET을 형성하는 공정 뒤, 상기 제 1 절연막을 형성하는 공정 전에, 상기 소스/드레인 영역 위에 금속 실리사이드막을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.And forming a metal silicide film on the source / drain region after the step of forming the MISFET and before the step of forming the first insulating film.

(부기 12) 부기 11 기재의 반도체 장치의 제조 방법에 있어서,(Supplementary Note 12) In the method of manufacturing a semiconductor device according to Supplementary Note 11,

상기 금속 실리사이드막을 형성하는 공정에서는, 상기 게이트 전극 위에도 상기 금속 실리사이드막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.In the step of forming the metal silicide film, the metal silicide film is also formed on the gate electrode.

(부기 13) 부기 8 내지 12 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,(Supplementary Note 13) The method for manufacturing a semiconductor device according to any one of Supplementary Notes 8 to 12,

상기 MISFET을 형성하는 공정에서는, 상기 반도체 기판 위에, 상기 게이트 전극보다도 게이트 길이가 긴 다른 게이트 전극을 갖는 다른 MISFET을 더 형성하고,In the step of forming the MISFET, another MISFET having another gate electrode having a longer gate length than the gate electrode is further formed on the semiconductor substrate,

상기 제 1 절연막을 형성하는 공정에서는, 상기 게이트 전극 위의 막두께가 얇고, 상기 소스/드레인 영역 위 및 상기 다른 게이트 전극 위의 막두께가 두꺼워지도록 상기 제 1 절연막을 형성하고,In the step of forming the first insulating film, the first insulating film is formed so that the film thickness on the gate electrode is thin, and the film thickness on the source / drain region and the other gate electrode is thick,

상기 제 1 절연막을 에칭하는 공정에서는, 상기 소스/드레인 영역 위 및 상기 다른 게이트 전극 위의 상기 제 1 절연막이 잔존하고, 상기 게이트 전극이 노출하도록 상기 제 1 절연막을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.In the step of etching the first insulating film, the first insulating film on the source / drain region and the other gate electrode remains, and the first insulating film is etched to expose the gate electrode. Method of preparation.

(부기 14) 부기 8 내지 13 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,(Supplementary Note 14) The method for manufacturing a semiconductor device according to any one of Supplementary Notes 8 to 13,

상기 제 1 절연막을 형성하는 공정에서는, 고밀도 플라즈마 CVD법 또는 스핀 코트법에 의해 산화 규소를 주성분으로 하는 상기 제 1 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.In the step of forming the first insulating film, the first insulating film mainly containing silicon oxide is formed by a high density plasma CVD method or a spin coat method.

(부기 15) 부기 8 내지 14 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,(Supplementary Note 15) The method for manufacturing a semiconductor device according to any one of Supplementary Notes 8 to 14,

상기 제 1 절연막을 에칭하는 공정에서는, 마스크를 사용하지 않고 상기 제 1 절연막을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법. In the step of etching the first insulating film, the first insulating film is etched without using a mask.

본 발명에 의하면, 절연막을 퇴적할 때의 퇴적막 두께의 패턴 의존성을 이용하여, 게이트 전극 위에서는 막두께가 얇아지고 평탄부에서는 막두께가 두꺼워지도록 MISFET을 덮는 절연막을 형성하므로, CMP 프로세스를 사용하지 않고 게이트 전극 위를 선택적으로 노출할 수 있다. 이에 따라, MISFET의 게이트 전극을 용이하게 금속 실리사이드로 치환할 수 있다. 또한, 게이트 전극을 금속 실리사이드로 치환한 후에 형성하는 스트레서막은 게이트 전극의 측벽 부분으로부터 윗면에 걸쳐 형성되기 때문에, 스트레서막에 의해 채널 영역에 원하는 응력을 인가할 수 있다. 따라서, 폴리사이드 구조의 게이트 전극과 비교하여 게이트 저항을 저감할 수 있고, 게이트 전극의 공핍화(空乏化)도 방지할 수 있다. 또한, 스트레서막에 의해 채널 영역에 소정의 응력을 인가할 수 있고, 채널을 흐르는 캐리어의 이동도를 향상시킬 수 있다. 이에 따라, MISFET을 고속 동작시킬 수 있다.According to the present invention, the CMP process is used because an insulating film covering the MISFET is formed on the gate electrode by using the pattern dependency of the deposited film thickness when the insulating film is deposited, so that the film thickness becomes thin on the gate electrode and thick in the flat portion. Instead, the gate electrode may be selectively exposed. Accordingly, the gate electrode of the MISFET can be easily replaced with a metal silicide. In addition, since the stressor film formed after replacing the gate electrode with the metal silicide is formed from the sidewall portion of the gate electrode over the top surface, the stress film can apply a desired stress to the channel region. Therefore, compared with the gate electrode of a polyside structure, gate resistance can be reduced and depletion of a gate electrode can also be prevented. In addition, a predetermined stress can be applied to the channel region by the stressor film, and the mobility of carriers flowing through the channel can be improved. As a result, the MISFET can be operated at high speed.

또한, 게이트 전극이 되는 폴리실리콘막을 퇴적 후 그 표면을 평탄화하므로, 게이트 전극을 금속 실리사이드로 치환할 때의 실리사이드화 반응 과정에서, 게이트 절연막이 받는 데미지를 저감할 수 있다.In addition, since the surface of the polysilicon film serving as the gate electrode is deposited and the surface thereof is planarized, damage to the gate insulating film can be reduced during the silicidation reaction when the gate electrode is replaced with a metal silicide.

Claims (10)

반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 금속 실리사이드로 이루어지는 게이트 전극을 갖는 N형 MISFET과,An N-type MISFET having a source / drain region formed by sandwiching a channel region in the semiconductor substrate, and a gate electrode formed of a metal silicide formed through a gate insulating film on the channel region; 상기 게이트 전극을 내포하도록 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 형성되고, 1GPa∼3GPa의 인장 응력을 가지며, 상기 채널 영역에 인장 응력을 인가하는 제 1 절연막을 갖는 것을 특징으로 하는 반도체 장치.And a first insulating film formed from the sidewall portion to the upper surface portion of the gate electrode so as to contain the gate electrode, having a tensile stress of 1 GPa to 3 GPa, and applying a tensile stress to the channel region. 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 금속 실리사이드로 이루어지는 게이트 전극을 갖는 P형 MISFET과,A P-type MISFET having a source / drain region formed by sandwiching a channel region in the semiconductor substrate, and a gate electrode formed of a metal silicide formed on the channel region through a gate insulating film; 상기 게이트 전극을 내포하도록 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 형성되고, 1GPa∼2GPa의 압축 응력을 가지며, 상기 채널 영역에 압축 응력을 인가하는 제 1 절연막을 갖는 것을 특징으로 하는 반도체 장치.And a first insulating film formed from the sidewall portion to the upper surface portion of the gate electrode so as to contain the gate electrode, having a compressive stress of 1 GPa to 2 GPa, and applying a compressive stress to the channel region. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 반도체 기판과 상기 제 1 절연막 사이에 형성되고, 상기 소스/드레인 영역을 덮는 제 2 절연막을 더 갖는 것을 특징으로 하는 반도체 장치.And a second insulating film formed between said semiconductor substrate and said first insulating film and covering said source / drain region. 제 3 항에 있어서,The method of claim 3, wherein 상기 게이트 전극보다도 게이트 길이가 긴 다른 게이트 전극을 갖는 다른 MISFET을 더 갖고,Further having another MISFET having another gate electrode having a longer gate length than the gate electrode, 상기 제 2 절연막은 상기 다른 게이트 전극 위에 연장하여 형성되어 있으며,The second insulating film extends over the other gate electrode, 상기 다른 게이트 전극은 폴리실리콘 게이트 구조 또는 폴리사이드 게이트 구조를 갖는 것을 특징으로 하는 반도체 장치.And the other gate electrode has a polysilicon gate structure or a polyside gate structure. 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 폴리실리콘으로 이루어지는 게이트 전극을 갖는 N형 MISFET을 형성하는 공정과,Forming an N-type MISFET having a source / drain region formed by sandwiching a channel region in the semiconductor substrate and a gate electrode formed of polysilicon formed through a gate insulating film on the channel region; 상기 N형 MISFET이 형성된 상기 반도체 기판 위에, 상기 게이트 전극 위의 막두께가 얇고, 상기 소스/드레인 영역 위의 막두께가 두꺼워지도록 제 1 절연막을 형성하는 공정과,Forming a first insulating film on the semiconductor substrate on which the N-type MISFET is formed so that the film thickness on the gate electrode is thin and the film thickness on the source / drain region is thick; 상기 소스/드레인 영역 위의 상기 제 1 절연막이 잔존하고, 상기 게이트 전극이 노출하도록 상기 제 1 절연막을 에칭하는 공정과,Etching the first insulating film so that the first insulating film on the source / drain region remains and the gate electrode is exposed; 상기 게이트 전극을 구성하는 폴리실리콘을 금속 실리사이드로 치환하는 공정과,Replacing the polysilicon constituting the gate electrode with a metal silicide; 상기 금속 실리사이드로 치환된 상기 게이트 전극을 내포하도록, 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 1GPa∼3GPa의 인장 응력을 갖는 제 2 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.And forming a second insulating film having a tensile stress of 1 GPa to 3 GPa from the sidewall portion of the gate electrode to the upper surface portion so as to contain the gate electrode substituted with the metal silicide. . 반도체 기판 내에 채널 영역을 끼워 형성된 소스/드레인 영역과, 상기 채널 영역 위에 게이트 절연막을 통하여 형성된 폴리실리콘으로 이루어지는 게이트 전극을 갖는 P형 MISFET을 형성하는 공정과,Forming a P-type MISFET having a source / drain region formed by sandwiching a channel region in the semiconductor substrate, and a gate electrode formed of polysilicon formed through a gate insulating film on the channel region; 상기 P형 MISFET이 형성된 상기 반도체 기판 위에, 상기 게이트 전극 위의 막두께가 얇고, 상기 소스/드레인 영역 위의 막두께가 두꺼워지도록 제 1 절연막을 형성하는 공정과,Forming a first insulating film on the semiconductor substrate on which the P-type MISFET is formed so that the film thickness on the gate electrode is thin and the film thickness on the source / drain region is thick; 상기 소스/드레인 영역 위의 상기 제 1 절연막이 잔존하고, 상기 게이트 전극이 노출하도록 상기 제 1 절연막을 에칭하는 공정과,Etching the first insulating film so that the first insulating film on the source / drain region remains and the gate electrode is exposed; 상기 게이트 전극을 구성하는 폴리실리콘을 금속 실리사이드로 치환하는 공정과,Replacing the polysilicon constituting the gate electrode with a metal silicide; 상기 금속 실리사이드로 치환된 상기 게이트 전극을 내포하도록, 상기 게이트 전극의 측벽부로부터 윗면부에 걸쳐 1GPa∼2GPa의 압축 응력을 갖는 제 2 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법. And forming a second insulating film having a compressive stress of 1 GPa to 2 GPa from a sidewall portion of the gate electrode to an upper surface portion so as to contain the gate electrode substituted with the metal silicide. . 제 5 항 또는 제 6 항에 있어서,The method according to claim 5 or 6, 상기 MISFET을 형성하는 공정은, 상기 반도체 기판 위에 상기 게이트 절연막 및 폴리실리콘막을 형성하는 공정과, 상기 폴리실리콘막의 표면을 연마에 의해 평탄화하는 공정과, 상기 폴리실리콘막을 패터닝하여 상기 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.The step of forming the MISFET includes forming the gate insulating film and the polysilicon film on the semiconductor substrate, planarizing the surface of the polysilicon film by polishing, and patterning the polysilicon film to form the gate electrode. It has a process, The manufacturing method of the semiconductor device characterized by the above-mentioned. 제 5 항 또는 제 6 항에 있어서,The method according to claim 5 or 6, 상기 MISFET을 형성하는 공정에서는, 상기 반도체 기판 위에 상기 게이트 전극보다도 게이트 길이가 긴 다른 게이트 전극을 갖는 다른 MISFET을 더 형성하고,In the step of forming the MISFET, another MISFET having another gate electrode having a longer gate length than the gate electrode is further formed on the semiconductor substrate, 상기 제 1 절연막을 형성하는 공정에서는, 상기 게이트 전극 위의 막두께가 얇고, 상기 소스/드레인 영역 위 및 상기 다른 게이트 전극 위의 막두께가 두꺼워지도록 상기 제 1 절연막을 형성하고,In the step of forming the first insulating film, the first insulating film is formed so that the film thickness on the gate electrode is thin, and the film thickness on the source / drain region and the other gate electrode is thick, 상기 제 1 절연막을 에칭하는 공정에서는, 상기 소스/드레인 영역 위 및 상기 다른 게이트 전극 위의 상기 제 1 절연막이 잔존하고, 상기 게이트 전극이 노출하도록 상기 제 1 절연막을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.In the step of etching the first insulating film, the first insulating film on the source / drain region and the other gate electrode remains, and the first insulating film is etched to expose the gate electrode. Method of preparation. 제 5 항 또는 제 6 항에 있어서,The method according to claim 5 or 6, 상기 제 1 절연막을 형성하는 공정에서는, 고밀도 플라즈마 CVD법 또는 스핀 코트법에 의해, 산화 규소를 주성분으로 하는 상기 제 1 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.In the step of forming the first insulating film, the first insulating film mainly containing silicon oxide is formed by a high density plasma CVD method or a spin coat method. 제 5 항 또는 제 6 항에 있어서,The method according to claim 5 or 6, 상기 제 1 절연막을 에칭하는 공정에서는, 마스크를 사용하지 않고 상기 제 1 절연막을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법. In the step of etching the first insulating film, the first insulating film is etched without using a mask.
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