KR100638749B1 - Method for fabricating semiconductor device - Google Patents

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KR100638749B1 KR1020050049276A KR20050049276A KR100638749B1 KR 100638749 B1 KR100638749 B1 KR 100638749B1 KR 1020050049276 A KR1020050049276 A KR 1020050049276A KR 20050049276 A KR20050049276 A KR 20050049276A KR 100638749 B1 KR100638749 B1 KR 100638749B1
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Abstract

A method for fabricating a semiconductor device is provided to decrease deposition and patterning processes by remarkably simplifying a process for forming tensile stress and compressive stress suitable for each channel of NMOS and PMOS transistors. PMOS and NMOS transistors are formed in a predetermined region on a substrate(30). A first stress layer(33) having tensile stress and compressive stress is formed to cover all of the PMOS and NMOS transistor regions. A second stress layer(34) having different stress than that of the first stress layer is formed by an in-situ method to cover all of the PMOS and NMOS transistor regions. A part of the second stress layer formed on one of the MOS transistor regions is selectively removed. When the first stress layer has tensile stress, the second stress layer has compressive stress. When the first stress layer has compressive stress, the second stress layer has tensile stress.

Description

반도체 장치의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도1a 내지 도1c는 종래기술에 의한 반도체 장치의 제조방법을 나타내는 제조공정단면도.1A to 1C are cross-sectional views of a manufacturing process showing a method of manufacturing a semiconductor device according to the prior art.

도2a 내지 도2d는 종래기술에 의한 반도체 장치의 피모스트랜지스터와 앤모스트랜지스터의 제조방법을 나타내는 공정단면도.2A to 2D are cross-sectional views illustrating a method of manufacturing a PMOS transistor and an NMOS transistor of a semiconductor device according to the prior art;

도3a 내지 도3c는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도.3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

도4는 각 조건에 따라 받게 되는 스트레스의 정도를 나타내는 그래프.4 is a graph showing the degree of stress received under each condition.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

30 : 기판 31 : 소스드레인 영역30 substrate 31 source drain region

32 : 게이트 패턴 33 : 제1 스트레스막32: gate pattern 33: first stress film

34 : 제2 스트레스막34: second stress film

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치의 모스트랜지스터의 특성을 향상시킬 수 있는 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of improving the characteristics of a morph transistor.

반도체 장치가 고집적화되면서 반도체 장치를 이루는 기본 소자인 모스트랜지스터의 크기도 점점 더 작아지고 있다. 모스트랜지스터의 크기는 점점 더 작아지면서 턴오프시의 누설전류는 더 증가되고, 턴온시의 동작전류는 더 작아져 특성이 더 열화되고 있다. As semiconductor devices are highly integrated, the size of the MOS transistor, which is a basic element of the semiconductor device, is also getting smaller. As the size of the MOS transistor becomes smaller and smaller, the leakage current at turn-off is further increased, and the operating current at turn-on is smaller to deteriorate characteristics.

그러나, 고집적화될 수록 모스트랜지스터는 턴온시의 동작때 보다 많은 전류를 흘려줄수 있어야 하고, 턴오프시에는 동작전류를 최대한 흐르지 못하게 하는 것이 요구되고 있다.However, as the integration becomes higher, the MOS transistor needs to be able to flow more current during operation at turn-on, and it is required to prevent the operating current from flowing as much as possible at turn-off.

도1a 내지 도1d는 종래기술에 의한 반도체 장치의 제조방법을 나타내는 제조공정단면도이다.1A to 1D are cross-sectional views of a manufacturing process showing a method of manufacturing a semiconductor device according to the prior art.

도1a에 도시된 바와 같이 종래기술에 의한 반도체 장치의 제조방법은 먼저 기판(10)상에 소자분리막(11)을 형성한다.As shown in FIG. 1A, a method of manufacturing a semiconductor device according to the related art first forms an isolation layer 11 on a substrate 10.

이어서 게이트 절연막(14), 게이트 전극(15), 게이트 측벽절연막(16)으로 구성되는 게이트 패턴과, LDD(Lightly doped drain, 13) 구조의 소스/드레인 영역(12)을 형성한다. Subsequently, a gate pattern including the gate insulating layer 14, the gate electrode 15, and the gate sidewall insulating layer 16, and the source / drain region 12 having a lightly doped drain (LDD) structure are formed.

이어서 도1b에 도시된 바와 같이, 게이트전극(15)과 소스/드레인 영역(12) 상에 각각 실리사이드막(17a, 17b)을 형성한다. 실리사이드막(17a, 17b)은 도전성 폴리실리콘영역으로 형성되는 게이트 전극(15) 및 소스/드레인 영역(12)의 높은 저항값을 낮추기 위해 형성하는 막이다.Subsequently, as shown in FIG. 1B, silicide films 17a and 17b are formed on the gate electrode 15 and the source / drain regions 12, respectively. The silicide films 17a and 17b are formed to lower the high resistance values of the gate electrode 15 and the source / drain region 12 formed of the conductive polysilicon region.

이어서 도1c에 도시된 바와 같이, 실리콘질화막등의 막으로 스트레스막(18)을 형성한다.Subsequently, as shown in Fig. 1C, a stress film 18 is formed of a film such as a silicon nitride film.

이어서 열처리 공정을 진행하여 스트레스막(18)의 물리적인 스트레스를 인장 스트레스(tensile stress)로 변환시킨다. 이미 인장스트레스가 어느정도 있다면 이 공정에서 스트레스가 증가된다.Subsequently, the heat treatment process is performed to convert the physical stress of the stress film 18 into tensile stress. If there is already some tensile stress, this process will increase the stress.

이렇게 스트레스막(18)이 인장 스트레스가 생기거나 증가되면, 그와 접촉되는 소스/드레인 영역(12)은 강한 압축 스트레스(compressive stress)가 생긴다(도 1c의 M 참조).When the stress film 18 is caused to increase or increase in tensile stress, the source / drain region 12 in contact with it generates a strong compressive stress (see M in FIG. 1C).

그 결과 소스/드레인 영역(12)의 사이에 배치되는 채널영역은 다시 인장스트레스가 가해진다(도1c의 N 참조). 그 결과 채널영역은 인장 스트레스가 가해진 영역으로 변환되어 증가된 격자상수(increased lattice constant)를 가지게 된다. 이에 따라 인장된 채널영역내에 채널이 형성될 경우 채널내의 캐리어들의 이동도가 증가되는 것이다.As a result, the channel region disposed between the source / drain regions 12 is subjected to tensile stress again (see N in FIG. 1C). As a result, the channel region is converted into an area subjected to tensile stress and has an increased lattice constant. Accordingly, when a channel is formed in the stretched channel region, the mobility of carriers in the channel is increased.

채널영역을 인장된 스트레스가 가해지는 경우는 앤모스트랜지스터(NMOSFET)의 경우이고, 피모스트랜지스터(PMOSFET)의 경우에는 반대의 압축 스트레스가 가해지게 공정을 진행한다.The tensile stress is applied to the channel region in the case of an NMOSFET, and in the case of the PMOSFET, the opposite compressive stress is applied.

앤모스트랜지스터와 피모스트랜지스터의 채널영역 모두에게 적절한 스트레스가 가해져야 전체적으로 반도체 장치의 동작특성이 향상된다.Appropriate stress must be applied to both the NMOS transistor and the PMOS transistor channel region to improve the overall operation characteristics of the semiconductor device.

도 2a 내지 도 2d는 종래기술에 의한 반도체 장치의 피모스트랜지스터와 앤모스트랜지스터의 제조방법을 나타내는 공정단면도로서, 특히 앤모스트랜지스터와 피모스트랜지스터의 채널영역 모두에게 적절한 스트레스가 가해지도록 공정을 진행하는 것을 도시하고 있다.2A to 2D are cross-sectional views illustrating a manufacturing method of a PMOS transistor and an MOS transistor of a semiconductor device according to the prior art, and in particular, a process is performed such that an appropriate stress is applied to both an ANMOS transistor and a PMOS transistor channel region. It is shown to do.

먼저, 도2a에 도시된 바와 같이, NMOS영역과 PMOS 영역이 정의된 기판(20) 의 각 영역 상에 게이트 절연막, 게이트 전극, 게이트 측벽절연막으로 구성되는 게이트 패턴(21)을 형성한다. 이어서, 기판(20) 내에 LDD(Lightly doped drain) 구조의 소스/드레인 영역(22)을 형성한다. 따라서, NMOS 영역에는 엔모스트랜지스터가 형성되고, PMOS 영역에는 피모스트랜지스터가 형성된다.First, as shown in FIG. 2A, a gate pattern 21 including a gate insulating film, a gate electrode, and a gate sidewall insulating film is formed on each region of the substrate 20 in which an NMOS region and a PMOS region are defined. Subsequently, a source / drain region 22 having a lightly doped drain (LDD) structure is formed in the substrate 20. Thus, an NMOS transistor is formed in the NMOS region, and a PMOS transistor is formed in the PMOS region.

이어서, 도2b에 도시된 바와 같이, 기판(20) 전체 상부에 앤모스트랜지스터의 채널을 위한 인장 스트레스를 가지는 스트레스막(23)을 형성하고, 앤모스트랜지스터 영역을 마스킹할 수 있는 감광막 패턴(24)을 형성한다.Subsequently, as shown in FIG. 2B, a stress film 23 having a tensile stress for the channel of the anMOS transistor is formed on the entire substrate 20, and the photoresist pattern 24 capable of masking the ANMOS transistor region is formed. ).

이어서 도2c에 도시된 바와 같이, 감광막 패턴(24)을 식각마스크로 하여 피모스트랜지스터가 형성된 영역의 스트레스막(23)을 제거한다.Subsequently, as shown in FIG. 2C, the photoresist pattern 24 is used as an etching mask to remove the stress layer 23 in the region where the PMOS transistor is formed.

이어서 도2d에 도시된 바와 같이, 기판(20) 전체 상부에 피모스트랜지스터의 채널영역을 위한 압축 스트레스를 가지는 스트레스막(25)을 형성한다.Next, as shown in FIG. 2D, a stress film 25 having compressive stress for the channel region of the PMOS transistor is formed on the entire substrate 20.

이상과 같은 공정을 진행함으로서 반도체 장치의 앤모스트랜지스터와 피모스트랜지스터의 채널에 적절한 스트레스(인장 스트레스와 압축 스트레스)를 줄 수 있게 된다.By performing the above process, it is possible to apply appropriate stress (tensile stress and compressive stress) to the channels of the an-mo transistor and the P-mo transistor of the semiconductor device.

그러나, 피모스트랜지스터와 앤모스트랜지스터의 채널에 맞는 스트레스막을 형성하다보니 2개의 막을 형성하고, 패터닝하기 때문에 공정이 매우 복잡해지는 문제점이 발생한다.However, since a stress film suitable for the channel of the PMOS transistor and the ANMOS transistor is formed, two films are formed and patterned, which causes a problem in that the process becomes very complicated.

본 발명은 반도체 장치를 이루는 피모스트랜지스터와 앤모스트랜지스터의 채널에 각각 적합한 압축스트레스와 인장스트레스가 가해지도록 하는 공정을 단순화시킨 반도체 장치의 제조방법을 제공함을 목적으로 한다.An object of the present invention is to provide a method for manufacturing a semiconductor device, which simplifies the process of applying compression stress and tensile stress to the channels of the PMOS transistor and the ANMOS transistor constituting the semiconductor device, respectively.

본 발명은 기판상의 정해진 영역에 피모스트랜지스터와 앤모스트랜지스터를 형성하는 단계; 상기 피모스트랜지스터와 상기 앤모스트랜지스터 영역을 모두 덮을 수 있도록 인장 스트레스 또는 압축 스트레스를 가지는 제1 스트레스막을 형성하는 단계; 상기 제1 스트레스막과 다른 스트레스를 가지는 제2 스트레스막을 인시츄로 상기 피모스트랜지스터와 상기 앤모스트랜지스터 영역을 모두 덮을 수 있도록 형성하는 단계; 및 상기 제2 스트레스막 중에서 상기 어느 하나의 모스트랜지스터 영역 상부에 형성된 부분을 선택적으로 제거하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.The present invention comprises the steps of forming a PMOS transistor and an MOS transistor in a predetermined region on the substrate; Forming a first stress film having a tensile stress or a compressive stress to cover both the PMOS transistor and the NMOS transistor region; Forming a second stress film having a different stress from the first stress film so as to cover both the PMOS transistor and the NMOS transistor region in situ; And selectively removing a portion of the second stress film formed on the one of the MOS transistor regions.

종래의 문제점은 앤모스트랜지스터와 피모스트랜지스터의 채널의 스트레스를 위해 두번에 걸쳐서 막을 증착하고 패터닝해야 했으나, 본 발명에 의해 인시츄로 듀얼 스트레스를 가지는 스트레스막을 증착함으로서 스트레스막을 형성하는 공정조건을 매우 단순화시킬 수 있게 되었다.The conventional problem has been to deposit and pattern the film twice in order to stress the channels of the anMOS transistor and the PMOS transistor, but the process conditions for forming the stress film by depositing a stress film having dual stress in situ according to the present invention are very high. It can be simplified.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도3a 내지 도3c는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도이다.3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

먼저 도3a에 도시된 바와 같이, NMOS 영역과 PMOS 영역이 정의된 기판(30)에 소자분리막을 형성하고, 기판(30)의 각 영역 상에 피모스트랜지스터(pMOS)와 앤모스트랜지스터(nMOS)의 게이트 패턴(32)을 형성한다. 이어서, 소스드레인 영역(31)을 형성한다. 이때, 도시하지 않았지만, 게이트패턴(32)은 게이트절연막, 게이트전극 및 게이트측벽절연막으로 구성된다.First, as shown in FIG. 3A, an isolation layer is formed on a substrate 30 in which an NMOS region and a PMOS region are defined, and a pMOS transistor and an nMOS transistor are formed on each region of the substrate 30. A gate pattern 32 is formed. Subsequently, the source drain region 31 is formed. At this time, although not shown, the gate pattern 32 includes a gate insulating film, a gate electrode, and a gate side wall insulating film.

이어서 기판(30) 전면에 인장 또는 압축 스트레스를 가지는 제1 스트레스막(33)을 증착한다. 이어서, 제1 스트레스막(33)과는 반대의 스트레스를 가지는 제2 스트레스(34)막을 증착한다.Subsequently, a first stress film 33 having tensile or compressive stress is deposited on the entire surface of the substrate 30. Subsequently, a second stress 34 film having a stress opposite to that of the first stress film 33 is deposited.

이 공정을 자세히 살펴보면, 제1 스트레스막(33)과 제2 스트레스막(34)은 모두 플라즈마화학기상증착법(Palsma Enhanced Chemical Vapor Deposition; PECVD)에 의한 질화막, 즉 PE-질화막(이하 'PENIT”라 칭함)으로 형성하며, 각각 인장 또는 압축 스트레스를 가지는지에 따라 서로 다른 공정으로 증착한다.Looking at this process in detail, both the first stress film 33 and the second stress film 34 are nitride films, namely PE-nitride films (PENIT), which are formed by plasma enhanced chemical vapor deposition (PECVD). It is formed by a different process depending on whether each has a tensile or compressive stress.

예를 들어 제1 스트레스막(33)이 앤모스트랜지스터의 채널을 위해 인장 스트레스를 가지도록 하는 경우, PENIT막을 100 ~ 1000Å범위로 SiH4가 50 ~ 150sccm, RF 파워를 1 ~400W, 공정압력을 5 ~ 10Torr, NH3를 60 ~ 200 sccm인 상태에서 증착시킨다.For example, when the first stress film 33 has a tensile stress for the channel of the an-MOS transistor, SiH 4 is 50-150 sccm, the RF power is 1-400 W, and the process pressure is in the range of 100-1000 Hz. 5 to 10 Torr, NH 3 is deposited at 60 to 200 sccm.

이어서 인시츄(insitu)로 제2 스트레스막(34)이 피모스트랜지스터의 채널을 위해 압축 스트레스를 가지도록 하는 경우, PENIT막을 100 ~ 1000Å범위로 SiH4가 10 ~ 100sccm, RF 파워를 400 ~ 1000W, 공정압력을 1 ~ 5Torr, NH3를 10 ~ 100 sccm인 상태에서 증착시킨다.Subsequently, when the second stress film 34 has compressive stress for the channel of the PMOS transistor in situ, the PENIT film is in the range of 100 to 1000 Hz, the SiH 4 is 10 to 100 sccm, and the RF power is 400 to 1000 W. Process pressure is 1 to 5 Torr, NH 3 is deposited at a state of 10 to 100 sccm.

이어서 도3b에 도시된 바와 같이, 감광막 패턴(35)을 피모스트랜지스터의 영역을 마스킹 할 수 있도록 형성한다.Subsequently, as illustrated in FIG. 3B, a photosensitive film pattern 35 is formed to mask the region of the MOS transistor.

이어서 도3c에 도시된 바와 같이, 감광막 패턴(35)을 식각마스크로 하여 앤모스트랜지스터가 형성된 영역의 제2 스트레스막(34)을 제거한다. 이 때 제거하는 공정은 플라즈마 식각 또는 습식각 공정을 이용한다. 이후, 감광막패턴(35)을 제거한다.Subsequently, as shown in FIG. 3C, the second stress film 34 in the region where the an-MOS transistor is formed is removed using the photoresist pattern 35 as an etching mask. At this time, the removing process uses a plasma etching or wet etching process. Thereafter, the photoresist pattern 35 is removed.

한편, PENIT막 증착할 때에 어느 스트레스가 생기도록 증착하는 것을 크게 문제가 되지 않는다. 인장응력을 가지는 스트레스막을 증착하고나서 압축응력을 가지는 스트레스막을 증착할 경우 앤모스트랜지스터의 압축응역을 가지는 스트레스막을 제거하면 되고, 만약 반대로 증착하는 경우 즉 압축응력을 가지는 스트레스막을 증착하고 후속 인시츄로 피모스트랜지스터 영역에 형성된 인장응력을 가지는 스트레스막을 선택적으로 제거하면된다.On the other hand, it is not a big problem to deposit so that a certain stress may arise when depositing a PENIT film. When the stress film having the tensile stress is deposited and then the stress film having the compressive stress is deposited, the stress film having the compressive stress of the NMOS transistor can be removed. The stress film having a tensile stress formed in the PMOS transistor region may be selectively removed.

도4는 각 조건에 따라 받게 되는 스트레스의 정도를 나타내는 그래프이다.4 is a graph showing the degree of stress received under each condition.

도4에 도시된 바와 같이, 각 공정에 변화를 주면 스트레스의 상태를 변화시킬 수 있다.As shown in Figure 4, by changing each process can change the state of the stress.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상 의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명에 의해서 앤모스트랜지스터와 피모스트랜지스터의 채널에 각각 적합한 인장 스트레스와 압축 스트레스를 갖도록 하는 공정을 크게 단순화 시킬 수 있다. 따라서 증착 및 패터닝 공정을 줄일 수 있어 제조된 모스트랜지스터의 특성도 크게 향상시킬 수 있다.The present invention can greatly simplify the process of having a tensile stress and a compressive stress suitable for the channel of the an morph transistor and the PMOS transistor, respectively. Therefore, the deposition and patterning process can be reduced, and thus the characteristics of the manufactured MOS transistor can be greatly improved.

Claims (6)

기판상의 정해진 영역에 피모스트랜지스터와 앤모스트랜지스터를 형성하는 단계;Forming a PMOS transistor and an NMOS transistor in a predetermined area on the substrate; 상기 피모스트랜지스터와 상기 앤모스트랜지스터 영역을 모두 덮을 수 있도록 인장 스트레스 또는 압축 스트레스를 가지는 제1 스트레스막을 형성하는 단계;Forming a first stress film having a tensile stress or a compressive stress to cover both the PMOS transistor and the NMOS transistor region; 상기 제1 스트레스막과 다른 스트레스를 가지는 제2 스트레스막을 인시츄로 상기 피모스트랜지스터와 상기 앤모스트랜지스터 영역을 모두 덮을 수 있도록 형성하는 단계; 및Forming a second stress film having a different stress from the first stress film so as to cover both the PMOS transistor and the NMOS transistor region in situ; And 상기 제2 스트레스막 중에서 상기 어느 하나의 모스트랜지스터 영역 상부에 형성된 부분을 선택적으로 제거하는 단계Selectively removing a portion of the second stress layer formed on an upper portion of the MOS transistor region 를 포함하는 반도체 장치의 제조방법.Method for manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제1스트레스막이 인장 스트레스를 갖는 경우 상기 제2스트레스막은 압축 스트레스를 갖고, 상기 제1스트레스막이 압축 스트레스를 갖는 경우 상기 제2스트레스막은 인장 스트레스를 갖는 반도체 장치의 제조방법.And the second stress film has a compressive stress when the first stress film has a tensile stress, and the second stress film has a tensile stress when the first stress film has a compressive stress. 제 2 항에 있어서,The method of claim 2, 상기 제2스트레스막을 선택적으로 제거하는 단계는Selectively removing the second stress layer 상기 앤모스트랜지스터 영역의 상기 제2 스트레스막을 선택적으로 제거하는 것을 특징으로 하는 반도체 장치의 제조방법.And selectively removing said second stress film in said an MOS transistor region. 제 3 항에 있어서,The method of claim 3, wherein 상기 제1 및 제2 스트레스막은 플라즈마화학기상증착법에 의한 질화막인 것을 특징으로 하는 반도체 장치의 제조방법.And the first and second stress films are nitride films formed by plasma chemical vapor deposition. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 스트레스막은, The first stress film, 100 ~ 1000Å범위로 SiH4가 50 ~ 150sccm, RF 파워를 1 ~400W, 공정압력을 5 ~ 10Torr, NH3를 60 ~ 200 sccm인 상태에서 증착시켜 인장스트레스를 갖도록 하는 반도체 장치의 제조방법.A method for manufacturing a semiconductor device having a tensile stress by depositing SiH 4 in a range of 100 to 1000 kPa, 50 to 150 sccm, RF power 1 to 400 W, process pressure 5 to 10 Torr, and NH 3 to 60 to 200 sccm. 제 5 항에 있어서,The method of claim 5, 상기 제2 스트레스막은The second stress film is 100 ~ 1000Å범위로 SiH4가 10 ~ 100sccm, RF 파워를 400 ~ 1000W, 공정압력을 1 ~ 5Torr, NH3를 10 ~ 100 sccm인 상태에서 증착시켜 압축스트레스를 갖도록 하는 반도체 장치의 제조방법.A method for manufacturing a semiconductor device having a compressive stress by depositing SiH 4 in a range of 100 to 1000 kPa, 10 to 100 sccm, RF power to 400 to 1000 W, process pressure of 1 to 5 Torr, and NH 3 to 10 to 100 sccm.
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