KR960000961B1 - Semiconductor integrated circuit device - Google Patents
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Description
제1도 및 제2도는 종래의 SRAM 메모리셀의 배치도 및 주요부의 단면도.1 and 2 are a layout view and a cross-sectional view of an essential part of a conventional SRAM memory cell.
제3도는 본 발명의 SRAM 메모리셀의 주요부 단면도.3 is a sectional view of an essential part of an SRAM memory cell of the present invention.
제4도는 제3도의 메모리셀의 평면도.4 is a plan view of the memory cell of FIG.
제5도는 제3도의 메모리셀의 등가회로도.5 is an equivalent circuit diagram of the memory cell of FIG.
제6도∼제8도는 제3도의 메모리셀의 소정의 제조공정에서의 평면도.6 to 8 are plan views of a predetermined manufacturing process of the memory cell of FIG.
제9도∼제15도는 제3도의 메모리셀의 각 제조공정의 주요부 단면도.9 to 15 are cross-sectional views of essential parts of each manufacturing process of the memory cell shown in FIG.
제16도는 본 발명의 제1의 변형예를 도시한 단면도.16 is a sectional view showing a first modification of the present invention.
제17도∼제19도는 본 발명의 제2의 변형예를 도시한 도면.17 to 19 show a second modification of the present invention.
제20도 및 제21도는 본 발명의 제2의 변형예의 제조방법을 도시한 단면도.20 and 21 are sectional views showing the manufacturing method of the second modification of the present invention.
제22도 및 제23도는 본 발명의 제3의 변형예를 도시한 평면도 및 단면도.22 and 23 are plan and cross-sectional views showing a third modification of the present invention.
제24도 및 제25도는 본 발명의 제4의 변형예를 도시한 평면도 및 단면도.24 and 25 are plan and cross-sectional views showing a fourth modification of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
25,35 : 게이트절연막 27,34 : 게이트전극25,35 gate insulating film 27,34 gate electrode
28,29,31 : 반도체영역 37A : 채널영역28,29,31: semiconductor region 37A: channel region
37B : 드레인영역 37C : 소오스영역37B: drain region 37C: source region
DL,40 : 데이타선 WL,27 : 워드선DL, 40: data line WL, 27: word line
Qt1,Qt2: 전송용 MISFET Qd1,Qd2: 구동용MISFETQt 1 , Qt 2 : Transfer MISFET Qd 1 , Qd 2 : Driving MISFET
Qp1,Qp2: 부하용 MISFETQp 1 , Qp 2 : Load MISFET
본 발명은 반도체 집적회로장치에 관한 것으로써, 특히 CMOS형의 메모리셀로 구성한 SRAM을 갖는 반도체 집적회로장치에 적응해서 유효한 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly, to a technique effective for adapting to a semiconductor integrated circuit device having an SRAM composed of CMOS memory cells.
CMOS형의 SRAM의 메모리셀은 2개의 n채널 구동용 MISFET와 2개의 p채널 부하용 MISFET로 되는 인버터회로를 각각 교차접속하여 이루어진 플립플롭회로 및 이 플립플롭회로의 2개의 기억노드에 접속되어 있는 n채널의 전송용 MISFET로 구성되어 있고, 플립플롭회로에는 전원전압 Vcc와 접지전위가 공급되어 있고, 각각의 전송용 MISFET의 드레인에는 1쌍의 데이타선이 접속되어 있고, 공통게이트는 워드선으로 되어 있다. 이와같은 SRAM의 메모리셀의 동작은 주지인 바와같이 워드선을 위로하고, 전송용 MISFET를 거쳐서 데이타선에서 “High” 또는 “Low”의 정보를 기억노드에 기억시키거나, 반대로 기억노드의 상태를 리드하는 것에 의해 스테이틱 기억장치로써 작용하고 있다. 또 이와 같은 CMOS회로를 갖는 SRAM의 메모리셀은 대기시에 MISFET의 리크전류가 메모리셀로 흐르는 것만으로 소비전력을 매우 낮게 한다는 특징을 갖고 있다.A memory cell of a CMOS-type SRAM is connected to a flip-flop circuit formed by cross-connecting inverter circuits consisting of two n-channel driving MISFETs and two p-channel load MISFETs, and two storage nodes of the flip-flop circuit. It is composed of n-channel transfer MISFETs, a power supply voltage Vcc and ground potential are supplied to a flip-flop circuit, a pair of data lines are connected to the drain of each transfer MISFET, and a common gate is a word line. It is. The operation of the memory cell of the SRAM is well known as above. The word line is comforted, and information of "High" or "Low" is stored in the memory node through the transfer MISFET, or the state of the memory node is reversed. The lead acts as a static memory device. In addition, a memory cell of an SRAM having such a CMOS circuit is characterized in that the power consumption is very low only by the leakage current of the MISFET flowing to the memory cell during standby.
그러나, CMOS형의 SRAM의 메모리셀은 합계 6개의 MISFET로 1개의 메모리셀을 구성하므로, 칩크기가 크게 된다는 문제점이 있었다. 이와같은 문제점을 해결하기 위해서 “Stacked CMOS”라고 하는 메모리셀이 “IEEE Transactions on Electron Devices, Vol. ED-32, No.2, 1985년 2월, P273-277”에 기재되어 있다. 이 “Stacked CMOS”라고 하는 메모리셀은 플립플롭회로의 p채널의 부하용 MISFET를 n채널의 구동용 MISFET상의 폴리실리콘막으로 형성된 것이다. 또 이 메모리셀에 대해서 제1도 및 제2도에 따라 설명하면, 실리콘 기판내에 형성된 n채널의 구동용 MISFET의 게이트전극(3b)의 상부 및 측면은 적어도 얇은 절연막(14)로 피복되어 있고, 또 그 상부 및 측면에는 폴리실리콘막이 마련되어 있고, 상기 폴리실리콘막중에 p채널의 부하용 MISFET의 소오스(5e), 드레인(5b), 채널부(56)가 형성되어 있다.However, since the memory cells of the CMOS SRAMs constitute one memory cell with six MISFETs in total, there is a problem that the chip size becomes large. To solve this problem, a memory cell called "Stacked CMOS" is referred to as "IEEE Transactions on Electron Devices, Vol. ED-32, No. 2, February 1985, P273-277 ”. This memory cell called "Stacked CMOS" is formed of a polysilicon film on an n-channel driving MISFET of a p-channel load MISFET of a flip-flop circuit. 1 and 2, the top and side surfaces of the gate electrode 3b of the n-channel driving MISFET formed in the silicon substrate are covered with at least a thin insulating film 14. A polysilicon film is provided on the upper and side surfaces thereof, and a source 5e, a drain 5b, and a channel portion 56 of the p-channel load MISFET are formed in the polysilicon film.
또, 상기 p채널의 부하용 MISFET의 게이트전극은 채널부(56)의 바로밑에 있는 n채널의 구동용 MISFET의 게이트전극(3b)와 공통이고, 상기 p채널의 부하용 MISFET의 채널부(56)는 n채널의 구동용 MISFET의 게이트전극(3b) 위에 형성되어 있고, 얇은 절연막(14)는 p채널 MISFET의 게이트절연막으로 되어 있다. 그리고, 플립플롭회로의 구동용 MISFET는 공통소오스를 형성하고 있는 n형 불순물영역(1e)와 드레인을 형성하고 있는 n형 불순물영역(1c), (1d) 및 게이트전극(3b), (3c)에 의해 구성되어 있다. 또, 각각의 게이트전극(3b), (3c)는 접속구멍(2b), (2a)를 통해서 서로의 드레인측의 불순물영역에 교차접속되어 있다. 또한, 각각의 구동용 MISFET의 드레인을 형성하고 있는 n형 불순물영역(1c), (1d)는 플립플롭회로에 접속된 n채널의 전송용 MISFET의 소오스와 공통으로 플립플롭회로의 기억노드를 구성하고 있고, 상기 전송용 MISFET는 상기 소오스 불순물영역과 공통게이트전극(3a) 및 드레인을 형성하고 있는 n형 불순물영역 (1a), (1b)에 의해 구성되어 있다. 또, 상기 n형 불순물영역(1a), (1b)에는 접속구멍(8a), (8b)를 거쳐서 알루미늠전극(9a), (9b)에 접속되어 있다. 또 공통게이트전극(3a)는 메모리내의 워드선을 구성하고, 알루미늄전극(9a), (9b)는 데이타선을 각각 구성하고 있다. 또 p채널의 부하용 MISFET의 드레인을 형성하고 있는 P형 불순물이 고농도로 첨가된 저저항 폴리실리콘막(5a), (5b) 및 구동용 MISFET의 게이트전극(3b), (3c)상에는 각각의 영역이 공통으로 노출되는 접속구멍(8e), (8f)가 열려져 있고, 알루미늄전극(9c), (96)에 의해 폴리실리콘막(5a)와 게이트전극(3b) 및 폴리실리콘막(5b)와 게이트전극(3c)가 각각 접속되어 있다. 또 p채널의 부하용 MISFET의 소오스는 p형의 불순물이 고농도로 첨가된 공통의 저저항 폴리실리콘막 (5e)로되어 있고, 전원전압 Vcc가 2개의 p채널의 부하용 MISFET의 소오스에 공급되어 있다. 또 상기 p채널 MISFET의 채널부(5c), (56)는 구동용 MISFET의 게이트전극(3c), (3d)상에 각각 배치되어 있다.The gate electrode of the p-channel load MISFET is common with the gate electrode 3b of the n-channel driving MISFET directly below the channel portion 56, and the channel portion 56 of the p-channel load MISFET is provided. Is formed on the gate electrode 3b of the n-channel driving MISFET, and the thin insulating film 14 is a gate insulating film of the p-channel MISFET. The MISFET for driving the flip-flop circuit has n-type impurity regions 1e forming a common source, n-type impurity regions 1c, 1d and gate electrodes 3b, 3c forming a drain. It consists of. Each of the gate electrodes 3b and 3c is cross-connected to the impurity regions on the drain side of each other through the connection holes 2b and 2a. In addition, the n-type impurity regions 1c and 1d forming the drains of the respective driving MISFETs form a storage node of the flip-flop circuit in common with the source of the n-channel transfer MISFET connected to the flip-flop circuit. The transfer MISFET is composed of the n-type impurity regions 1a and 1b forming the source impurity region, the common gate electrode 3a, and the drain. The n-type impurity regions 1a and 1b are connected to the aluminum electrodes 9a and 9b via the connection holes 8a and 8b. The common gate electrode 3a constitutes a word line in the memory, and the aluminum electrodes 9a and 9b constitute a data line, respectively. In addition, low-resistance polysilicon films 5a and 5b to which P-type impurities forming a drain of the p-channel load MISFET are added at high concentrations are formed on the gate electrodes 3b and 3c of the driving MISFET. The connection holes 8e and 8f in which the regions are commonly exposed are opened, and the polysilicon film 5a, the gate electrode 3b, and the polysilicon film 5b and the aluminum electrodes 9c and 96 are opened. The gate electrodes 3c are connected to each other. The source of the p-channel load MISFET is a common low-resistance polysilicon film 5e in which p-type impurities are added in high concentration, and the power supply voltage Vcc is supplied to the source of two p-channel load MISFETs. have. The channel portions 5c and 56 of the p-channel MISFET are disposed on the gate electrodes 3c and 3d of the driving MISFET, respectively.
본 발명자의 검토에 의하면 상기 메모리셀에는 다음과 같은 문제점이 있는 것을 판명하였다.According to the inventor's review, it has been found that the memory cell has the following problems.
먼저, 실리콘기판내에 형성되어 있는 n채널의 구동용 MISFET의 게이트전극과 적층화되어 있는 p채널의 부하용 MISFET의 게이트전극은 공유되어 있으므로, p채널의 부하용 MISFET의 채널부는 반드시 구동용 MISFET의 게이트전극상에 배치하지 않으면 안된다. 따라서 메모리셀을 배치하는 경우의 자유도가 작게되므로, 효율적으로 메모리셀 면적을 축소할 수 없다는 것이 문제였었다. 또 구동용 MISFET의 게이트전극상에 얇은 절연막을 형성하기 위해서는 게이트전극의 재료가 한정되는 경우가 있고, 메모리의 동작속도를 빨리하기 위해서 필요한 텅스텐이나 몰리브덴등의 고융점금속이나 그들 실리사이드등의 표면에 얇은 절연막을 형성하는 것은 곤란하여 현실적으로 이들 저저항 재료를 사용할 수 없다는 문제도 있었다. 또, 적층화된 p채널 MISFET의 구동능력은 실리콘기판내에 작성한 p채널 MISFET에 비해서 작은 것이 지금까지 알려져 있고, 예를들면 폴리실리콘을 사용한 p채널 MISFET내의, 홀의 이동도는 10㎠/VS 정도이다. 이와 같은 구동능력이 낮은 부하용 MISFET를 갖는 스테이틱메모리에서는 다음과 같은 문제점이 있었다. 즉, 메모리칩을 봉하여 막는데 사용하는 수지등의 재료나 알루미늄등의 배선재료중에 미소한 양으로 포함되어 있는 우라늄(U)이나 토륨(Th)이 붕괴할 때 발생하는 α선이 메모리셀내의 “High”상태에 있는 기억노드부에 입사되면 α선의 비산의 정도에 따라서 전자-정공쌍이 발생하고 공핍층의 전계에 의해 끌어당겨져 기억노드의 전위를 변동시키고, 이 결과 전위변동이 플립플롭의 반전에 충분한 값이면 메모리의 정보가 파괴된다.First, since the gate electrode of the n-channel driving MISFET formed in the silicon substrate and the gate electrode of the p-channel loading MISFET stacked are shared, the channel portion of the p-channel loading MISFET must be connected to the driving MISFET. It must be placed on the gate electrode. Therefore, since the degree of freedom when arranging the memory cells is small, the problem was that the area of the memory cells cannot be efficiently reduced. In order to form a thin insulating film on the gate electrode of the driving MISFET, the material of the gate electrode may be limited, and the surface of high melting point metals such as tungsten or molybdenum, or those silicides, etc., necessary for speeding up the operation speed of the memory may be used. It was difficult to form a thin insulating film, and there was also a problem that these low resistance materials could not be used in reality. In addition, the driving capability of stacked p-channel MISFETs is known to be smaller than that of p-channel MISFETs fabricated in silicon substrates. For example, the mobility of holes in p-channel MISFETs using polysilicon is about 10 cm 2 / VS. . In the static memory having such a low driving capacity MISFET has the following problems. That is, the α-rays generated when the uranium (U) or thorium (Th) contained in a small amount in a material such as a resin or a wiring material such as aluminum used to seal and seal the memory chip are broken down in the memory cell. When incident on the memory node in the “High” state, electron-hole pairs are generated depending on the degree of scattering of the α-ray, and are attracted by the electric field of the depletion layer to change the potential of the memory node. If the value is sufficient, the information in the memory is destroyed.
이것이 소프트에러라고 불리우는 현상이고, 모든 MISFET가 실리콘기판내에 형성되어 있는 종래의 환전 CMOS형의 SRAM의 메모리셀에서 p채널 부하용 MISFET의 구동능력을 나타내는 홀의 이동도는 200㎠/VS 이상이고, 기억노드의 전위변동에 따라서 기억노드에 전류를 공급할 수가 있었다.This is a phenomenon called a soft error, and the mobility of the hole indicating the driving capability of the p-channel load MISFET in the memory cell of the conventional exchange CMOS type SRAM in which all the MISFETs are formed in the silicon substrate is 200 cm2 / VS or more. The current could be supplied to the memory node according to the potential change of the node.
그러나, 적층화된 p채널 MISFET를 사용한 SRAM의 메모리셀에서는 상기한 바와같이 전류구동능력이 적어 기억노드의 전위변동에 대해서 정보가 파괴되기까지의 사이에 충분한 전류를 기억노드에 공급할 수 없다. 또, 기억노드부에는 구동용 MISFET의 드레인부에 형성되어 있는 p-n 접합부의 용량이나 게이트용량에 의해 어느 정도의 전하가 축적되어 있어 기억노드의 전위변동을 이 전하의 보급에 의해 회복할 수 있으면 문제가 없지만, 고집직화된 메모리셀에서는 셀면적이 작기 때문에 상술한 P-n 접합부의 용량이나 게이트용량도 작으므로 축적되어 있는 전하가 작고, 또 p채널 MISFET의 전류구동능력도 작으므로 기억노드에 충분한 전하를 보급할 수 없기 때문에 메모리셀의 정보가 파괴되는 문제가 있다.However, in the memory cells of the SRAM using the stacked p-channel MISFETs, as described above, the current driving capability is low, and sufficient current cannot be supplied to the storage node until the information is destroyed due to the potential change of the storage node. In addition, some charges are stored in the storage node part by the capacitance and gate capacitance of the pn junction part formed in the drain part of the driving MISFET. If the potential change of the memory node can be recovered by the diffusion of the charges, there is a problem. In the highly integrated memory cell, however, the cell area is small, so the capacitance and gate capacitance of the Pn junction described above are small, so that the accumulated charge is small and the current driving capability of the p-channel MISFET is small. There is a problem that the information of the memory cell is destroyed because it cannot be disseminated.
본 발명의 목적은 메모리셀을 배치하는 경우의 자유도가 큰 메모리셀 구조를 갖는 반도체 집적회로장치를 제공하는 것이다.An object of the present invention is to provide a semiconductor integrated circuit device having a memory cell structure having a large degree of freedom in arranging memory cells.
본 발명의 다른 목적은 고속동작을 가능하게 한 반도체 집적회로장치를 제공하는 것이다.Another object of the present invention is to provide a semiconductor integrated circuit device which enables high speed operation.
본 발명의 다른 목적은 소프트에러에 대해서 강한 메모리셀을 갖는 반도체 집적회로장치를 제공하는 것이다.Another object of the present invention is to provide a semiconductor integrated circuit device having a memory cell resistant to soft errors.
따라서 본원에서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.Therefore, a brief description of the representative of the invention disclosed herein is as follows.
즉, 본 발명은 부하용 p채널 MISFET와 구동용 n채널 MISFET를 직렬접속해서 이루어지는 인버터회로를 2개 갖고, 한쪽의 인버터회로의 양쪽 게이트전극을 다른쪽의 인버터회로의 양쪽 드레인영역에 접속하고, 다른쪽의 인버터회로의 양쪽 게이트전극을 한쪽의 인버터회로의 양쪽 드레인영역에 접속하는 것에 의해 교차접속된 플립플롭회로를 갖는 메모리셀을 여러개 구비하는 반도체 집직회로장치에 있어서, 표면에 p형 제1의 반도체영역을 갖는 반도체기판, 구동용 MISFET의 소오스 및 드레인영역으로써 작용하도록 제1의 반도체영역의 주면에 위치한 n형의 제2 및 제3의 반도체영역, 반도체기판상에 게이트절연막으로써 사용되는 제1의 절연막을 거쳐서 구동용 MISFET의 소오스 및 드레인영역 사이에 위치한 구동용 MISFET의 게이트전극, 구동용 MISFET를 덮도록 제1의 반도체영역의 주면에 형성된 제2의 절연막, 구동용 MISFET의 게이트전극의 상부에 있어서, 제2의 절연막위에 형성된 배선, 배선의 상부에 형성된 제3의 절연막 및 제3의 절연막의 상부에 마련된 부하용 MISFET를 포함하고, 부하용 MISFET는 채널영역, 채널영역의 양끝에 마련된 소오스 및 드레인영역, 구동용 MISFET의 게이트전극과는 별도로 마련된 부하용 MISFET의 게이트전극 및 채널영역과 부하용 MISFET의 게이트전극 사이에 마련된 게이트절열막을 갖고, 배선은 구동용 MISFET의 소오스영역에 전기적으로 접속되어서 이루어지는 반도체 집적회로장치를 마련한다.That is, the present invention has two inverter circuits in which a load p-channel MISFET and a driving n-channel MISFET are connected in series, and both gate electrodes of one inverter circuit are connected to both drain regions of the other inverter circuit, A semiconductor integrated circuit device comprising a plurality of memory cells having flip-flop circuits cross-connected by connecting both gate electrodes of the other inverter circuit to both drain regions of one inverter circuit, wherein the p-type first circuit is provided on the surface thereof. A semiconductor substrate having a semiconductor region of the semiconductor substrate, n-type second and third semiconductor regions located on the main surface of the first semiconductor region to serve as a source and a drain region of the driving MISFET, and used as a gate insulating film on the semiconductor substrate. The gate electrode and the driving MISFET of the driving MISFET positioned between the source and drain regions of the driving MISFET through the insulating film 1 are formed. A second insulating film formed on the main surface of the first semiconductor region, a wiring formed on the second insulating film, a third insulating film formed on the wiring, and a third insulating film formed on the second insulating film; A load MISFET includes a load MISFET comprising a channel region, a source and drain region provided at both ends of the channel region, a gate electrode of the load MISFET provided separately from the gate electrode of the driving MISFET, and a gate of the channel region and the load MISFET. A semiconductor integrated circuit device having a gate insulating film provided between electrodes, and having wirings electrically connected to a source region of a driving MISFET.
본 발명의 실시예 1인 SRAM의 메모리셀을 제5도(등가회로도)에 도시한다.The memory cell of the SRAM according to the first embodiment of the present invention is shown in FIG. 5 (equivalent circuit diagram).
제5도에 도시한 바와같이, SRAM의 메모리셀은 상보성 데이타선 DL, DL와 워드선 WL의 교차부에 배치되어 있다. 상보성 데이타선 DL, DL는 행방향으로 연장하고 있다. 워드선 WL은 열방향으로 연장하고 있다.As shown in FIG. 5, the memory cells of the SRAM are arranged at the intersections of the complementarity data lines DL, DL, and word line WL. The complementarity data lines DL and DL extend in the row direction. The word line WL extends in the column direction.
상기 메모리셀은 플립플롭회로와 그 1쌍의 입출력단자에 한쪽의 반도체영역이 각각 접속된 2개의 전송용 MISFET Qt1및 Qt2로 구성되어 있다.The memory cell is composed of a flip-flop circuit and two transfer MISFETs Qt 1 and Qt 2 each having one semiconductor region connected to a pair of input / output terminals thereof.
상기 전송용 MISFET Qt1, Qt2의 각각은 n채널형으로 구성되어 있다. 전송용 MISFET Qt1, Qt2의 각각의 다른쪽의 반도체영역은 상보성 데이타선 DL, DL에 접속되어 있다. 전송용 MISFET Qt1, Qt2의 각각의 게이트전극은 워드선 WL에 접속되어 있다.Each of the transfer MISFETs Qt 1 and Qt 2 has an n-channel type. The other semiconductor regions of the transfer MISFETs Qt 1 and Qt 2 are connected to the complementarity data lines DL and DL. The gate electrodes of the transfer MISFETs Qt 1 and Qt 2 are connected to the word line WL.
플립플롭회로는 정보축적부(정보축적 노드부를 갖는다)로써 구성되어 있다. 플립플롭회로는 2개의 구동용 MISFET Qd1및 Qd2와 2개의 부하용 MISFET Qp1및 Qp2로 구성되어 있다. 구동용 MISFET Qd1및 Qd2는 n채널형으로 구성되고, 부하용 MISFET Qp1및 Qp2는 p채널헝으로 구성되어 있다. 즉, 플립플롭회로는 완전 CMOS로 구성되어 있다.The flip-flop circuit is comprised as an information accumulating part (having an information accumulating node part). The flip-flop circuit consists of two driving MISFETs Qd 1 and Qd 2 and two load MISFETs Qp 1 and Qp 2 . The driving MISFETs Qd 1 and Qd 2 are of n-channel type, and the load MISFETs Qp 1 and Qp 2 are of p-channel. In other words, the flip-flop circuit is composed of a complete CMOS.
구동용 MISFET Qd1, Qd2의 각각의 소오스영역은 기준전압 Vss에 접속되어 있다. 기준전압 Vss는, 예를들면 회로의 접지전위 0V이다. 구동용 MISFET Qd1의 드레인영역은 부하용 MISFET Qp1의 드레인영역, 전송용 MISFET Qt1의 한쪽의 반도체영역, 구동용 MISFET Qd2의 게이트전극 및 부하용 MISFET Qp2의 게이트전극에 접속되어 있다.The source regions of the driving MISFETs Qd 1 and Qd 2 are connected to the reference voltage Vss. The reference voltage Vss is, for example, 0 V of the ground potential of the circuit. The drain region of the driving MISFET Qd 1 is connected to the drain region of the load MISFET Qp 1 , the semiconductor region of one of the transfer MISFET Qt 1 , the gate electrode of the driving MISFET Qd 2 , and the gate electrode of the load MISFET Qp 2 . .
구동용 MISFET Qd2의 드레인영역은 부하용 MISFET Qp2의 드레인영역, 전송용 MISFET Qt2의 한쪽의 반도체영역, 구동용 MISFET Qd1의 게이트전극 및 부하용 MISFET Qp1의 게이트전극에 접속되어 있다. 부하용 MISFET Qp1, Qp2의 각각의 소오스영역은 전원전압 Vcc에 접속되어 있다. 전원전압 Vcc는, 예를들면 회로의 동작전압 5V이다.The drain region of the driving MISFET Qd 2 is connected to the drain region of the load MISFET Qp 2 , the semiconductor region of one of the transfer MISFET Qt 2 , the gate electrode of the driving MISFET Qd 1 , and the gate electrode of the load MISFET Qp 1 . . The source regions of the load MISFETs Qp 1 and Qp 2 are connected to the power supply voltage Vcc. The power supply voltage Vcc is, for example, an operating voltage of 5 V of the circuit.
다음에 이와같이 구성된 SRAM의 구체적인 메모리셀의 구조에 대해서 제4도(평면도) 및 제3도(제4도의 Ⅲ-Ⅲ선에서 본 단면도)에 따라 간단하게 설명한다.Next, the structure of the specific memory cell of the SRAM thus constructed will be briefly described with reference to FIG. 4 (plan view) and FIG. 3 (sectional view seen from line III-III of FIG. 4).
상기 메모리셀은 제3도 및 제4도에 도시한 바와같이 단결정 실리콘으로 된 n-형 반도체기판(21)의 주면부에 형성된 p-형 웰영역(22)(제1의 반도체영역)의 주면부에 마련되어 있다. 도시하지 않지만 p-형 웰영역(22)와 다른 영역에 있어서, 반도체기판(21)의 주면부에는 n-형 웰영역이 마련되어 있다. 메모리셀간 또는 메모리셀을 구성하는 각 소자간에 있어서, 웰영역(22)의 주면에는 필드절연막(23) 및 p형 채널스토퍼영역(24)가 마련되어 있다. 필드절연막(23), 채널스토퍼영역(24)의 각각은 메모리셀간 또는 메모리셀을 구성하는 소자간을 전기적으로 분리하도록 구성되어 있다.The memory cell has a main surface of a p − type well region 22 (first semiconductor region) formed in a main surface portion of an n − type semiconductor substrate 21 made of single crystal silicon, as shown in FIGS. 3 and 4. It is provided in wealth. Although not shown, in the region different from the p − type well region 22, an n − type well region is provided in the main surface portion of the semiconductor substrate 21. Between the memory cells or each element constituting the memory cell, a field insulating film 23 and a p-type channel stopper region 24 are provided on the main surface of the well region 22. Each of the field insulating film 23 and the channel stopper region 24 is configured to electrically separate between memory cells or elements constituting the memory cells.
메모리셀의 전송용 MISFET Qt1, Qt2의 각각은 제3도, 제4도 및 제6도(소정의 제조공정에서의 평면도)에서 도시한 바와 같이 필드절연막(23) 및 채널스토퍼영역(24)로 둘러싸여진 영역내에서 웰영역(22)의 주면에 구성되어 있다. 즉 전송용 MISFET Qt1, Qt2의 각각은 주로 웰영역(22), 제1의 절연막인 게이트절연막 (25), 게이트전극(27), 소오스영역(제2의 반도체영역) 및 드레인영역(제3의 반도체영역)인 1쌍의 n형 반도체영역(29) 및 1쌍의 n+형 반도체영역(31)로 구성되어 있다.Each of the MISFETs Qt 1 and Qt 2 for transferring the memory cells is shown in FIG. 3, FIG. 4 and FIG. 6 (a plan view in a predetermined manufacturing process). The field insulating film 23 and the channel stopper region 24 are shown in FIG. It is comprised in the main surface of the well area 22 in the area | region enclosed by (circle). That is, each of the transfer MISFETs Qt 1 and Qt 2 is mainly a well region 22, a gate insulating film 25 serving as a first insulating film, a gate electrode 27, a source region (second semiconductor region) and a drain region (the first region). A pair of n-type semiconductor regions 29 and a pair of n + -type semiconductor regions 31.
웰영역(22)는 채널영역으로써 사용된다.The well region 22 is used as a channel region.
게이트절연막(25)는 웰영역(22)의 주면을 산화해서 형성한 산화실리콘막으로 구성되어 있다.The gate insulating film 25 is composed of a silicon oxide film formed by oxidizing a main surface of the well region 22.
전송용 MISFET Qt1, Qt2및 구동용 MISFET Qd1, Qd2의 게이트전극(27)은 동일층으로 게이트절연막(25)의 소정의 상부에 구성되어 있다. 게이트전극(27)은 다결정 실리콘막(27A)의 상부에 고융점금속 실리사이드막(WSi2)(27B)가 적층된 복합막으로 구성되어 있다. 다결정 실리콘막(27A)는 CVD로 퇴적되고, 저항값을 저감하는 n형 볼순물(P 또는 As)이 도입되어 있다. 고융점금속 실리사이드막(27B)는 스퍼터 또는 CVD로 퇴적시키고 있다. 이 복합막으로 구성된 게이트전극(27)은 다결정 실리콘막의 단층에 비해서 비저항값이 작아 동작속도의 고속화를 도모할 수 있다. 구동용 MISFET Qd1, Qd2의 게이트전극과 동시에 형성되는 전송용 MISFET Qt1, Qt2의 게이트전극, 즉 워드선을 저항값이 작은 고융점금속 실리사이드막을 사용해서 형성하고 있으므로 정보의 리드, 라이트동작의 고속화를 실현할 수 있다. 또, 게이트전극(27)은 상층이 고융점금속 실리사이드막(27B)로 구성되어 있으므로 게이트전극(27)의 상층의 다결정 실리콘막((34) 및 (37))에 도입되는 불순물의 도전형에 관계없이 상층의 다결정 실리콘막과의 접속시에는 옴접속을 행할 수 있다.The gate electrodes 27 of the transfer MISFETs Qt 1 , Qt 2 and the drive MISFETs Qd 1 , Qd 2 are formed in the same layer on a predetermined upper portion of the gate insulating film 25. The gate electrode 27 is composed of a composite film in which a high melting point metal silicide film (WSi2) 27B is laminated on the polycrystalline silicon film 27A. The polycrystalline silicon film 27A is deposited by CVD, and n-type ball impurities (P or As) for reducing the resistance value are introduced. The high melting point metal silicide film 27B is deposited by sputtering or CVD. The gate electrode 27 composed of this composite film has a lower specific resistance compared with a single layer of a polycrystalline silicon film, and thus can increase the operation speed. The gate electrodes of the transfer MISFETs Qt 1 and Qt 2 formed at the same time as the gate electrodes of the driving MISFETs Qd 1 and Qd 2 , that is, the word lines are formed by using a high melting point metal silicide film having a small resistance value. The speed of operation can be realized. In addition, the gate electrode 27 is composed of a high melting point metal silicide film 27B, so that the gate electrode 27 has a conductivity type of impurity introduced into the polycrystalline silicon films 34 and 37 above the gate electrode 27. Regardless, the ohmic connection can be performed at the time of connection with the upper polycrystalline silicon film.
전송용 MISFET Qt1, Qt2의 각각의 게이트전극(27)은 열방향으로 연장하는 워드선(WL)(27)과 일체로 구성되어 있다. 워드선(27)은 필드절연막(23)상에 마련되어 있다.The gate electrodes 27 of the transfer MISFETs Qt 1 and Qt 2 are integrally formed with word lines WL 27 extending in the column direction. The word line 27 is provided on the field insulating film 23.
또, 게이트전극(27)은 다결정 실리콘막(27A)의 상부에 상기 이외의 고융점금속 실리사이드(MoSi2, TaSi2, TiSi2)막 또는 고융점금속(Mo, Ta, Ti, W)막을 적층한 복합막으로 구성해도 된다. 또 게이트전극(27)은 다결정 실리콘막, 고융점금속막 또는 고융점금속 실리사이드막의 단층으로 구성해도 된다.The gate electrode 27 is a composite film in which a high melting point metal silicide (MoSi 2, TaSi 2, TiSi 2) film or a high melting point metal (Mo, Ta, Ti, W) film other than the above is laminated on the polycrystalline silicon film 27A. You may comprise with. The gate electrode 27 may be formed of a single layer of a polycrystalline silicon film, a high melting point metal film, or a high melting point metal silicide film.
저불순물 농도의 반도체영역(29)는 고불순물 농도의 반도체영역(31)과 일체로 구성되고, 웰영역(22)의 주면부에서 채널영역측에 마련되어 있다. 저불순물 농도의 반도체영역(29)는 전송용 MIFET Qt1, Qt2의 각각을 소위 LDD(Lightly Doped Drain) 구조로 구성하도록 되어 있다. 저불순물 농도의 반도체영역(29)는 게이트전극(27)에 대해서 자기정합적으로 구성되어 있다.The low impurity concentration semiconductor region 29 is formed integrally with the high impurity concentration semiconductor region 31 and is provided on the channel region side at the main surface of the well region 22. In the low impurity concentration semiconductor region 29, each of the transfer MIFETs Qt 1 and Qt 2 has a so-called LDD (Lightly Doped Drain) structure. The semiconductor region 29 of low impurity concentration is self-aligned with respect to the gate electrode 27.
고불순물 농도의 반도체영역(31)은 게이트전극(27)의 측벽에 형성된 사이드월스페이서(30)에 대해서 자기 정합적으로 구성되어 있다.The semiconductor region 31 having a high impurity concentration is self-aligned with respect to the sidewall spacer 30 formed on the sidewall of the gate electrode 27.
메모리셀의 구동용 MISFET Qd1, Qd2의 각각은 상기 전송용 MISFET Qt1, Qt2의 각각과 실질적으로 같은 구조로 구성되어 있다. 즉, 구동용 MISFET Qd1, Qd2의 각각은 웰영역(22), 게이트절연막(25), 게이트전극(27), 소오스영역 및 드레인영역인 1쌍의 n형 반도체영역(29) 및 1쌍의 n+형 반도체영역(31)로 구성되어 있다. 구동용 MISFET Qd1, Qd2의 각각은 LDD 구조로 구성되어 있다.Each of the driving MISFETs Qd 1 and Qd 2 of the memory cell has a structure substantially the same as that of each of the transfer MISFETs Qt 1 and Qt 2 . That is, each of the driving MISFETs Qd 1 and Qd 2 is a pair of n-type semiconductor regions 29 and a pair of well regions 22, a gate insulating film 25, a gate electrode 27, a source region and a drain region. Is composed of n + type semiconductor region 31. Each of the driving MISFETs Qd 1 and Qd 2 has an LDD structure.
구동용 MISFET Qd2의 게이트전극(27)의 연장하는 한쪽끝은 접속구멍(26)을 통과하고, n+형 반도체영역(28)을 개재시쳐 전송용 MISFET Qd1의 한쪽의 반도체영역(31)에 접속되어 있다. 마찬가지로 구동용 MISFET Qd1의 게이트전극(27)의 연장하는 한쪽끝은 접속구멍(26)을 통과하고, n+형 반도체영역(28)을 개재시켜 전송용 MISFET Qt2의 한쪽의 반도체영역(31)에 접속되어 있다. 접속구멍(26)은 게이트절연막(25)에 형성되어 있다. 반도체영역(28)은 게이트전극(27)의 하층의 다결정 실리콘막(27a)에서 접속구멍(26)을 통해서 웰영역(22)의 주면부에 확산된 n형 불순물로 구성되어 있다.One end of the gate electrode 27 extending from the driving MISFET Qd 2 passes through the connection hole 26 and is interposed between the n + type semiconductor regions 28 and one of the semiconductor regions 31 of the transfer MISFET Qd 1 . ) Similarly, one end of the gate electrode 27 extending from the driving MISFET Qd 1 passes through the connection hole 26, and one semiconductor region 31 of the transfer MISFET Qt 2 is interposed through the n + type semiconductor region 28. ) The connection hole 26 is formed in the gate insulating film 25. The semiconductor region 28 is composed of n-type impurities diffused into the main surface portion of the well region 22 through the connection hole 26 in the polycrystalline silicon film 27a under the gate electrode 27.
구동용 MISFET Qd2의 게이트전극(27)의 연장하는 다른쪽끝은 접속구멍(26)을 통과하고, n+형 반도체영역(28)을 개재시켜 구동용 MISFET Qd1의 드레인영역인 반도체영역(31)에 접속되어 있다. 구동용 MISFET Qd2의 드레인영역인 반도체영역 (31)과 전송용 MISFET Qt2의 한쪽의 반도체영역(31)은 일체로 구성되어 있다.The other end extending from the gate electrode 27 of the driving MISFET Qd 2 passes through the connection hole 26 and is a semiconductor region 31 which is a drain region of the driving MISFET Qd 1 via the n + type semiconductor region 28. ) The semiconductor region 31 which is the drain region of the driving MISFET Qd 2 and the semiconductor region 31 of one of the transfer MISFET Qt 2 are integrally formed.
상기 전송용 MISFET Qt1, Qt2의 각각의 다른쪽의 반도체영역(31)에는 층간절연막(38)에 형성된 접속구멍(39)를 통하여 데이타선(DL)(40)이 접속되어 있다. 데이타선(40)은 층간절연막(38)의 상부를 행방향으로 연장하도록 구성되어 있다. 데이타선(40)은 예를들면 알루미늄막이던가 마이그레이션을 방지하는 Cu 또는 Si가 첨가된 알루미늄 합금막으로 구성한다.The data line DL 40 is connected to the other semiconductor region 31 of the transfer MISFETs Qt 1 and Qt 2 through a connection hole 39 formed in the interlayer insulating film 38. The data line 40 is configured to extend in the row direction over the interlayer insulating film 38. The data line 40 is made of, for example, an aluminum film or an aluminum alloy film containing Cu or Si added to prevent migration.
구동용 MISFET Qd1, Qd2각각의 소오스영역인 반도체영역(31)은 기준전압 Vss가 인가되어 있다. 이 기준전압 Vss의 공급은 게이트전극(27) 및 워드선(27)과 동일도전층, 즉 다결정 실리콘막(27A) 및 고융점금속 실리사이드막(27B)로 되는 복합막으로 형성되고, 또한 동일 열방향으로 연장하는 기준전압 배선에 의해서 행해지고 있다. 이 기준전압 배선은 게이트절연막(25)에 형성된 접속구멍(26)을 통해서 구동용 MISFET Qd1, Qd2의 각각의 소오스영역인 반도체영역(31)에 접속되어 있다.The reference voltage Vss is applied to the semiconductor region 31 which is the source region of each of the driving MISFETs Qd 1 and Qd 2 . The supply of the reference voltage Vss is made of a composite film made of the same conductive layer as the gate electrode 27 and the word line 27, that is, the polycrystalline silicon film 27A and the high melting point metal silicide film 27B, and the same column. The reference voltage wiring extends in the direction. This reference voltage wiring is connected to a semiconductor region 31 which is a source region of each of the driving MISFETs Qd 1 and Qd 2 through a connection hole 26 formed in the gate insulating film 25.
메모리셀의 부하용 MISFET Qp1은 구동용 MISFET Qd2의 상부에 구성되어 있다. 부하용 MISFET Qp2는 구동용 MISFET Qd1의 상부에 구성되어 있다. 즉 부하용 MISFET Qp1, Qp2의 각각은 주로 게이트전극(34), 게이트절연막(35), 채널영역 (37 A), 드레인영역(37B) 및 소오스영역(37C)로 구성되어 있다.The load MISFET Qp 1 of the memory cell is configured on top of the drive MISFET Qd 2 . The load MISFET Qp 2 is configured on top of the driving MISFET Qd 1 . That is, each of the load MISFETs Qp 1 , Qp 2 is mainly composed of a gate electrode 34, a gate insulating film 35, a channel region 37A, a drain region 37B, and a source region 37C.
제7도(소정의 제조공정에서의 평면도)에 상세하게 도시한 바와같이 부하용 MISFET Qp1의 게이트전극(34)는 구동용 MISFET Qd2의 게이트전극(27)의 상부에 그것을 덮도록 구성되어 있다. 게이트전극(34)의 게이트전극(27) 사이에는 제2의 절연막인 층간절연막(32)가 마련되어 있다. 부하용 MISFET Qp1의 게이트전극(34)는 층간 절연막(32)에 형성된 접속구멍(33)을 통해서 구동용 MISFET Qd1의 게이트전극 (27)의 고융점금속 실리사이드막(27B)의 표면에 접속되어 있다. 따라서 부하용 MISFET Qp1의 게이트전극(34)는 게이트전극(27)을 개재시켜서 구동용 MISFET Qd1의 드레인영역인 반도체영역(31)에 접속되어 있다. 마찬가지로 부하용 MISFET Qp2의 게이트전극(34)는 구동용 MISFET Qd1의 게이트전극(27)의 상부에 그것을 덮도록 구성되어 있다. 부하용 MISFET Qp2의 게이트전극(34)는 접속구멍(33)을 통해서 구동용 MISFET Qd2의 게이트 전극(27)의 고융점금속 실리사이드막(27B)의 표면에 접속된다. 따라서 부하용 MISFET Qp2의 게이트전극(34)는 전송용 MISFET Qt1의 한쪽의 반도체영역(31)과 일체로 구성된 구동용 MISFET Qd2의 드레인영역인 반도체영역(31)에 접속되어 있다.As shown in detail in FIG. 7 (a plan view in a predetermined manufacturing process), the gate electrode 34 of the load MISFET Qp 1 is configured to cover it on top of the gate electrode 27 of the drive MISFET Qd 2 . have. An interlayer insulating film 32 serving as a second insulating film is provided between the gate electrodes 27 of the gate electrode 34. The gate electrode 34 of the load MISFET Qp 1 is connected to the surface of the high melting point metal silicide film 27B of the gate electrode 27 of the driving MISFET Qd 1 through a connection hole 33 formed in the interlayer insulating film 32. It is. Therefore, the gate electrode 34 of the load MISFET Qp 1 is connected to the semiconductor region 31 which is the drain region of the driving MISFET Qd 1 via the gate electrode 27. Similarly, the gate electrode 34 of the load MISFET Qp 2 is configured to cover it on top of the gate electrode 27 of the drive MISFET Qd 1 . The gate electrode 34 of the load MISFET Qp 2 is connected to the surface of the high melting point metal silicide film 27B of the gate electrode 27 of the driving MISFET Qd 2 through the connection hole 33. Therefore, the gate electrode 34 of the load MISFET Qp 2 is connected to the semiconductor region 31 which is the drain region of the driving MISFET Qd 2 integrally formed with one semiconductor region 31 of the transfer MISFET Qt 1 .
이 게이트전극(34)는 저항값을 저감하는 불순물이 도입된 다결정 실리콘막으로 구성되어 있다. 이 다결정 실리콘막에는 P형 불순물(B)가 도입되어 있다. 게이트전극(34)는 p형 불순물(B)가 도입된 다결정 실리콘막으로 게이트전극(34)를 구성하고 있고, 기생다이오드의 삽입을 피하기 위해서 고융점금속 실리사이드막(27B)를 개재시켜서 반도체영역(31) 또는 게이트전극(27)에 접속한다. p형 불순물이 도입된 다결정 실리콘막으로 되는 게이트전극(34)는 n형 게이트전극인 경우에 비해서 부하용 MISFET Qp1, Qp2의 각각의 임계값 전압을 내릴 수 있다. 이 임계값 전압의 저하는 부하용 MISFET Qp1, Qp2의 각각의 채널영역(37A)에 도입되는 불순물의 도입량을 저하시킬 수 있으므로 불순물의 도입랑을 용이하게 제어할 수 있다.The gate electrode 34 is composed of a polycrystalline silicon film into which impurities are introduced to reduce the resistance value. P-type impurity (B) is introduced into this polycrystalline silicon film. The gate electrode 34 is a polycrystalline silicon film into which the p-type impurity (B) is introduced, and constitutes the gate electrode 34. In order to avoid the parasitic diode insertion, the gate electrode 34 is interposed with a high melting point metal silicide film 27B. 31 or the gate electrode 27. The gate electrode 34, which is a polycrystalline silicon film into which p-type impurities are introduced, can lower the respective threshold voltages of the load MISFETs Qp 1 and Qp 2 as compared with the case of the n-type gate electrode. The reduction in the threshold voltage can reduce the amount of impurity introduced into each of the channel regions 37A of the load MISFETs Qp 1 and Qp 2 , so that the channel for introducing impurities can be easily controlled.
또, 게이트전극(34)에 n형 불순물(As 또는 P)를 도입한 경우, 그 게이트전극 (34)와 구동용 MISFET Qd1, Qd2의 각각의 게이트전극(27) 또는 n형 반도체영역 (31)과의 접속시에 옴특성을 손상하는 일은 없다.In addition, when the n-type impurity (As or P) is introduced into the gate electrode 34, the gate electrode 34 and the gate electrode 27 of each of the driving MISFETs Qd 1 and Qd 2 or the n-type semiconductor region ( The ohmic characteristic is not impaired when connected to 31).
또, 본 발명자의 기초연구 결과 1000Å정도 또는 그 이상의 막두께로 게이트전극(34)를 형성한 경우 구동용 MISFET Qd1또는 Qd2의 게이트전극(27)에서의 전계효과에 의해서 게이트전극(34)(다결정 실리콘막)의 내부에 공핍층이 형성되어 게이트전극(27)에서의 전계효과를 게이트전극(34)로 차폐할 수 있는 효과가 확인되었다. 따라서 게이트전극(34)는 상기한 막두께로 구성되어 있다.Further, as a result of the basic research of the present inventors, when the gate electrode 34 is formed with a film thickness of about 1000 GPa or more, the gate electrode 34 is caused by the electric field effect at the gate electrode 27 of the driving MISFET Qd 1 or Qd 2 . A depletion layer was formed inside the (polycrystalline silicon film) and the effect of shielding the electric field effect at the gate electrode 27 with the gate electrode 34 was confirmed. Therefore, the gate electrode 34 is composed of the above-described film thickness.
또, 게이트전극(34)는 다결정 실리콘막에 한정되지 않고, 고융점금속 실리사이드막 또는 고융점금속막의 단층으로 구성해도 좋다. 이 경우에서는 게이트전극(34)와 접속되는 도전층의 도전형은 관계없게 된다. 또 게이트전극(34)는 다결정 실리콘막상에 고융점금속 실리사이드막 또는 고융점금속막과의 복합막이라도 좋다.The gate electrode 34 is not limited to the polycrystalline silicon film but may be formed of a single layer of a high melting point metal silicide film or a high melting point metal film. In this case, the conductivity type of the conductive layer connected to the gate electrode 34 is irrelevant. The gate electrode 34 may be a composite film of a high melting point metal silicide film or a high melting point metal film on a polycrystalline silicon film.
또, 구동용 MISFET Qp2, Qp1의 게이트전극(27)과 부하용 MISFET Qp1, Qp2의 게이트전극간에는 층간절연막(32)를 유전체로 하는 용량 C5가 형성되어 있다. 즉, 제7도에서 명확한 바와 같이, 게이트전극(27)과 게이트전극(34)는 평면패턴에 있어서 겹치는 부분과 겹치지 않는 부분이 있지만, 적어도 겹치는 부분에서 용량 C5가 형성된다.A capacitor C5 having an interlayer insulating film 32 as a dielectric is formed between the gate electrodes 27 of the driving MISFETs Qp 2 and Qp 1 and the gate electrodes of the load MISFETs Qp 1 and Qp 2 . That is, as is clear from Fig. 7, the gate electrode 27 and the gate electrode 34 have a portion which does not overlap with the overlapping portion in the planar pattern, but at least the capacitor C5 is formed at the overlapping portion.
이 용량 C5는 제5도에 도시한 바와같이 플립플롭회로의 축적노드부 n1, n2의 용량을 증가시키는 효과가 있다. 게이트절연막(35)는 CVD에 의해 퇴적시킨 산화실리콘막으로 구성되어 있다.This capacitor C5 has the effect of increasing the capacitances of the storage node portions n1 and n2 of the flip-flop circuit as shown in FIG. The gate insulating film 35 is composed of a silicon oxide film deposited by CVD.
채널영역(37A)는 제8도(소정의 제조공정에서의 평면도)에 상세하게 도시한 바와같이 게이트절연막(35)의 소정의 상부에 형성되어 있다. 채널영역(37A)는 저항값을 저감하는 불순물이 도입되어 있지 않던가 또는 약간 p형 불순물이 도입된 i형의 다결정 실리콘막으로 구성되어 있다.The channel region 37A is formed on a predetermined upper portion of the gate insulating film 35 as shown in detail in FIG. 8 (a plan view in a predetermined manufacturing process). The channel region 37A is composed of an i-type polycrystalline silicon film in which impurities which reduce the resistance value are not introduced or in which some p-type impurities are introduced.
드레인영역(37B)는 상기 채널영역(37A)의 한쪽끝과 일체로 구성되어 있고, p형 불순물이 도입된 p형의 다결정 실리콘막으로 구성되어 있다. 드레인영역(37B)는 게이트절연막(35)(채널영역(37A) 부분이외는 층간절연막으로써 사용된다)에 형성된 접속구멍(36)을 통해서 게이트전극(27)에 접속되어 있다. 드레인영역(37B), 게이트전극 (27)은 고융점금속 실리사이드층을 거쳐서 접속되어 있으므로 드레인영역 (37A)와 게이트전극(27)은 옴접속할 수 있다.The drain region 37B is integrally formed with one end of the channel region 37A, and is composed of a p-type polycrystalline silicon film into which p-type impurities are introduced. The drain region 37B is connected to the gate electrode 27 through a connection hole 36 formed in the gate insulating film 35 (used as an interlayer insulating film except for the portion of the channel region 37A). Since the drain region 37B and the gate electrode 27 are connected via a high melting point metal silicide layer, the drain region 37A and the gate electrode 27 can be ohmic connected.
소오스영역(37C)는 채널영역(37A)의 다른쪽끝과 일체로 구성되어 있고, P형 불순물이 도입된 p형의 다결정 실리콘막으로 구성되어 있다. 소오스영역(37C)는 열방향으로 연장하는 전원전압배선 Vcc와 일체로 구성되어 있다.The source region 37C is integrally formed with the other end of the channel region 37A, and is composed of a p-type polycrystalline silicon film into which P-type impurities are introduced. The source region 37C is integrally formed with the power supply voltage wiring Vcc extending in the column direction.
또, 제3도에 도시한 바와같이 부하용 MISFET Qp1의 게이트전극(34)와 소오스영역(37C) 및 드레인영역(37B)는 적극적으로 오버랩하도록 형성되어 있다. 이와같이 오버랩시키는 것에 의해 부하용 MISFET Qp1의 게이트와 소오스사이에는 용량 C3, 게이트와 드레인 사이에는 용량 C1이 생기게 된다. 또, 마찬가지로 부하용 MISFET Qp2의 게이트와 소오스사이에는 C4, 게이트와 드레인 사이에는 C2가 생긴다. 이것들의 용량 C1∼C4는 정보축적노드 n1, n2에 접속되면 등가로 되어 정보축적 노드에 생기는 용량을 증가시킬 수 있다. 그때문에 α선 등에 이한 소프트에러가 좀처럼 발생하지 않는다는 효과가 얻어진다.As shown in FIG. 3, the gate electrode 34, the source region 37C, and the drain region 37B of the load MISFET Qp 1 are formed to actively overlap. By overlapping in this manner, the capacitor C3 is formed between the gate and the source of the load MISFET Qp 1 , and the capacitor C 1 is formed between the gate and the drain. Similarly, C 4 is generated between the gate and the source of the load MISFET Qp 2 , and C 2 is formed between the gate and the drain. These capacities C 1 to C 4 are equivalent when connected to the information storage nodes n1 and n2, and the capacity generated at the information storage node can be increased. Therefore, the effect that a soft error similar to alpha rays etc. hardly arises is acquired.
이와 같이 CMOS형의 메모리셀을 갖는 SRAM에서 상기 부하용 MISFET Qp의 게이트전극(34)를 구동용 MISFET Qd의 게이트전극(27)의 상부에 마련하는 것에 의해 구동용 MISFET Qd의 게이트전극(27)에서의 전계효과를 차폐할 수 있으므로 부하용 MISFET Qd의 동작시 전류량, 대기시 전류량의 각각을 독립적으로 최적화할 수 있다.The gate electrode 27 of the driving MISFET Qd is formed by arranging the gate electrode 34 of the load MISFET Qp on the gate electrode 27 of the driving MISFET Qd in the SRAM having the CMOS memory cell. Since the electric field effect in the circuit can be shielded, it is possible to independently optimize the amount of current in the operation of the load MISFET Qd and the amount of current in the standby mode.
또, 상기 부하용 MISFET와 구동용 MISFET의 게이트전극을 독립적으로 하는 것에 의해서 제8도에서 명확한 바와같이, 그 평면패턴에 있어서 구동용 MISFET의 소오스영역과 드레인영역을 연결하는 방향과 상기 부하용 MISFET의 소오스영역과 드레인영역을 연결하는 방향이 직교하도록 배치할 수 있으므로, 배치의 자유도를 크게할 수 있다.In addition, the gate electrodes of the load MISFET and the drive MISFET are made independent of each other so that the direction of connecting the source region and the drain region of the drive MISFET in the planar pattern and the load MISFET as shown in FIG. Since the direction connecting the source region and the drain region of the orthogonal region can be arranged to be orthogonal to each other, the degree of freedom of arrangement can be increased.
또, 상기 전송용 MISFET의 게이트전극을 고융점 실리사이드층을 갖는 저저항의 재료로 구성할 수 있으므로 정보의 리드, 라이트 동작을 고속으로 행할 수 있다.In addition, since the gate electrode of the transfer MISFET can be made of a low resistance material having a high melting point silicide layer, information read and write operations can be performed at high speed.
또, 메모리셀의 정보축적 노드에 생긴 용량을 크게할 수 있으므로, 정보축적부의 전하축적량을 증가할 수 있어 소프트에러를 방지할 수 있다.In addition, since the capacity generated at the information storage node of the memory cell can be increased, the charge accumulation amount of the information storage portion can be increased, thereby preventing software errors.
다음에 상기 SRAM의 메모리셀의 제조방법에 대해서 제9도∼제15도(각 제조공정마다 도시한 주요부 단면도)에 따라 간단하게 설명한다.Next, the manufacturing method of the memory cell of the SRAM will be briefly described with reference to Figs. 9 to 15 (main part sectional drawing shown for each manufacturing process).
먼저, 단결정 실리콘으로 되는 n-형 반도체기판(21)을 마련한다.First, an n − type semiconductor substrate 21 made of single crystal silicon is prepared.
다음에 메모리셀 형성영역, 도시하지 않은 주변회로의 n채널 MISFET 형성 영역의 각각에 있어서, 반도체기판(21)의 주면부에 p-형 웰영역(22)를 형성한다.Next, in each of the memory cell formation region and the n-channel MISFET formation region of the peripheral circuit (not shown), the p − type well region 22 is formed in the main surface portion of the semiconductor substrate 21.
다음에 메모리셀의 각 소자간에 있어서 웰영역(22)의 주면에 필드절연막(83) 및 p형 채널스토퍼영역(24)를 형성한다.Next, the field insulating film 83 and the p-type channel stopper region 24 are formed on the main surface of the well region 22 between the elements of the memory cell.
다음에 제9도에 도시한 바와같이 메모리셀의 각 소자형성영역에 있어서, 웰영역 (22)의 주면상에 게이트절연막(25)를 형성한다. 게이트절연막(25)는 웰영역(22)의 주면을 산화해서 형성한 산화실리콘막으로 형성한다. 게이트절연막(25)는 예를들면 250∼350Å 정도의 막두께로 형성한다.Next, as shown in FIG. 9, in each element formation region of the memory cell, a gate insulating film 25 is formed on the main surface of the well region 22. The gate insulating film 25 is formed of a silicon oxide film formed by oxidizing the main surface of the well region 22. The gate insulating film 25 is formed to have a film thickness of, for example, about 250 to 350 Å.
다음에 제10도에 도시한 바와같이 접속구멍(26)을 형성한다. 접속구멍(26)은 게이트전극(27)을 직접 웰영역(22)의 주면에 접속하는 부분에서 게이트절연막(25)를 부분적으로 제거하는 것에 의해서 형성할 수 있다.Next, as shown in FIG. 10, the connection hole 26 is formed. The connection hole 26 can be formed by partially removing the gate insulating film 25 at the portion where the gate electrode 27 is directly connected to the main surface of the well region 22.
다음에 계11도에 도시한 바와같이, 게이트전극(27), 워드선(27) 및 기준전압배선을 형성한다. 게이트전극(27)은 다결정 실리콘막(27A)의 상부에 고융점금속 실리사이드막(27B)를 적층한 복합막으로 형성한다. 다결정 실리콘막(27A)는 CVD로 퇴적하여 저항값을 저감하는 n형 불순물인 P를 도입한다. 다결정 실리콘막(27A)는 예를들면 2000∼3000Å 정도의 막두께로 형성한다. 고융점금속 실리사이드막(27B)는 스퍼터로 퇴적한다. 고융점금속 실리사이드막(27B)는 예를들면 2500∼3500Å 정도의 막두께로 형성한다. 다결정 실리콘막(27A) 및 고융점금속 실리사이드막(27B)는 RIE등의 이방성 예정으로 패터닝한다.Next, as shown in FIG. 11, the gate electrode 27, the word line 27, and the reference voltage wiring are formed. The gate electrode 27 is formed of a composite film in which a high melting point metal silicide film 27B is laminated on the polycrystalline silicon film 27A. The polycrystalline silicon film 27A introduces P, an n-type impurity, which is deposited by CVD to reduce the resistance value. The polycrystalline silicon film 27A is formed to have a film thickness of, for example, about 2000 to 3000 mW. The high melting point metal silicide film 27B is deposited by sputtering. The high melting point metal silicide film 27B is formed to have a film thickness of, for example, about 2500 to 3500 kPa. The polycrystalline silicon film 27A and the high melting point metal silicide film 27B are patterned on anisotropic schedules such as RIE.
다음에 제12도에 도시한 바와같이, 소오스영역 및 드레인영역의 일부로써 사용되는 n형 반도체영역(29)를 형성한다. 반도체영역(29)는 예를들면 1013atoms/㎠ 정도의 P를 40∼60KeV 정도의 에너지의 이온주입으로 도입하는 것에 의해서 형성할 수 있다. 이 불순물을 도입할 때에는 주로 게이트전극(27) 및 필드절연막(23)을 불순물 도입용 마스크로써 사용한다. 따라서, 반도체영역(29)는 게이트전극(27)에 대해서 자기 정합적으로 형성할 수 있다.Next, as shown in FIG. 12, an n-type semiconductor region 29 to be used as part of the source region and the drain region is formed. The semiconductor region 29 can be formed, for example, by introducing P of about 10 13 atoms / cm 2 by ion implantation of energy of about 40 to 60 KeV. When introducing this impurity, the gate electrode 27 and the field insulating film 23 are mainly used as the impurity introduction mask. Accordingly, the semiconductor region 29 may be formed in a self-aligning manner with respect to the gate electrode 27.
또, 상기 제12도에 도시한 바와같이, 접속구멍(26)을 통해서 게이트전극(27)이 접속된 웰영역(22)의 주면부에는 n+형 반도체영역(28)이 형성된다. 반도체영역(28)은 게이트전극(27)의 하층의 다결정 실리콘막(27A)에 도입된 n형 불순물이 웰영역 (22)의 주면부로 열확산하는 것에 의해서 형성할 수 있다. 반도체영역(28)은 예를들면 게이트전극(27)의 상층의 고융점금속 실리사이드막(27B)를 활성화할 때의 열처리공정과 동일 공정에 의해서 형성된다.As shown in FIG. 12, an n + type semiconductor region 28 is formed in the main surface portion of the well region 22 to which the gate electrode 27 is connected through the connection hole 26. As shown in FIG. The semiconductor region 28 can be formed by thermal diffusion of n-type impurities introduced into the polycrystalline silicon film 27A under the gate electrode 27 to the main surface portion of the well region 22. The semiconductor region 28 is formed by the same process as the heat treatment process for activating the high melting point metal silicide film 27B on the upper layer of the gate electrode 27, for example.
다음에 게이트전극(27)의 측벽에 사이드월스페이서(30)을 형성한다. 사이드웰스페이서(30)은 게이트전극(27)을 덮도록 CVD로 산화실리콘막을 퇴적하고, 이 산화실리콘막에 RIE등의 이방성 에칭을 실시하는 것에 의해서 형성할 수 있다.Next, sidewall spacers 30 are formed on the sidewalls of the gate electrodes 27. The side well spacer 30 can be formed by depositing a silicon oxide film by CVD to cover the gate electrode 27 and subjecting the silicon oxide film to anisotropic etching such as RIE.
다음에 제13도에 도시한 바와 같이, 소오스영역 및 드레인영역으로써 사용되는 n+형 반도체영역(31)을 형성한다. 반도체영역(31)은 예를들면 1015∼1016atoms/㎠ 정도의 As를 40∼60KeV 정도의 에너지의 이온주입으로 도입하는 것에 의해서 형성할 수 있다. 이 불순물을 도입할 때에는 주로 게이트전극(27), 필드전연막(23) 및 사이드월스페이셔(30)을 불순물 도입용 마스크로써 사용한다. 따라서, 반도체영역(31)은 사이드월스페이서(30)에 대해서 자기정합적으로 형성할 수 있다. 이 반도체영역(31)을 형성하는 것에 의해서 전송용 MISFET Qt1, Qt2의 각각 및 구동용 MISFET Qd1, Qd2의 각각이 완성된다.Next, as shown in FIG. 13, an n + type semiconductor region 31 used as a source region and a drain region is formed. The semiconductor region 31 can be formed by introducing, for example, 10 15 to 10 16 atoms / cm 2 As by ion implantation of energy of about 40 to 60 KeV. When introducing this impurity, the gate electrode 27, the field lead film 23 and the side wall spacer 30 are mainly used as the impurity introduction mask. Therefore, the semiconductor region 31 may be formed in a self-aligning manner with respect to the sidewall spacer 30. By forming the semiconductor region 31, each of the transfer MISFETs Qt 1 and Qt 2 and the drive MISFETs Qd 1 and Qd 2 are completed.
또, 도시하지 않지만 주변회로를 구성하는 p채널 MISFET의 소오스영역 및 드레인영역인 p+형 반도체영역은 반도체영역(31)을 형성하는 공정후에 형성된다.Although not shown, a p + type semiconductor region which is a source region and a drain region of the p-channel MISFET constituting the peripheral circuit is formed after the process of forming the semiconductor region 31.
다음에 게이트전극(27)의 상부를 포함하는 기관전면에 층간절연막(32)를 형성한다. 층간절연막(32)는 CVD로 퇴적시킨 치밀한 막질을 갖는 산화실리콘막으로 형성한다. 층간절연막(32)는 단차형성의 성장을 완화하여 상층의 도전층의 스텝 커버리지를 향상시킬 수 있도록 300∼1500Å 정도의 얇은 막두께로 형성한다.Next, an interlayer insulating film 32 is formed on the engine front surface including the upper portion of the gate electrode 27. The interlayer insulating film 32 is formed of a silicon oxide film having a dense film quality deposited by CVD. The interlayer insulating film 32 is formed to have a thin film thickness of about 300 to 1500 Å so as to alleviate the growth of the step formation and improve the step coverage of the upper conductive layer.
다음에 게이트전극(27)과 게이트전극(34)의 접속부분에 있어서, 층간절연막 (32)를 부분적으로 제거하여 접속구멍(33)을 형성한다.Next, at the connection portion between the gate electrode 27 and the gate electrode 34, the interlayer insulating film 32 is partially removed to form the connection hole 33.
다음에, 제14도에 도시한 바와 같이, 상기 접속구멍(33)을 통해서 게이트전극 (27)에 접속하는 부하용 MISFET Qp1, Qp2의 각각의 게이트전극(34)를 형성한다. 게이트전극(34)는 CVD로 퇴적한 다결정 실리콘막으로 형성한다. 게이트전극(34)는 예를들면 1000∼15000Å 정도의 얇은 막두께로 형성한다. 게이트전극(34)는 1015∼ 1016atoms/㎠ 정도의 P을 20∼40KeV 정도의 에너지의 이온주입으로 도입하고 있다. 즉, 게이트전극(34)는 n형의 다결정 실리콘막으로 형성되어 있다.Next, as shown in FIG. 14, the gate electrodes 34 of the load MISFETs Qp 1 and Qp 2 which are connected to the gate electrodes 27 through the connection holes 33 are formed. The gate electrode 34 is formed of a polycrystalline silicon film deposited by CVD. The gate electrode 34 is formed to a thin film thickness of, for example, about 1000 to 15000 Å. The gate electrode 34 introduces P of about 10 15 to 10 16 atoms / cm 2 by ion implantation of energy of about 20 to 40 KeV. In other words, the gate electrode 34 is formed of an n-type polycrystalline silicon film.
다음에 게이트전극(34)를 덮도륵 기판전면에 게이트절연막(35)를 헝성한다. 게이트절연막(35)는 예를들면 치밀한 막질을 갖는 CVD로 퇴적한 산화실리콘막으로 형성한다. 게이트절연막(35)는 예를들면 200∼400Å 정도의 막두께로 형성한다.Next, a gate insulating film 35 is formed on the entire surface of the substrate covering the gate electrode 34. The gate insulating film 35 is formed of, for example, a silicon oxide film deposited by CVD having a dense film quality. The gate insulating film 35 is formed to have a film thickness of, for example, about 200 to 400 Å.
다음에 제15도에 도시한 바와같이, 게이트절연막(35)의 상부에 부하용 MISFET Qp1, Qp2의 각각의 채널영역(37A), 드레인영역(37B), 소오스영역(37C)(전원전압배선을 포함)를 순차적으로 형성한다. 채널영역(37A), 드레인영역(37B) 및 소오스영역(37C)는 예를들면 CVD로 퇴적한 다결정 실리콘막으로 형성하고, 650∼ 2000Å 정도의 막두께로 형성한다. 드레인영역 및 소오스영역(37B), (37C)는 예를들면 다결정 실리콘막에 1015atoms/㎠ 정도의 BF2를 50∼70KeV 정도의 에너지의 이온주입으로 도입하여 p형으로 형성한다.Next, as shown in FIG. 15, the channel regions 37A, drain regions 37B, and source regions 37C of the load MISFETs Qp 1 and Qp 2 are placed on the gate insulating film 35 (power supply voltage). And wiring) are sequentially formed. The channel region 37A, the drain region 37B, and the source region 37C are formed of, for example, a polycrystalline silicon film deposited by CVD, and have a film thickness of about 650 to 2000 GPa. The drain and source regions 37B and 37C are formed into a p-type by introducing, for example, BF 2 of about 10 15 atoms / cm 2 into an ion implantation of energy of about 50 to 70 KeV in a polycrystalline silicon film.
이 채널영역(37A), 드레인영역(37B) 및 소오스영역(37C)를 형성하는 것에 의해서 부하용 MISFET Qp1및 Qp2가 완성된다.By forming the channel region 37A, the drain region 37B and the source region 37C, the load MISFETs Qp 1 and Qp 2 are completed.
다음에 기판전면에 층간절연막(38)을 형성한다. 층간절연막(38)은 예를들면 CVD로 퇴적한 산화실리콘막의 상부에 CVD로 퇴적한 PSG막을 형성한 복합막으로 형성한다. 이후 층간절연막(38)에 접속구멍(39)를 형성한다.Next, an interlayer insulating film 38 is formed on the entire surface of the substrate. The interlayer insulating film 38 is formed of a composite film in which, for example, a PSG film deposited by CVD is formed on the silicon oxide film deposited by CVD. Thereafter, a connection hole 39 is formed in the interlayer insulating film 38.
다음에 상기 제3도 및 제4도에 도시한 바와같이 접속구멍(39)를 통해서 전송용 MISFET Qt1, Qt2의 각각의 다른쪽의 반도체영역(31)에 접속하도록 층간절연막(38)의 상부에 데이타선(40)을 형성한다.Next, as shown in FIGS. 3 and 4, the interlayer insulating film 38 is connected to the other semiconductor region 31 of the transfer MISFETs Qt 1 and Qt 2 through the connection holes 39. FIG. The data line 40 is formed on the upper portion.
이들 일련의 제조공정을 실행하는 것에 의해서 본 실시예의 SRAM의 메모리셀은 완성된다.By performing these series of manufacturing processes, the memory cell of the SRAM of this embodiment is completed.
제16도는 제3도에 도시한 본 발명의 실시예의 구조에 있어서, 구동용 MISFET Qd1, Qd2및 전송용 MISFET Qt1, Qt2의 게이트전극을 구성하는 도전층을 하층에서 순차적으로 다결정 실리콘막, TiN 및 고융점금속 실리사이드층의 3층 구조로한 예이다.FIG. 16 is a diagram showing the structure of the embodiment of the present invention shown in FIG. 3, in which the conductive layers constituting the gate electrodes of the driving MISFETs Qd 1 and Qd 2 and the transfer MISFETs Qt 1 and Qt 2 are sequentially formed from the bottom of the polycrystalline silicon. It is an example of a three-layer structure of a film, TiN and a high melting point metal silicide layer.
구동용 MISFET Qd1, Qd2의 게이트전극(37)은 n형이고, 부하용 MISFET Qp1, Qp2의 게이트전극(34) 및 소오스 및 드레인영역(37B), (37C)는 p형이므로 양자를 직접 접속하면 불순물이 상호 확산하는 문제가 있지만, 제16도에 도시한 바와 같이, p형 드레인영역과 n형 드레인영역사이에 티탄나이트라이드의 장벽층이 개재되어 있으므로, 양쪽의 불순물의 상호 확산을 방지할 수 있다.The gate electrodes 37 of the driving MISFETs Qd 1 and Qd 2 are n-type, and the gate electrodes 34 and the source and drain regions 37B and 37C of the load MISFETs Qp 1 and Qp 2 are p-type. If directly connected to the dopants, there is a problem that the impurities diffuse to each other. However, as shown in FIG. 16, since the titanium nitride barrier layer is interposed between the p-type drain region and the n-type drain region, mutual diffusion of both impurities is performed. Can be prevented.
또, 다결정 실리콘막과 고융점금속 실리사이드층 사이에 TiN의 장벽층을 개재시키는 것에 의해서 고융점금속이 다결정 실리콘막을 통과하고, 그 아래의 게이트절연막층으로 들어가서 게이트절연막의 내압이 저하되는 문제를 방지할 수 있다. 이 게이트전극의 구조는 본 발명의 다른예에 적용해도 좋은 것은 물론이다.In addition, by interposing the TiN barrier layer between the polycrystalline silicon film and the high melting point metal silicide layer, a problem is caused that the high melting point metal passes through the polycrystalline silicon film, enters the gate insulating film layer below it, and lowers the breakdown voltage of the gate insulating film. can do. It goes without saying that the structure of the gate electrode may be applied to another example of the present invention.
제17도는 부하용 MISFiT Qp1, Qp2의 게이트전극을 그 소오스, 드레인 및 채널영역의 상부에 마련한 경우의 예로써, 제18도의 ⅩⅦ-ⅩⅦ에서 본 단면을 도시한 것이다. 또, 제19도는 제18도에 도시한 메모리셀의 등가회로도이다. 또한, 제17도∼제19도에 있어서 각 구분의 부호는 제3도∼제5도의 예와 동일하다. 이 실시예와 제3도∼제4도에 도시한 실시예의 상이점은 부하용 MISFET Qp1, Qp2의 게이트전극이 그 소오스, 드레인 및 채널영역의 상부에 마련되어 있는 점이다. 즉, 부하용 MISFET Qp1, Qp2의 소오스, 드레인 및 채널영역은 제2층째의 다결정 실리콘층으로 형성되고, 게이트전극은 제3층째의 다결정 실리콘층으로 형성되어 있다.FIG. 17 is a cross sectional view taken along the line VIII-VIII of FIG. 18 as an example of the case where the gate electrodes of the load MISFiT Qp 1 and Qp 2 are provided on the source, drain and channel regions. 19 is an equivalent circuit diagram of the memory cell shown in FIG. In addition, in FIG. 17-19, the code | symbol of each division is the same as the example of FIG. 3-FIG. The difference between this embodiment and the embodiment shown in FIGS. 3 to 4 is that the gate electrodes of the load MISFETs Qp 1 and Qp 2 are provided above the source, drain and channel regions. That is, the source, drain and channel regions of the load MISFETs Qp 1 and Qp 2 are formed of the second polycrystalline silicon layer, and the gate electrode is formed of the third polycrystalline silicon layer.
또, 부하용 MISFET Qp1, Qp2의 소오스 및 드레인영역은 붕소가 도입된 불순물영역이다. 이 붕소의 도입은 게이트전극(34)를 마스크로써 행하고, 그후 어닐을 하는 것에 의해서 게이트전극과 불순물영역이 오버랩하도륵 구성되어 있다. 게이트전극과 소오스 및 드레인영역의 오버랩에 의한 용량은 제19도의 C1∼C4와 같이 접속된 것으로 되어 결과적으로 정보축적 노드에 부가하는 용량을 증가할 수 있다는 효과가 있다.The source and drain regions of the load MISFETs Qp 1 and Qp 2 are impurity regions into which boron is introduced. The introduction of boron is performed by using the gate electrode 34 as a mask and then annealing thereafter so that the gate electrode and the impurity region overlap each other. The capacitance due to overlap of the gate electrode and the source and drain regions is connected as C 1 to C 4 in FIG. 19, resulting in an increase in the capacitance added to the information storage node.
제20도, 제21도는 제17도∼제19도에 도시한 메모리셀의 제조방법을 도시한 도면이다. 제9도∼제14도에 도시한 바와같이 마찬가지로 해서 제1층째 및 제2층째의 다결정 실리콘막이 형성된다. 단, 제2층째의 다결정 실리콘막의 평면 패턴은 제14도의 그것과 상이하다.20 and 21 illustrate a method of manufacturing a memory cell shown in FIGS. 17 to 19. FIG. As shown in Figs. 9 to 14, the polycrystalline silicon films of the first and second layers are similarly formed. However, the planar pattern of the polycrystalline silicon film of the second layer is different from that of FIG.
제20도에 도시한 바와같이, 예를들면 CVD로 퇴적한 다결정 실리콘(37)을 650∼2000Å의 막두께로 형성하고, 그후 제21도에 도시한 바와같이 게이트절연막(35)를 예를들면 200∼400Å 정도의 막두께로 형성한다.As shown in FIG. 20, for example, polycrystalline silicon 37 deposited by CVD is formed to a film thickness of 650 to 2000 microns, and then the gate insulating film 35 is shown as shown in FIG. It is formed to a film thickness of about 200 to 400 GPa.
또, 게이트절연막(35)상에 CVD에 의해 다결정 실리콘(34)를 1000∼1500Å의 막두께로 형성한다. 이 다결정 실리콘(34)는 제18도에 도시한 바와 같이 패터닝한다. 그후 부하용 MISFET Qp1, Qp2의 게이트전극 및 소오스 및 드레인영역에 1015atoms/㎠ 정도의 BF2를 50∼70KeV 정도의 에너지로 이온주입하고, 850∼95℃의 어닐을 행하는 것에 의해 다결정 실리콘(37)중에 주입한 붕소를 가로방향으로 확산시키는 것에 의해 소오스 및 드레인영역과 게이트전극 사이에 오버랩 용량을 형성한다.Further, polycrystalline silicon 34 is formed on the gate insulating film 35 by a CVD to a film thickness of 1000 to 1500 Å. This polycrystalline silicon 34 is patterned as shown in FIG. Then the load MISFET Qp 1, Qp 2 of the gate electrode and source and BF 2 of about 10 15 atoms / ㎠ to a drain region for the ion implantation to the energy of about 50~70KeV, and polycrystalline By performing the annealing of 850~95 ℃ By overlapping the boron implanted in the silicon 37 in the horizontal direction, an overlap capacitance is formed between the source and drain regions and the gate electrode.
이와같이 게이트전극을 소오스 및 드레인영역 형성용의 이온주입 마스크로 사용하는 것에 의해 게이트전극에 대해서 자기정합적으로 소오스 및 드레인영역을 형성할 수 있고, 또 제조공정을 간략화 할 수 있다.Thus, by using the gate electrode as an ion implantation mask for forming the source and drain regions, the source and drain regions can be formed in self-alignment with the gate electrode, and the manufacturing process can be simplified.
제22도, 제23도에 도시한 것은 제17도∼제19도에 도시한 예와 대략 마찬가지지만, 다른점은 부하용 MISFET Qp1, Qp2의 게이트전극(34)의 평면패턴에 있다. 제22도는 제23도의 XXⅡ-XXⅡ에서 본 단면도이다. 이 예에서 부하용 MISFET Qp1, Qp2의 게이트전극(34)는 그 소오스 및 드레인영역과 넓게 오버랩하는 구성으로 되어 있다. 이와 같이 소오스 및 드레인영역과 오버랩시키는 것에 의해서 제19도의 C1∼C4의 용량을 증가시킬 수 있다.22 and 23 are substantially the same as the examples shown in FIGS. 17 to 19, but differ in the planar patterns of the gate electrodes 34 of the load MISFETs Qp 1 and Qp 2 . FIG. 22 is a cross sectional view taken along line XXII-XXII in FIG. In this example, the gate electrodes 34 of the load MISFETs Qp 1 and Qp 2 have a configuration that overlaps the source and drain regions widely. By overlapping the source and drain regions in this manner, the capacity of C 1 to C 4 in FIG. 19 can be increased.
그러나, 이 경우에는 제21도에서 설명한 바와 같이 부하용 MISFET의 게이트전극을 소오스 및 드레인영역 형성용 이온주입 마스크로는 할 수 없으므로 그 만큼 제조공정수는 증가한다.In this case, however, the gate electrode of the load MISFET cannot be used as an ion implantation mask for forming the source and drain regions, as described in FIG. 21, so that the number of manufacturing steps increases.
제24도, 제25도는 제2층째의 다결정 실리콘막을 기준전압배선으로써 사용한 경우의 예이다. 제24도는 제25도의 XXⅣ∼XXⅣ에서 본 단면도이다.24 and 25 are examples of the case where the polycrystalline silicon film of the second layer is used as the reference voltage wiring. FIG. 24 is a cross sectional view taken along line XXIV to XXIV of FIG.
구동용 MISFET Qd1, Qd2의 게이트전극(27)상에 제2층째의 다결정 실리콘막으로 형성한 기준전압배선(42)를 제25도에 도시한 바와같이 형성한다. 이 기준전압배선(42)는 구동용 MISFET Qd1, Qd2의 게이트전극(27)과 부하용 MISFET Qp1, Qp2의 채널영역 37A(i)와의 사이에 제2의 절연막(32a)와 제3의 절연막(32b)를 거쳐서 배치되고, 워드선과 평행한 방향으로 연장하고 있다.On the gate electrodes 27 of the driving MISFETs Qd 1 and Qd 2 , a reference voltage wiring 42 formed of the second polycrystalline silicon film is formed as shown in FIG. 25. The reference voltage wiring 42 is formed between the second insulating film 32a and the gate electrode 27 of the driving MISFETs Qd 1 and Qd 2 and the channel region 37A (i) of the load MISFETs Qp 1 and Qp 2 . It is arrange | positioned through the insulating film 32b of 3, and is extended in the direction parallel to a word line.
이 구성에 의하면 부하용 MISFET에 대한 구동용 MISFET Qp1, Qp2의 게이트전극(27)에서의 전계효과를 막을 수 있다.According to this structure, the electric field effect at the gate electrode 27 of the drive MISFETs Qp 1 and Qp 2 with respect to the load MISFET can be prevented.
따라서, 구동용 M15FET Qp1, Qd2의 게이트전극이 전계효과에 의해 부하용 MISFET의 동작시 및 대기시의 전류량이 변화되는 것을 방지할 수 있다.Therefore, it is possible to prevent the gate electrodes of the driving M15FETs Qp 1 and Qd 2 from being changed in the amount of current during operation and standby of the load MISFET due to the electric field effect.
또, 기준전압배선(42)를 구동용 MISFET Qd1, Qd2의 형성영역상에 형성할 수 있으므로, 메모리셀영역을 작게할 수 있다.In addition, since the reference voltage wiring 42 can be formed on the formation regions of the driving MISFETs Qd 1 and Qd 2 , the memory cell region can be made small.
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