JPH0652782B2 - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
- Publication number
- JPH0652782B2 JPH0652782B2 JP59180533A JP18053384A JPH0652782B2 JP H0652782 B2 JPH0652782 B2 JP H0652782B2 JP 59180533 A JP59180533 A JP 59180533A JP 18053384 A JP18053384 A JP 18053384A JP H0652782 B2 JPH0652782 B2 JP H0652782B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- voltage wiring
- insulating film
- reference voltage
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 156
- 239000012535 impurity Substances 0.000 claims description 51
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 description 35
- 230000010354 integration Effects 0.000 description 16
- 238000005468 ion implantation Methods 0.000 description 15
- 238000003860 storage Methods 0.000 description 15
- 108091006146 Channels Proteins 0.000 description 13
- 230000001965 increasing effect Effects 0.000 description 12
- 230000000694 effects Effects 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 11
- -1 boron ions Chemical class 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 238000006880 cross-coupling reaction Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000003870 refractory metal Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910016006 MoSi Inorganic materials 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 241000272470 Circus Species 0.000 description 1
- 241000206672 Gelidium Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
- G11C11/4125—Cells incorporating circuit means for protecting against loss of information
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、スタティック型ランダムアクセスメモリを備えた半
導体集積回路装置［以下、ＳＲＡＭ（Static Random Ac
cess Memory）という］に適用して有効な技術に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a semiconductor integrated circuit device, particularly, a semiconductor integrated circuit device including a static random access memory [hereinafter, SRAM (S tatic R andom A c
applied to cess M emory) that] a technique effectively.
［背景技術］ ＳＲＡＭを構成するそれぞれのメモリセルには、書き込
まれた情報を保持するために、２つの固定電位すなわち
高電圧及び低電圧が印加される電圧用配線が接続されて
いる。このうち基準電圧となる低電圧が印加される基準
電圧用配線は、前記メモリセルを構成するフリップフロ
ップ回路のＭＩＳＦＥＴの一方の半導体領域（ソース領
域又はドレイン領域）に接続されている。[Background Art] Two fixed potentials, that is, a voltage wiring to which a high voltage and a low voltage are applied, are connected to each memory cell forming the SRAM in order to retain written information. The reference voltage wiring to which a low voltage serving as a reference voltage is applied is connected to one semiconductor region (source region or drain region) of the MISFET of the flip-flop circuit that constitutes the memory cell.
この基準電圧用配線と前記半導体領域との接続に必要な
マスク合せ余裕を省略し、集積度を向上するために、基
準電圧用配線と前記半導体領域とは一体化された半導体
領域で構成されている。In order to omit the mask alignment margin necessary for connecting the reference voltage wiring and the semiconductor region and to improve the degree of integration, the reference voltage wiring and the semiconductor region are formed of an integrated semiconductor region. There is.
しかしながら、かかる技術における検討の結果、本発明
者は、以下の理由によって、ＳＲＡＭの集積度を向上す
ることが極めて困難になるという問題点を見い出した。However, as a result of studies on such a technique, the present inventor has found that it is extremely difficult to improve the integration degree of the SRAM for the following reason.
基準電圧用配線を半導体領域で構成したのでは、数百か
ら数十［Ω／□］程度その抵抗値が高いので、メモリセ
ルを流れる電流が基準電圧用配線を流れるときに該基準
電圧用配線の電位に変動を生じ易すい。このため、高電
位と低電位との差が小さくなる。すなわち、情報の書き
込み及び読み出し動作におけるマージンが小さくなり、
誤動作を生じ易い。この誤動作を抑制するには、基準電
圧用配線の断面々積を増大させ、半導体領域の抵抗値を
小さくする必要がある。また、所定毎のメモリセル間に
基準電圧用配線と接続するアルミニウム配線を多く走ら
せ、その電位の変動を抑制する等の必要がある。ところ
が、基準電圧用配線、アルミニウム配線の占有面積が大
きくなり、更に、基準電圧用配線と他方の半導体領域と
の間に、フィールド絶縁膜を形成するための余裕を設け
る必要があるので、メモリセルアレイにおけるそれらの
占有面積を著しく増大させてしまう。If the reference voltage wiring is composed of a semiconductor region, its resistance value is high by several hundreds to several tens [Ω / □]. Therefore, when the current flowing through the memory cell flows through the reference voltage wiring, It is easy to cause fluctuations in the potential of. Therefore, the difference between the high potential and the low potential becomes small. That is, the margin in the writing and reading operations of information becomes small,
Malfunctions are likely to occur. In order to suppress this malfunction, it is necessary to increase the cross-sectional area of the reference voltage wiring and reduce the resistance value of the semiconductor region. Further, it is necessary to run a large number of aluminum wirings connected to the reference voltage wirings between predetermined memory cells to suppress the fluctuation of the potential. However, the occupied area of the reference voltage wiring and the aluminum wiring becomes large, and further, it is necessary to provide a margin for forming a field insulating film between the reference voltage wiring and the other semiconductor region. Would significantly increase their footprint.
なお、基準電圧用配線が半導体領域で構成されているＳ
ＲＡＭについては、例えば、「Kim Hardee,Michael Gri
ffus,Ron Galvas.THPM 15.2:A 30nS 64K CMOS ROM.1984
IEEE International Solid-State Circuits Conferenc
e.」とあるのを「キム ハーディ，マイケル グリファ
ス，ロン ガルバス．ティエイチピーエム 15.2：ア３
０ナノセコンド ６４キロ シーモス ロム．１９８４
アイイーイーイー インターナショナル ソリッド−
ステート サーキッツ カンファレンス．（Kim Harde
e,Michael Griffus,Ron Galvas.THPM 15.2:A 30nS 64K
CMOS ROM.1984 IEEE International Solid-State Circu
its Conference.）」に記載されている。It should be noted that the S for which the reference voltage wiring is composed of a semiconductor region.
Regarding RAM, for example, "Kim Hardee, Michael Gri
ffus, Ron Galvas.THPM 15.2: A 30nS 64K CMOS ROM.1984
IEEE International Solid-State Circuits Conferenc
"e." means "Kim Hardy, Michael Griffus, Longalvas. THPM 15.2: 3
0 nanosecond 64 kg sea moss rom. 1984
IEE International Solid-
State Circuits Conference. (Kim Harde
e, Michael Griffus, Ron Galvas.THPM 15.2: A 30nS 64K
CMOS ROM.1984 IEEE International Solid-State Circu
its Conference.) ”.
［発明の目的］ 本発明の目的は、半導体集積回路装置の集積度を向上す
ることが可能な技術手段を提供することにある。[Object of the Invention] An object of the present invention is to provide a technical means capable of improving the degree of integration of a semiconductor integrated circuit device.
本発明の他の目的は、ＳＲＡＭにおいて、書き込み及び
読み出し動作の誤動作を抑制し、その電気的信頼性を向
上することが可能な技術を提供することにある。Another object of the present invention is to provide a technique capable of suppressing malfunction of write and read operations in an SRAM and improving its electrical reliability.
本発明の他の目的は、ＳＲＡＭにおいて、基準電圧用配
線の抵抗値を低減することが可能な技術を提供すること
にある。Another object of the present invention is to provide a technique capable of reducing the resistance value of a reference voltage wiring in an SRAM.
本発明の他の目的は、ＳＲＡＭにおいて、アルファ線に
より生じるソフトエラーを低減することが可能な技術を
提供することにある。Another object of the present invention is to provide a technique capable of reducing soft errors caused by alpha rays in SRAM.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
［発明の概要］ 本発明によれば下記の構成により特徴づけられているも
のである。[Outline of the Invention] The present invention is characterized by the following configurations.
半導体基体に形成された、互いに並行し延在する複数の
データ線対と、前記複数のデータ線対と交差する方向で
互いに並行して延在する複数のワード線と、行列状に配
置された複数のメモリセルと、前記メモリセルに電圧を
供給するための基準電圧用配線および電源電圧用配線と
を具備し、前記各メモリセルは、互いに交差結合され、
かつ、それらの一方の半導体領域が前記基準電圧用配線
に電気的接続された一対のＭＩＳＦＥＴと、前記一対の
ＭＩＳＦＥＴの他方の半導体領域と前記電源電圧用配線
との間にそれぞれ電気的接続された抵抗素子又はＭＩＳ
ＦＥＴからなる負荷素子と、前記交差結合された一対の
ＭＩＳＦＥＴの前記他方の半導体領域と前記データ線対
との間にそれぞれ電気的接続された一対のスイッチ用Ｍ
ＩＳＦＥＴとで構成されてなる半導体集積回路装置にあ
って、前記基準電圧用配線および前記ワード線は同一材
料で構成され、それら基準電圧用配線、ワード線および
前記交差結合された一対のＭＩＳＦＥＴのゲートの両側
部には異方性エッチングにより選択的に残された絶縁膜
を有し、かつ、前記基準電圧用配線は前記半導体基体に
選択酸化形成されたフィールド絶縁膜上に前記ワード線
と同一方向に沿って延在してなり、前記電源用配線の一
部が前記基準電圧用配線に被覆された絶縁膜を介してそ
の基準電圧用配線上および前記基準電圧用配線の両側部
に選択的に残された絶縁膜上に重ね合うように延在し、
前記基準電圧用配線の配線抵抗は前記電源用配線の配線
抵抗よりも低くされてなり、さらに前記交差結合された
一対のＭＩＳＦＥＴの半導体領域は当該一対のＭＩＳＦ
ＥＴのゲートをマスクとして選択形成された低濃度の領
域と当該ＭＩＳＦＥＴのゲートおよび当該ＭＩＳＦＥＴ
のゲートの両側部に選択的に残された絶縁膜をマスクと
して選択形成された高濃度の領域とから成り、また当該
一対のＭＩＳＦＥＴの半導体領域の底部に接するよう
に、前記交差結合された一対のＭＩＳＦＥＴのゲートお
よび当該ＭＩＳＦＥＴのゲートの両側部に選択的に残さ
れた絶縁膜をマスクとして選択形成された他の導電型半
導体領域を有することを特徴とする。A plurality of data line pairs formed on the semiconductor substrate and extending in parallel with each other, and a plurality of word lines extending in parallel with each other in a direction intersecting with the plurality of data line pairs are arranged in a matrix. A plurality of memory cells, and a reference voltage wiring and a power supply voltage wiring for supplying a voltage to the memory cells, the memory cells are cross-coupled to each other,
In addition, one of the semiconductor regions is electrically connected to the pair of MISFETs electrically connected to the reference voltage wiring, and the other semiconductor region of the pair of MISFETs is electrically connected to the power supply voltage wiring. Resistance element or MIS
A pair of switches M electrically connected between the load element formed of the FET, the other semiconductor region of the pair of cross-coupled MISFETs, and the data line pair.
In a semiconductor integrated circuit device composed of an ISFET, the reference voltage wiring and the word line are composed of the same material, and the reference voltage wiring, the word line and the gate of the pair of cross-coupled MISFETs. Has an insulating film selectively left by anisotropic etching, and the reference voltage wiring is formed in the same direction as the word line on a field insulating film formed by selective oxidation on the semiconductor substrate. Selectively extending on the reference voltage wiring and on both sides of the reference voltage wiring through an insulating film covered by the reference voltage wiring. Extending over the remaining insulating film,
The wiring resistance of the reference voltage wiring is lower than the wiring resistance of the power supply wiring, and the semiconductor region of the pair of cross-coupled MISFETs has the wiring resistance of the pair of MISSFs.
A low-concentration region selectively formed by using the ET gate as a mask, the gate of the MISFET, and the MISFET
And a high-concentration region selectively formed by using insulating films selectively left on both sides of the pair of gates as a mask, and the cross-coupled pair are in contact with the bottoms of the semiconductor regions of the pair of MISFETs. Of MISFET and another conductive type semiconductor region selectively formed by using the insulating film selectively left on both sides of the gate of the MISFET as a mask.
以下、本発明の構成について、本発明を、２つの抵抗素
子と２つのＭＩＳＦＥＴとでメモリセルのフリップフロ
ップ回路を構成したＳＲＡＭに適用した一実施例ととも
に説明する。Hereinafter, the configuration of the present invention will be described together with an embodiment in which the present invention is applied to an SRAM in which a flip-flop circuit of a memory cell is configured by two resistance elements and two MISFETs.
［実施例］ 第１図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す等価回路図である。[Embodiment] FIG. 1 is an SRAM for explaining an embodiment of the present invention.
3 is an equivalent circuit diagram showing the memory cell of FIG.
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。In all the drawings of the embodiments, those having the same function are designated by the same reference numerals, and the repeated description thereof will be omitted.
第１図において、ＷＬはワード線であり、行方向に延在
し、列方向に複数本設けられている（以下、ワード線の
延在する方向を行方向という）。ワード線ＷＬは、後述
するスイッチ用ＭＩＳＦＥＴを制御するためのものであ
る。In FIG. 1, WL is a word line, which extends in the row direction and is provided in plural in the column direction (hereinafter, the extending direction of the word line is referred to as the row direction). The word line WL is for controlling a switch MISFET described later.
ＤＬ、▲▼はデータ線であり、列方向に延在し、行
方向に複数本設けられている（以下、データ線の延在す
る方向を列方向という）。このデータ線ＤＬ、▲▼
は、後述するメモリセルと書込回路又は読出回路との間
で情報となる電荷を伝達するためのものである。DL and ▲ ▼ are data lines, which extend in the column direction and are provided in plural in the row direction (hereinafter, the direction in which the data lines extend is referred to as the column direction). This data line DL, ▲ ▼
Is for transmitting electric charge as information between a memory cell and a writing circuit or a reading circuit described later.
Ｑ１、Ｑ２はＭＩＳＦＥＴであり、一端が後述する抵抗
素子を介して電源電圧用配線Ｖｃｃ（例えば、5.0
［Ｖ］）、他方のＭＩＳＦＥＴＱ２、Ｑ１のゲート電極
及びスイッチ用ＭＩＳＦＥＴに接続され、他端が基準電
圧用配線Ｖｓｓ（例えば、０［Ｖ］）に接続されてい
る。Q 1 and Q 2 are MISFETs, one end of which is connected to a power supply voltage wiring Vcc (for example, 5.0
[V]), and is connected to the gate electrodes of the other MISFETs Q 2 and Q 1 and the switch MISFET, and the other end is connected to the reference voltage wiring Vss (for example, 0 [V]).
Ｒ１、Ｒ２は抵抗素子である。この抵抗素子Ｒ１、Ｒ２
は、電源電圧用配線Ｖｃｃから流れる電流量を制御し、
書き込まれた情報を安定に保持するためのものである。
抵抗素子Ｒ１、Ｒ２は、後述するがセルフバイアスされ
るようになっている。R 1 and R 2 are resistance elements. The resistance elements R 1 and R 2
Controls the amount of current flowing from the power supply voltage wiring Vcc,
This is for stably holding the written information.
The resistance elements R 1 and R 2 are adapted to be self-biased, which will be described later.
一対の入出力端子を有するフリップフロップ回路は、２
つのＭＩＳＦＥＴＱ１、Ｑ２と抵抗素子Ｒ１、Ｒ２とに
よって構成されている。このフリップフロップ回路は、
前記データ線ＤＬ、▲▼から伝達される“１”、
“０”の情報を記憶保持するためのものである。A flip-flop circuit having a pair of input / output terminals has two
It is composed of two MISFETs Q 1 and Q 2 and resistance elements R 1 and R 2 . This flip-flop circuit
“1” transmitted from the data line DL, ▲ ▼,
This is for storing and holding information of "0".
Ｑｓ１、Ｑｓ２はスイッチ用ＭＩＳＦＥＴであり、一端
がデータ線ＤＬ、▲▼に接続され、他端が前記フリ
ップフロップ回路の一対の入出力端子に接続されてい
る。このスイッチ用ＭＩＳＦＥＴＱｓ１、Ｑｓ２は、ワ
ード線ＷＬによって制御され、フリップフロップ回路と
データ線ＤＬ、▲▼との間でスイッチ機能をするた
めのものである。Q s1 and Q s2 are switch MISFETs, one end of which is connected to the data line DL, and the other end is connected to a pair of input / output terminals of the flip-flop circuit. The switch MISFETs Q s1 and Q s2 are controlled by the word line WL, and have a switching function between the flip-flop circuit and the data lines DL and ▲ ▼.
Ｃは情報蓄積用容量（寄生容量）であり、主として、一
方のＭＩＳＦＥＴＱ１、Ｑ２のゲート電極及び他方のＭ
ＩＳＦＥＴＱ２、Ｑ１の一方の半導体領域（ソース領域
又はドレイン領域）に付加されている。この情報蓄積用
容量Ｃは、メモリセルの情報となる電荷を蓄積するため
のものである。C is an information storage capacitance (parasitic capacitance), which is mainly a gate electrode of one of the MISFETs Q 1 and Q 2 and M of the other.
It is added to one of the semiconductor regions (source region or drain region) of the ISFETs Q 2 and Q 1 . The information storage capacitor C is for storing electric charges that become information of the memory cell.
ＳＲＡＭのメモリセルは、一対の入出力端子を有するフ
リップフロップ回路とスイッチ用ＭＩＳＦＥＴＱｓ１、
Ｑｓ２とによって構成されている。そして、メモリセル
は、ワード線ＷＬとデータ線ＤＬ、▲▼との所定交
差部に複数配置されて設けられており、メモリセルアレ
イを構成している。The memory cell of the SRAM includes a flip-flop circuit having a pair of input / output terminals and a switch MISFET Q s1 ,
And Q s2 . A plurality of memory cells are arranged at predetermined intersections between the word lines WL and the data lines DL, and form a memory cell array.
次に、本実施例の具体的な構成について説明する。Next, a specific configuration of this embodiment will be described.
第２図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す要部平面図、第３図は、第２図のII
I−III切断線における断面図である。なお、第２図及び
後述する第４図乃至第６図に示す平面図は、本実施例の
構成をわかり易すくするために、各導電層間に設けられ
るフィールド絶縁膜以外の絶縁膜は図示しない。FIG. 2 is an SRAM for explaining an embodiment of the present invention.
FIG. 3 is a plan view of an essential part showing the memory cell of FIG.
It is sectional drawing in a III-III cutting line. Note that, in the plan views shown in FIG. 2 and FIGS. 4 to 6 described later, insulating films other than the field insulating film provided between the conductive layers are not shown in order to facilitate understanding of the configuration of the present embodiment.
第２図及び第３図において、１は単結晶シリコンからな
るｎ−型の半導体基板である。この半導体基板１は、Ｓ
ＲＡＭを構成するためのものである。2 and 3, reference numeral 1 denotes an n − type semiconductor substrate made of single crystal silicon. This semiconductor substrate 1 is S
This is for configuring the RAM.
２はｐ−型のウエル領域であり、半導体基板１の所定主
面部に設けられている。このウエル領域２は、相補型の
ＭＩＳＦＥＴを構成するためのものである。A p − type well region 2 is provided on a predetermined main surface portion of the semiconductor substrate 1. The well region 2 is for forming a complementary MISFET.
３はフィールド絶縁膜であり、半導体素子形成領域間の
半導体基板１及びウエル領域２の主面上部に設けられて
いる。このフィールド絶縁膜３は、半導体素子間を電気
的に分離するためのものである。A field insulating film 3 is provided above the main surfaces of the semiconductor substrate 1 and the well region 2 between the semiconductor element forming regions. The field insulating film 3 is for electrically separating the semiconductor elements.
メモリセルを構成するＭＩＳＦＥＴＱ１、Ｑ２及びスイ
ッチ用ＭＩＳＦＥＴＱｓ１、Ｑｓ２は、フィールド絶縁
膜３によってその周囲を囲まれ規定されている。そし
て、ＭＩＳＦＥＴＱ２とスイッチ用ＭＩＳＦＥＴＱｓ２
は、一体的にフィールド絶縁膜３によって規定されてい
る。ＭＩＳＦＥＴＱ１とスイッチ用ＭＩＳＦＥＴＱｓ１
は、前記ＭＩＳＦＥＴＱ２とスイッチ用ＭＩＳＦＥＴＱ
ｓ２とに対して交差する位置に設けられる。ＭＩＳＦＥ
ＴＱ１、Ｑｓ１は互いにフィールド絶縁膜３によって分
離され、その周囲を規定されている。ＭＩＳＦＥＴＱ１
とスイッチ用ＭＩＳＦＥＴＱｓ１とは、フィールド絶縁
膜３の上部に設けられる導電層により交差結合が施され
るようになっている。The MISFETs Q 1 and Q 2 and the switch MISFETs Q s1 and Q s2 that constitute the memory cell are defined by being surrounded by the field insulating film 3. Then, the MISFET Q 2 and the switch MISFET Q s2
Are integrally defined by the field insulating film 3. MISFETQ 1 and switch MISFETQ s1
Is the MISFETQ 2 and the switch MISFETQ
It is provided at a position intersecting with s2 . MISFE
The TQ 1 and Q s1 are separated from each other by the field insulating film 3 and their peripheries are defined. MISFET Q 1
The switch MISFETQ s1 is configured to be cross-coupled by a conductive layer provided on the field insulating film 3.
４はｐ型のチャネルストッパ領域であり、フィールド絶
縁膜３下部のウエル領域２の主面部に設けられている。
このチャネルストッパ領域４は、寄生ＭＩＳＦＥＴを防
止し、半導体素子間を電気的により分離するためのもの
である。Reference numeral 4 denotes a p-type channel stopper region, which is provided on the main surface portion of the well region 2 below the field insulating film 3.
The channel stopper region 4 is for preventing the parasitic MISFET and electrically separating the semiconductor elements.
５は絶縁膜であり、半導体素子形成領域となる半導体基
板１及びウエル領域２の主面上部に設けられている。こ
の絶縁膜５は、主として、ＭＩＳＦＥＴのゲート絶縁膜
を構成するためのものである。Reference numeral 5 denotes an insulating film, which is provided above the main surfaces of the semiconductor substrate 1 and the well region 2 which are semiconductor element forming regions. The insulating film 5 is mainly for forming a gate insulating film of the MISFET.
６は接続孔であり、所定部の絶縁膜５を除去して設けら
れている。この接続孔６は、半導体素子（半導体領域）
と配線（半導体領域を形成するために不純物導入用マス
クとして用いる導電層）とを電気的に接続するためのも
のである。Reference numeral 6 denotes a connection hole, which is provided by removing the insulating film 5 at a predetermined portion. The connection hole 6 is a semiconductor element (semiconductor region).
And a wiring (a conductive layer used as an impurity introduction mask for forming a semiconductor region).
７Ａ乃至７Ｄは導電層であり、フィールド絶縁膜３又は
絶縁膜５の所定上部に延在して設けられている。Reference numerals 7A to 7D denote conductive layers, which are provided so as to extend on a predetermined upper portion of the field insulating film 3 or the insulating film 5.
導電層７Ａは、スイッチ用ＭＩＳＦＥＴＱｓ１、Ｑｓ２
形成領域の絶縁膜５上部に設けられ、フィールド絶縁膜
３上部を行方向に延在して設けられている。この導電層
７Ａは、スイッチ用ＭＩＳＦＥＴＱｓ１、Ｑｓ２形成領
域でゲート電極を構成し、それ以外の部分では、ワード
線ＷＬを構成するためのものである。The conductive layer 7A is composed of switch MISFETs Q s1 , Q s2.
It is provided on the insulating film 5 in the formation region and extends on the field insulating film 3 in the row direction. The conductive layer 7A serves as a gate electrode in the switch MISFET Q s1 and Q s2 forming region, and serves as a word line WL in the other portions.
導電層７Ｂは、接続孔６を通してフリップフロップ回路
を構成するＭＩＳＦＥＴＱ１、Ｑ２の一方の半導体領域
と電気的に接続するように設けられ、導電層７Ａと同様
に、フィールド絶縁膜３上部を行方向に延在して設けら
れている。この導電層７Ｂは、行方向に配置される複数
のメモリセルのそれぞれの一方の半導体領域に接続され
る基準電圧用配線Ｖｓｓを構成するためのものである。The conductive layer 7B is provided so as to be electrically connected to one of the semiconductor regions of the MISFETs Q 1 and Q 2 which form the flip-flop circuit through the connection hole 6, and, like the conductive layer 7A, the conductive layer 7B is formed above the field insulating film 3. It is provided extending in the direction. The conductive layer 7B is for forming the reference voltage wiring Vss connected to one semiconductor region of each of the plurality of memory cells arranged in the row direction.
導電層７Ａと導電層７Ｂとは、同一導電性材料で、同一
導電層に設けられており、それらが交差しないように、
互に離隔し、略平行に設けられている。The conductive layer 7A and the conductive layer 7B are made of the same conductive material and provided in the same conductive layer.
They are separated from each other and are provided substantially in parallel.
導電層７Ｃの一端部は、接続孔６を通してスイッチ用Ｍ
ＩＳＦＥＴＱｓ１の半導体領域と電気的に接続する。導
電層７Ｃの他端部は、フィールド絶縁膜３及び一方のＭ
ＩＳＦＥＴＱ２形成領域の絶縁膜５上部を延在し、接続
孔６を通して他方のＭＩＳＦＥＴＱ１の半導体領域と電
気的に接続するように設けられている。この導電層７Ｃ
は、絶縁膜５上部でＭＩＳＦＥＴＱ２のゲート電極を構
成し、かつ、スイッチ用ＭＩＳＦＥＴＱｓ１と他方のＭ
ＩＳＦＥＴＱ１との交差結合をするためのものである。One end of the conductive layer 7C is connected to the switch M through the connection hole 6.
It is electrically connected to the semiconductor region of ISFET Q s1 . The other end of the conductive layer 7C has the field insulating film 3 and one M
It is provided so as to extend above the insulating film 5 in the ISFET Q 2 formation region and be electrically connected to the semiconductor region of the other MISFET Q 1 through the connection hole 6. This conductive layer 7C
Is the gate electrode of the MISFET Q 2 above the insulating film 5, and the switching MISFET Q s1 and the other M
It is for cross-coupling with the ISFET Q 1 .
導電層７Ｄは、一端部が、接続孔６を通してスイッチ用
ＭＩＳＦＥＴＱｓ２の半導体領域と電気的に接続し、他
端部が、フィールド絶縁膜３及び他方のＭＩＳＦＥＴＱ
１形成領域の絶縁膜５上部を延在するように設けられて
いる。この導電層７Ｄは、絶縁膜５上部でＭＩＳＦＥＴ
Ｑ１のゲート電極を構成するためのものである。スイッ
チ用ＭＩＳＦＥＴＱｓ２とＭＩＳＦＥＴＱ２とは、前述
したように、半導体領域を一体的に構成してあるので、
この導電層で交差結合させる必要はない。なお、スイッ
チ用ＭＩＳＦＥＴＱｓ２とＭＩＳＦＥＴＱ２とは、スイ
ッチ用ＭＩＳＦＥＴＱｓ１とＭＩＳＦＥＴＱ１の交差結
合と同様に、導電層７Ｄを所定の形状にして交差給合さ
せてもよい。The conductive layer 7D has one end electrically connected to the semiconductor region of the switch MISFET Q s2 through the connection hole 6 and the other end electrically connected to the field insulating film 3 and the other MISFET Q.
It is provided so as to extend above the insulating film 5 in the first formation region. This conductive layer 7D is formed on the insulating film 5 above the MISFET.
This is for forming the gate electrode of Q 1 . As described above, the switch MISFET Q s2 and the MISFET Q 2 are integrated in the semiconductor region.
There is no need for cross coupling at this conductive layer. Note that the switching MISFET Q s2 and MISFET Q 2, like the cross-coupling of the switching MISFET Q s1 and MISFET Q 1, may be engaged cross feeding and the conductive layer 7D into a predetermined shape.
導電層７Ａ乃至７Ｄは、半導体領域よりも低い抵抗値の
導電性材料である、多結晶シリコンの上部にシリコンと
高融点金属との化合物であるシリサイドを設けたポリサ
イド（MoSi2/polySi,TiSi2/polySi,TaSi2/polySi,WSi2/
polySi）で構成する。また、導電層７Ａ乃至７Ｄは、そ
の導電性材料として、シリサイド（MoSi2,TiSi2,TaSi2,
WSi2）、高融点金属（Mo,Ti,Ta,W）等で構成してもよ
い。The conductive layers 7A to 7D are made of polycide (MoSi 2 / polySi, TiSi 2 ) in which silicide, which is a compound of silicon and a refractory metal, is provided on top of polycrystalline silicon, which is a conductive material having a resistance value lower than that of the semiconductor region. / polySi, TaSi 2 / polySi, WSi 2 /
polySi). The conductive layers 7A to 7D are made of silicide (MoSi 2 , TiSi 2 , TaSi 2 ,
WSi 2 ), refractory metal (Mo, Ti, Ta, W) or the like may be used.
導電層７Ａ乃至７Ｄは、ポリサイド、シリサイド、高融
点金属等の導電性材料で構成することにより、数［Ω／
□］以下の抵抗値にすることができる。これによって、
導電層７Ｂ（基準電圧用配線Ｖｓｓ）は、半導体領域で
構成した場合に比べその抵抗値が１桁程度以下に小さく
なる。これによって、導電層７Ｂを半導体領域で構成す
るよりも縮小できるので、特に、メモリセルアレイおけ
る行方向の占有面積を著しく低減することができる。さ
らに、所定毎のメモリセル間にアルミニウム配線を走ら
せ、導電層７Ｂと接続してその電位の変動を抑制する等
の必要があるが、導電層７Ｂは、その抵抗値が低く、前
記アルミニウム配線の本数を低減することができるの
で、特に、メモリセルアレイにおける列方向の集積度を
向上することができる。The conductive layers 7A to 7D are made of a conductive material such as polycide, silicide, or a refractory metal, so
□] The resistance value can be the following. by this,
The resistance value of the conductive layer 7B (reference voltage wiring Vss) is reduced to about one digit or less as compared with the case where it is formed of a semiconductor region. As a result, the conductive layer 7B can be made smaller than that formed of a semiconductor region, so that the occupied area in the row direction in the memory cell array can be remarkably reduced. Further, it is necessary to run an aluminum wiring between predetermined memory cells and connect it to the conductive layer 7B to suppress the fluctuation of the potential thereof. However, the conductive layer 7B has a low resistance value and the aluminum wiring Since the number can be reduced, the degree of integration in the column direction in the memory cell array can be improved.
また、導電層７Ｂは、抵抗値が低いので、メモリセルを
流れる電流によってその電位に変動を生じることを抑制
することができる。これによって、情報の書き込み及び
読み出し動作におけるマージンを大きくすることができ
るので、誤動作を防止することができる。Further, since the conductive layer 7B has a low resistance value, it is possible to prevent the potential of the conductive layer 7B from fluctuating due to the current flowing through the memory cell. As a result, it is possible to increase the margin in the information writing and reading operations, so that it is possible to prevent malfunction.
また、低い抵抗値の導電層７Ｃを延在してフリップフロ
ップ回路の交差結合をすることにより、導電層７Ｃと導
電層７Ｄとの間に交差結合のための導電層を同一導電層
又は異なる導電層で設ける必要がなくなるので、それら
の間の距離（ＭＩＳＦＥＴＱ１、Ｑ２のゲート電極間ピ
ッチ）を縮小することができる。これによって、フリッ
プフロップ回路、すなわち、メモリセルの占有面積を縮
小することができるので、特に、メモリセルアレイにお
ける列方向の集積度を向上することができる。In addition, by extending the conductive layer 7C having a low resistance value to cross-couple the flip-flop circuit, the conductive layers for cross-coupling may be formed in the same conductive layer or different conductive layers between the conductive layers 7C and 7D. Since it is not necessary to provide the layers, the distance between them (the pitch between the gate electrodes of the MISFETs Q 1 and Q 2 ) can be reduced. As a result, the area occupied by the flip-flop circuit, that is, the memory cell can be reduced, so that the degree of integration in the column direction of the memory cell array can be improved.
導電層７Ａ乃至７Ｄは、製造工程における第１層目の導
電層形成工程により形成される。The conductive layers 7A to 7D are formed in the first conductive layer forming step in the manufacturing process.
８はｎ−型の半導体領域であり、スイッチ用ＭＩＳＦＥ
ＴＱｓ１、Ｑｓ２、ＭＩＳＦＥＴＱ１、Ｑ２形成領域と
なる導電層７Ａ、７Ｃ、７Ｄの両側部、（ソース領域又
はドレイン領域とチャネルが形成される領域との間）の
ウエル領域２の主面部に設けられている。この半導体領
域８は、ＬＤＤ（Lightly Doped Drain）構造を構成す
るためのものである。Reference numeral 8 denotes an n − type semiconductor region, which is a switch MISFE.
TQ s1 , Q s2 , both sides of the conductive layers 7A, 7C, 7D to be the MISFET Q 1 , Q 2 forming regions, and the main surface portion of the well region 2 (between the source region or the drain region and the region where the channel is formed). It is provided in. The semiconductor region 8 is for constituting the LDD (L ightly D oped D rain ) structure.
この半導体領域８は、後述する実質的なソース領域又は
ドレイン領域となる半導体領域に比べて低い不純物濃度
を有している。これによって、ドレイン接合近傍におけ
る電界強度を低くできるので、ＭＩＳＦＥＴのｐｎ接合
耐圧（ドレイン耐圧）を向上することができる。The semiconductor region 8 has a lower impurity concentration than a semiconductor region which will be a substantial source region or drain region described later. As a result, the electric field strength in the vicinity of the drain junction can be lowered, so that the pn junction breakdown voltage (drain breakdown voltage) of the MISFET can be improved.
また、半導体領域８は、接合深さ（ｘｊ）を浅く形成す
るので、ゲート電極下部（チャネルが形成される領域）
への回り込みを小さくすることができる。これによっ
て、短チャネル効果を抑制することができる。Further, since the semiconductor region 8 is formed to have a shallow junction depth (xj), it is below the gate electrode (region where the channel is formed).
It is possible to reduce the wraparound. Thereby, the short channel effect can be suppressed.
半導体領域８は、主として、導電層７Ａ、７Ｃ、７Ｄを
不純物導入用マスクとして用い、イオン注入技術によっ
て形成するので、導電層７Ａ、７Ｃ、７Ｄに対して自己
整合で構成される。The semiconductor region 8 is mainly formed by the ion implantation technique using the conductive layers 7A, 7C and 7D as an impurity introduction mask, and therefore is self-aligned with the conductive layers 7A, 7C and 7D.
９は不純物導入用マスクであり、導電層７Ａ乃至７Ｄの
両側部にそれらに対して自己整合で設けられている。こ
の不純物導入用マスク９は、実質的なソース領域又はド
レイン領域を構成するのに使用されるもので、主とし
て、ＬＤＤ構造を構成するためのものである。なお、不
純物導入用マスク９は、フリップフロップ回路のＭＩＳ
ＦＥＴのゲート電極上に形成された抵抗素子が、ゲート
電極とずれて重ねられた場合に、半導体領域から抵抗素
子が受ける電界の影響を低減することができる。An impurity introduction mask 9 is provided on both sides of the conductive layers 7A to 7D in a self-aligned manner. The impurity introduction mask 9 is used to form a substantial source region or drain region, and is mainly used to form an LDD structure. The impurity introducing mask 9 is used for the MIS of the flip-flop circuit.
When the resistance element formed on the gate electrode of the FET is overlapped with the gate electrode with a shift, the influence of the electric field received by the resistance element from the semiconductor region can be reduced.
１０はｎ＋型の半導体領域であり、導電層７Ａ、７Ｃ、
７Ｄの両側部の絶縁膜５を介したウエル領域２主面部、
又は、導電層７Ｂ、７Ｃ、７Ｄの下部の接続孔６部のウ
エル領域２主面部に設けられている。この半導体領域１
０は、ＭＩＳＦＥＴの実質的なソース領域又はドレイン
領域、或いは、フリップフロップ回路の交差結合用配線
を構成するためのものである。Reference numeral 10 denotes an n + type semiconductor region, which includes conductive layers 7A, 7C,
7D main surface of the well region 2 via the insulating film 5 on both sides,
Alternatively, it is provided in the main surface portion of the well region 2 in the connection hole 6 portion below the conductive layers 7B, 7C, 7D. This semiconductor region 1
0 is for forming a substantial source region or drain region of the MISFET or a cross coupling wiring of the flip-flop circuit.
半導体領域１０は、前記不純物導入用マスク９を用い、
イオン注入技術で不純物を導入して形成するので、不純
物導入用マスク９、又は、導電層７Ａ乃至７Ｄに対して
自己整合で構成される。The semiconductor region 10 uses the impurity introduction mask 9 and
Since it is formed by introducing impurities by the ion implantation technique, it is configured by self-alignment with the impurity introduction mask 9 or the conductive layers 7A to 7D.
１１はｐ＋型の半導体領域であり、所定の半導体領域１
０下部のウエル領域２主面部に、半導体領域１０と接触
して設けられている。Reference numeral 11 denotes a p + type semiconductor region, which is a predetermined semiconductor region 1
It is provided in contact with the semiconductor region 10 on the main surface of the well region 2 below 0.
この半導体領域１１は、特に、フリップフロップ回路の
ＭＩＳＦＥＴＱ１、Ｑ２の半導体領域１０の下部、スイ
ッチ用ＭＩＳＦＥＴＱｓ１、Ｑｓ２の一方の半導体領域
１０の下部（第２図では、１１（ｐ＋）と表示して点線
で囲まれた領域の半導体領域１０下部）に設けられてい
る。すなわち、半導体領域１１は、メモリセルにおける
情報となる電荷の蓄積量を増大させるのに寄与する部分
に設けられている。半導体領域１１は、ウエル領域２と
半導体領域１０とのｐｎ接合に比べて不純物濃度が高い
もの同志のｐｎ接合であり、接合容量を増大させ、情報
蓄積用容量Ｃの情報となる電荷の蓄積量を増大させてい
る。この情報となる電荷の蓄積量を増大させることによ
って、アルファ（以下、αという）線により生じるソフ
トエラーを防止することができる。また、半導体領域１
１は、ウエル領域２に比べて高い不純物濃度で構成して
いるので、α線により生じる少数キャリアの不要な侵入
を抑制するバリア効果を高めることができ、前記と同様
にソフトエラーを防止することができる。This semiconductor region 11 is, in particular, a lower part of the semiconductor region 10 of the MISFETs Q 1 and Q 2 of the flip-flop circuit, and a lower part of the semiconductor region 10 of one of the switch MISFETs Q s1 and Q s2 (11 (p + ) in FIG. 2). Is provided below the semiconductor region 10 in a region surrounded by a dotted line. That is, the semiconductor region 11 is provided in a portion that contributes to increasing the amount of accumulated electric charge that becomes information in the memory cell. The semiconductor region 11 is a pn junction that has a higher impurity concentration than the pn junction between the well region 2 and the semiconductor region 10 and is a pn junction of the same type. Is increasing. By increasing the amount of accumulated electric charge that becomes this information, it is possible to prevent a soft error caused by an alpha (hereinafter referred to as α) ray. In addition, the semiconductor region 1
Since 1 has a higher impurity concentration than the well region 2, it is possible to enhance the barrier effect of suppressing unnecessary intrusion of minority carriers caused by α-rays, and prevent soft error as in the above. You can
また、半導体領域１１は、前記不純物導入用マスク９を
用い、イオン注入技術で不純物を導入して形成するの
で、チャネルが形成される領域に達しないように構成さ
れ、不純物導入用マスク９、又は、導電層７Ｃ、７Ｄに
対して自己整合で構成される。これによって、半導体領
域１１を構成するための製造工程におけるマスク合せ余
裕度を必要としなくなるので、ＳＲＡＭの集積度を向上
することができる。Further, since the semiconductor region 11 is formed by using the impurity introduction mask 9 and introducing impurities by the ion implantation technique, it is configured so as not to reach the region where the channel is formed. , And are self-aligned with the conductive layers 7C and 7D. This eliminates the need for a mask alignment margin in the manufacturing process for forming the semiconductor region 11, so that the degree of integration of the SRAM can be improved.
また、半導体領域１１を構成する不純物（例えば、ボロ
ンイオン）は、半導体領域１０を構成する不純物（例え
ば、ヒ素イオン）に比べて拡散速度が速く、同一の不純
物導入用マスク９を使用するので、半導体領域１１は、
半導体領域１０にそって或いは半導体領域１０を包み込
むように設けられる。これによって、半導体領域１１と
半導体領域１０とのｐｎ接合面積を増大させることがで
きるので、接合容量をより増大又はバリア効果をより高
めることができる。Further, the impurities (for example, boron ions) forming the semiconductor region 11 have a higher diffusion rate than the impurities (for example, arsenic ions) forming the semiconductor region 10, and use the same impurity introduction mask 9. The semiconductor region 11 is
It is provided along the semiconductor region 10 or so as to surround the semiconductor region 10. As a result, the pn junction area between the semiconductor region 11 and the semiconductor region 10 can be increased, so that the junction capacitance or the barrier effect can be further increased.
また、半導体領域１１は、少なくとも半導体領域８下
部、すなわち、半導体領域１０とウエル領域２とのｐｎ
接合部からチャネルが形成される領域に伸びる空乏領域
を抑制する部分に設けられている。これによって、ソー
ス領域及びドレイン領域間となる半導体領域１０間の空
乏領域の結合を防止することができるので、パンチスル
ーを防止することができる。このパンチスルーを防止す
ることによって、短チャネル効果を低減することができ
る。The semiconductor region 11 is at least below the semiconductor region 8, that is, the pn of the semiconductor region 10 and the well region 2.
It is provided in a portion that suppresses the depletion region extending from the junction to the region where the channel is formed. This can prevent the depletion region from coupling between the semiconductor regions 10 between the source region and the drain region, so that punch-through can be prevented. By preventing this punch-through, the short channel effect can be reduced.
なお、半導体領域１１は、単にバリア効果を高めるため
に使用してもよく、その場合には、半導体領域１０と適
度に離隔させてもよい。The semiconductor region 11 may be used simply for enhancing the barrier effect, and in that case, it may be appropriately separated from the semiconductor region 10.
また、半導体領域１０は導電層７Ａ、７Ｃ、７Ｄを不純
物導入用マスクとして用いて構成し、半導体領域１１は
不純物導入用マスク９を用いて構成し、半導体領域８を
設けなくともよい。The semiconductor region 10 may be formed by using the conductive layers 7A, 7C, and 7D as an impurity introduction mask, the semiconductor region 11 may be formed by using the impurity introduction mask 9, and the semiconductor region 8 may not be provided.
スイッチ用ＭＩＳＦＥＴＱｓ１、Ｑｓ２は、主として、
ウエル領域２、絶縁膜５、導電層７Ａ、一対の半導体領
域８、一対の半導体領域１０及び半導体領域１１によっ
て構成されている。The switch MISFETs Q s1 and Q s2 are mainly
The well region 2, the insulating film 5, the conductive layer 7A, the pair of semiconductor regions 8, the pair of semiconductor regions 10, and the semiconductor region 11 are included.
ＭＩＳＦＥＴＱ１は、主として、ウエル領域２、絶縁膜
５、導電層７Ｄ、一対の半導体領域８、一対の半導体領
域１０及び半導体領域１１によって構成されている。The MISFET Q 1 is mainly composed of a well region 2, an insulating film 5, a conductive layer 7D, a pair of semiconductor regions 8, a pair of semiconductor regions 10 and a semiconductor region 11.
ＭＩＳＦＥＴＱ２は、主として、ウエル領域２、絶縁膜
５、導電層７Ｃ、一対の半導体領域８、一対の半導体領
域１０及び半導体領域１１によって構成されている。The MISFET Q 2 is mainly composed of a well region 2, an insulating film 5, a conductive layer 7C, a pair of semiconductor regions 8, a pair of semiconductor regions 10 and a semiconductor region 11.
１２は絶縁膜であり、導電層７Ａ乃至７Ｄ、半導体領域
１０等を覆うように設けられている。この絶縁膜１２
は、導電層７Ａ乃至７Ｄ、半導体領域１０等とその上部
に設けられる導電層とを電気的に分離するためのもので
ある。An insulating film 12 is provided so as to cover the conductive layers 7A to 7D, the semiconductor region 10, and the like. This insulating film 12
Is for electrically separating the conductive layers 7A to 7D, the semiconductor region 10 and the like from the conductive layer provided thereon.
また、絶縁膜１２は、抵抗素子Ｒ１、Ｒ２をセルフバイ
アスさせるＭＩＳ型構造を構成するためのゲート絶縁膜
として、さらに、情報蓄積用容量Ｃを構成するための絶
縁膜として使用される。Further, the insulating film 12 is used as a gate insulating film for forming a MIS type structure in which the resistance elements R 1 and R 2 are self-biased, and further as an insulating film for forming an information storage capacitor C.
１３は接続孔であり、所定の導電層７Ｃ、７Ｄ及び半導
体領域１０上部の絶縁膜１２を除去して設けられてい
る。この接続孔１３は、所定の導電層７Ｃ、７Ｄ及び半
導体領域１０とその上部に設けられる導電層とを電気的
に接続するためのものである。Reference numeral 13 is a connection hole, which is provided by removing the predetermined conductive layers 7C and 7D and the insulating film 12 above the semiconductor region 10. The connection hole 13 is for electrically connecting the predetermined conductive layers 7C and 7D and the semiconductor region 10 to the conductive layer provided on the semiconductor region 10.
１４Ａは導電層であり、導電層７Ｂ（基準電圧用配線Ｖ
ｓｓ）と重ね合わされ、かつ、絶縁膜１２上部を導電層
７Ｂと略同様の行方向に延在して設けられている。この
導電層１４Ａは、行方向に配置されるメモリセルのそれ
ぞれに接続される電源電圧用配線Ｖｃｃを構成するため
のものである。14A is a conductive layer, and the conductive layer 7B (reference voltage wiring V
ss), and the upper part of the insulating film 12 is provided to extend in the row direction substantially similar to the conductive layer 7B. The conductive layer 14A is for forming the power supply voltage wiring Vcc connected to each of the memory cells arranged in the row direction.
導電層１４Ａ（電源電圧用配線Ｖｃｃ）と導電層７Ｂ
（基準電圧用配線Ｖｓｓ）とを絶縁膜１２を介在させて
重ね合わせたことによって、情報蓄積用容量Ｃの情報と
なる電荷の蓄積量を増大することができる。この情報蓄
積用容量Ｃの蓄積量の増大は、導電層１４Ａと半導体領
域で構成した基準電圧用配線とを重ね合わせたものに比
べて、絶縁膜の膜厚が薄くなるので、大きなものにする
ことができる。情報蓄積用容量Ｃの蓄積量の増大によっ
て、α線により生じるソフトエラーを防止することがで
きる。Conductive layer 14A (wiring for power supply voltage Vcc) and conductive layer 7B
By superimposing (the reference voltage wiring Vss) with the insulating film 12 interposed, it is possible to increase the amount of accumulated electric charges serving as information of the information storage capacitor C. The increase in the storage amount of the information storage capacitor C is large because the thickness of the insulating film is smaller than that in the case where the conductive layer 14A and the reference voltage wiring formed of the semiconductor region are superposed. be able to. By increasing the storage amount of the information storage capacity C, it is possible to prevent a soft error caused by α rays.
また、導電層７Ｂの所定部を、その他の部分よりも大き
な面積で構成し、導電層１４Ａの所定部を、その他の部
分よりも大きな面積で構成し、導電層７Ｂの所定部と導
電層１４Ａの所定部とを重ね合わせて、さらに情報蓄積
用容量Ｃの蓄積量を増大させてもよい。Further, the predetermined portion of the conductive layer 7B is formed with a larger area than the other portion, the predetermined portion of the conductive layer 14A is formed with a larger area than the other portion, and the predetermined portion of the conductive layer 7B and the conductive layer 14A are formed. It is also possible to further increase the storage amount of the information storage capacity C by superimposing it on the predetermined part of.
１４Ｂは抵抗素子であり、一端部が導電層１４Ａに電気
的に接続され、他端部が接続孔６、１３を通して導電層
７Ｃ、半導体領域１０又は導電層７Ｄ、半導体領域１０
に電気的に接続されている。この抵抗素子１４Ｂは、抵
抗素子Ｒ１、Ｒ２を構成するためのものである。Reference numeral 14B is a resistance element, one end of which is electrically connected to the conductive layer 14A and the other end of which is connected to the conductive layer 7C, the semiconductor region 10 or the conductive layer 7D, and the semiconductor region 10 through the connection holes 6 and 13.
Electrically connected to. The resistance element 14B is for configuring the resistance elements R 1 and R 2 .
抵抗素子１４Ｂは、絶縁膜１２を介して、導電層７Ｃ又
は導電層７Ｄと重ね合わされ、略同様の列方向に延在し
て設けられている。すなわち、導電層７Ｃ又は導電層７
Ｄをゲート電極、絶縁膜１２を絶縁物、抵抗素子１４Ｂ
を半導体とするＭＩＳ型構造を構成している。これは、
ＭＩＳＦＥＴＱ１の導電層７Ｄ（ゲート電極）が“Hig
h”レベルの電位に印加され、ＭＩＳＦＥＴＱ２の導電
層７Ｃ（ゲート電極）が“Low”レベルの電位に印加さ
れた時に、抵抗素子１４Ｂ（Ｒ２）は、導電層７Ｄの電
界効果によって電源電圧用配線Ｖｃｃからの電流が流れ
易すくなり、抵抗素子１４Ｂ（Ｒ１）は、導電層７Ｃ及
び不純物導入用マスク９がＭＩＳＦＥＴＱ２のドレイン
領域からの電界を遮断するので、電源電圧用配線Ｖｃｃ
からの電流が流れにくくなる（セルフバイアス）。すな
わち、抵抗素子１４Ｂ（Ｒ１、Ｒ２）は、メモリセルに
書き込まれた情報（電圧）によってその抵抗値を変化さ
せ、“１”、“０”の電圧差を明確にする方向に電流を
供給することができるので、情報となる電荷を安定に保
持することができる。The resistance element 14B is provided so as to overlap with the conductive layer 7C or the conductive layer 7D via the insulating film 12 and extend in a substantially similar column direction. That is, the conductive layer 7C or the conductive layer 7
D is a gate electrode, insulating film 12 is an insulator, and resistance element 14B
To form a MIS type structure. this is,
MISFET Q 1 of the conductive layer 7D (gate electrode) is "Hig
"is applied to the level of potential, MISFET Q 2 conductive layer 7C (gate electrode) is" h when applied to Low "level potential, the resistor element 14B (R 2), the power supply voltage by the electric field effect of the conductive layer 7D The current from the wiring Vcc for use becomes easy to flow, and the conductive layer 7C and the mask 9 for introducing impurities block the electric field from the drain region of the MISFET Q 2 in the resistance element 14B (R 1 ).
It becomes difficult for the current from to flow (self-bias). That is, the resistance element 14B (R 1 , R 2 ) changes its resistance value according to the information (voltage) written in the memory cell, and applies a current in the direction of clarifying the voltage difference between “1” and “0”. Since it can be supplied, the electric charge as information can be stably held.
導電層１４Ａ及び抵抗素子１４Ｂは、製造工程における
第２層目の導電層形成工程によって形成され、例えば、
化学的気相析出（以下、ＣＶＤという）技術で形成した
多結晶シリコンで構成する。そして、導電層１４Ａは、
多結晶シリコンに抵抗値を低減するための不純物を導入
し、抵抗素子１４Ｂは、多結晶シリコンのまま又はそれ
に適度に導電層１４Ａよりも少ない量の不純物を導入し
て形成する。この前記導電層１４Ａを構成する不純物の
導入は、例えば、ヒ素イオンを用い、イオン注入技術で
導入する。イオン注入技術による不純物の導入は、熱拡
散技術に比べ、導電層１４Ａの抵抗値の制御性は極めて
良好になる。The conductive layer 14A and the resistive element 14B are formed by the second conductive layer forming step in the manufacturing process,
It is composed of polycrystalline silicon formed by a chemical vapor deposition (hereinafter referred to as CVD) technique. Then, the conductive layer 14A is
Impurities for reducing the resistance value are introduced into the polycrystalline silicon, and the resistance element 14B is formed by using the polycrystalline silicon as it is or by appropriately introducing an amount of impurities into the polycrystalline silicon that is smaller than that of the conductive layer 14A. The impurities forming the conductive layer 14A are introduced by an ion implantation technique using, for example, arsenic ions. The introduction of impurities by the ion implantation technique makes the controllability of the resistance value of the conductive layer 14A extremely excellent as compared with the thermal diffusion technique.
また、イオン注入技術による不純物の導入は、熱拡散技
術に比べて、不純物導入用マスク下部への回り込みが小
さいので、加工寸法の余裕度を低減することができ、抵
抗素子１４Ｂの縮小又は抵抗素子１４Ｂを充分に長く構
成することができる。Further, the introduction of impurities by the ion implantation technique has a smaller wraparound to the lower portion of the impurity introduction mask as compared with the thermal diffusion technique. 14B can be configured to be sufficiently long.
また、第２層目の導電層形成工程では、フリップフロッ
プ回路の交差結合等の配線を構成する必要がなく、導電
層１４Ａと抵抗素子１４Ｂとのマスク合せ余裕度を考慮
するだけでよいので、抵抗素子１４Ｂの縮小又は抵抗素
子１４Ｂを導電層１４Ａと接続孔１３との間で充分に長
く構成することができる。Further, in the second conductive layer forming step, it is not necessary to configure wiring such as cross coupling of flip-flop circuits, and it is sufficient to consider the mask alignment margin between the conductive layer 14A and the resistance element 14B. The resistance element 14B can be reduced or the resistance element 14B can be configured to be sufficiently long between the conductive layer 14A and the connection hole 13.
前記抵抗素子１４Ｂを充分に長く構成することにより、
その抵抗値を増大することができ、情報を保持するため
に、抵抗素子１４Ｂから流れるスタンバイ電流を小さく
することができる。By making the resistance element 14B sufficiently long,
The resistance value can be increased, and the standby current flowing from the resistance element 14B can be reduced in order to retain information.
また、前記抵抗素子１４Ｂを充分に長く構成することに
より、抵抗素子１４Ｂと導電層１４Ａとの接合部、又
は、抵抗素子１４Ｂと半導体領域１０、導電層７Ｃ、７
Ｄとの接合部から抵抗素子１４Ｂの内部に形成される空
乏領域間の結合を防止することができる。これによっ
て、抵抗素子１４Ｂにおけるパンチスルーを防止するこ
とができる。Further, by forming the resistance element 14B sufficiently long, the junction between the resistance element 14B and the conductive layer 14A, or the resistance element 14B and the semiconductor region 10 and the conductive layers 7C and 7C.
It is possible to prevent coupling between the depletion region formed inside the resistance element 14B from the junction with D. As a result, punch through in the resistance element 14B can be prevented.
イオン注入技術による不純物の導入は、抵抗値の制御性
が良いので、周辺回路、例えば、入力保護回路の抵抗素
子の構成に使用してもよく、又、この入力保護回路の抵
抗素子は、導電層１４Ａと同一製造工程で、かつ、同程
度の抵抗値で構成してもよい。Since the introduction of impurities by the ion implantation technique has a good controllability of the resistance value, it may be used for the configuration of the peripheral circuit, for example, the resistance element of the input protection circuit. The layer 14A may have the same manufacturing process and the same resistance value.
１５は絶縁膜であり、導電層１４Ａ及び抵抗素子１４Ｂ
上部に設けられている。この絶縁膜１５は、導電層１４
Ａ及び抵抗素子１４Ｂとその上部に設けられる導電層と
の電気的な分離をするためのものである。Reference numeral 15 denotes an insulating film, which is a conductive layer 14A and a resistance element 14B.
It is provided on the upper part. The insulating film 15 is the conductive layer 14
This is for electrically separating A and the resistance element 14B from the conductive layer provided thereon.
１６は接続孔であり、スイッチ用ＭＩＳＦＥＴＱｓ１、
Ｑｓ２の一方の半導体領域１０上部の絶縁膜５、１２、
１５を除去して設けられている。この接続孔１６は、半
導体領域１０と絶縁膜１５の上部に設けられる導電層と
の電気的な接続をするためのものである。Reference numeral 16 is a connection hole, which is a switch MISFET Q s1 ,
Insulating films 5, 12 on the one semiconductor region 10 of Q s2 ,
It is provided by removing 15. The connection hole 16 is for making an electrical connection between the semiconductor region 10 and the conductive layer provided on the insulating film 15.
１７は導電層であり、接続孔１６を通して所定の半導体
領域１０と電気的に接続し、絶縁膜１５上部を導電層７
Ａ、７Ｂ、１４Ｂと交差するように列方向に延在し、導
電層７Ｃ、７Ｄ、抵抗素子１４Ｂと重ね合わされて設け
られている。この導電層１７は、データ線ＤＬ、▲
▼を構成するためのものである。そして、導電層７Ｃ、
１７、抵抗素子１４Ｂ又は導電層７Ｄ、１７、抵抗素子
１４Ｂを重ね合わせることにより、平面的な面積を縮小
することができるので、ＳＲＡＭの集積度を向上するこ
とができる。Reference numeral 17 denotes a conductive layer, which is electrically connected to a predetermined semiconductor region 10 through a connection hole 16 and has an upper portion of the insulating film 15 formed on the conductive layer 7.
It extends in the column direction so as to intersect A, 7B, and 14B, and is provided so as to overlap with the conductive layers 7C and 7D and the resistance element 14B. The conductive layer 17 has data lines DL, ▲
This is for configuring ▼. Then, the conductive layer 7C,
By overlapping 17, the resistance element 14B or the conductive layers 7D, 17 and the resistance element 14B, the planar area can be reduced, so that the integration degree of the SRAM can be improved.
導電層１７は、製造工程における第３層目の導電層形成
工程により形成される。The conductive layer 17 is formed by the third conductive layer forming step in the manufacturing process.
このようにして構成されるメモリセルは、Ｘａ−Ｘａ線
又はＸｂ−Ｘｂ線に略線対称で行方向に複数配置され、
Ｙａ又はＹｂに略180［度］の回転角度の回転対称で列
方向に複数配置され、メモリセルアレイを構成してい
る。A plurality of memory cells configured in this manner are arranged in the row direction with substantially line symmetry with respect to the Xa-Xa line or the Xb-Xb line,
A plurality of memory cells are arranged in the column direction with rotational symmetry about Ya or Yb at a rotation angle of about 180 degrees.
次に、本実施例の製造方法について説明する。Next, the manufacturing method of this embodiment will be described.
第４図乃至第１０図は、本発明の一実施例の製造方法を
説明するための各製造工程におけるＳＲＡＭのメモリセ
ルを示す図であり、第４図乃至第６図は、その要部平面
図、第７図乃至第１０図は、その断面図である。なお、
第７図は、第４図のVII−VII切断線における断面を示
し、第９図は、第５図のIX−IX切断線における断面を示
し、第１０図は、第６図のＸ−Ｘ切断線における断面を
示している。4 to 10 are views showing the memory cell of the SRAM in each manufacturing process for explaining the manufacturing method of the embodiment of the present invention, and FIGS. FIGS. 7 and 10 are cross-sectional views thereof. In addition,
7 shows a cross section taken along the line VII-VII in FIG. 4, FIG. 9 shows a cross section taken along the line IX-IX in FIG. 5, and FIG. 10 shows a line XX in FIG. The cross section at the cutting line is shown.
まず、単結晶シリコンからなるｎ−型の半導体基板１を
用意する。この半導体基板１の所定の主面部にｐ−型の
ウエル領域２を形成する。First, an n − type semiconductor substrate 1 made of single crystal silicon is prepared. A p − type well region 2 is formed on a predetermined main surface portion of the semiconductor substrate 1.
前記ウエル領域２は、例えば、３×10１２［atoms/c
m2］程度のＢＦ２イオンを60［ＫｅＶ］程度のエネルギ
のイオン注入技術によって導入し、引き伸し拡散を施す
ことにより形成する。The well region 2 has, for example, 3 × 10 12 [atoms / c
BF 2 ions of about m 2 ] are introduced by an ion implantation technique with energy of about 60 [KeV], and stretched and diffused to form.
そして、半導体基板１及びウエル領域２の所定の主面上
部に、フィールド絶縁膜３を形成し、ウエル領域２の所
定の主面部に、ｐ型のチャネルストッパ領域４を形成す
る。Then, a field insulating film 3 is formed on a predetermined main surface of the semiconductor substrate 1 and the well region 2, and a p-type channel stopper region 4 is formed on a predetermined main surface portion of the well region 2.
フィールド絶縁膜３は、選択的な熱酸化技術で形成した
酸化シリコン膜を用いる。As the field insulating film 3, a silicon oxide film formed by a selective thermal oxidation technique is used.
チャネルストッパ領域４は、例えば４×10１３［atoms/
cm2程度のＢＦ２イオンを60［ＫｅＶ］程度のエネルギ
のイオン注入技術によって導入し、フィールド絶縁膜３
の熱酸化技術で引き伸し拡散を施すことにより形成す
る。The channel stopper region 4 has, for example, 4 × 10 13 [atoms /
BF 2 ions of about cm 2 are introduced by an ion implantation technique with energy of about 60 [KeV], and the field insulating film 3
It is formed by stretching and diffusing by the thermal oxidation technique of.
次に、第４図及び第７図に示すように、半導体素子形成
領域となる半導体基板１及びウエル領域２の主面上部
に、絶縁膜５を形成する。Next, as shown in FIGS. 4 and 7, an insulating film 5 is formed on the main surfaces of the semiconductor substrate 1 and the well region 2 which will be the semiconductor element forming region.
絶縁膜５は、ＭＩＳＦＥＴのゲート絶縁膜を構成するよ
うに、例えば、熱酸化技術で形成した酸化シリコン膜を
用い、その膜厚を200〜300［オングストローム（以下、
Åという）］で形成する。The insulating film 5 is, for example, a silicon oxide film formed by a thermal oxidation technique so as to form a gate insulating film of a MISFET, and has a film thickness of 200 to 300 [angstrom (hereinafter,
Å)].
第４図及び第７図に示す絶縁膜５を形成する工程の後
に、絶縁膜５の所定部を除去し、接続孔６を形成する。After the step of forming the insulating film 5 shown in FIGS. 4 and 7, a predetermined portion of the insulating film 5 is removed and the connection hole 6 is formed.
そして、フィールド絶縁膜３上部、絶縁膜５上部又は接
続孔６を通して所定のウエル領域２の主面と接続するよ
うに、導電層７Ａ乃至７Ｄを形成する。Then, conductive layers 7A to 7D are formed so as to be connected to the main surface of a predetermined well region 2 through the field insulating film 3, the insulating film 5, or the connection hole 6.
この導電層７Ａ乃至７Ｄは、例えば、ＣＶＤ技術で形成
し、抵抗値を低減するためにリンイオンを拡散した多結
晶シリコン膜７ａと、その上部にスパッタ技術で形成し
たモリブデンシリサイド膜７ｂとで形成する。多結晶シ
リコン膜７ａの膜厚は、例えば2000［Å］程度で形成
し、モリブデンシリサイド膜７ｂは、例えば、3000
［Å］程度で形成すればよい。The conductive layers 7A to 7D are formed of, for example, a CVD technique, and are formed of a polycrystalline silicon film 7a in which phosphorus ions are diffused to reduce the resistance value, and a molybdenum silicide film 7b formed thereon by a sputtering technique. . The film thickness of the polycrystalline silicon film 7a is, for example, about 2000 [Å], and the molybdenum silicide film 7b is, for example, 3000
It may be formed with a degree of [Å].
導電層７Ａ乃至７Ｄは、その一部をモリブデンシリサイ
ド７ｂで構成しているので、その抵抗値は、数［Ω／
□］程度にすることができる。Since the conductive layers 7A to 7D are partially composed of molybdenum silicide 7b, their resistance values are several [Ω /
□]
なお、接続孔６を通して導電層７Ｂ、７Ｃ又は７Ｄと接
続されたウエル領域２の主面部には、多結晶シリコン膜
７ａに導入されたリンイオンが拡散し、ｎ型の半導体領
域が形成されるようになっている。Note that phosphorus ions introduced into the polycrystalline silicon film 7a are diffused in the main surface portion of the well region 2 connected to the conductive layer 7B, 7C or 7D through the connection hole 6 to form an n-type semiconductor region. It has become.
次に、第８図に示すように、絶縁膜５を介した導電層７
Ａ、７Ｃ、７Ｄの両側部のウエル領域２の主面部に、Ｌ
ＤＤ構造を構成するために、ｎ−型の半導体領域８を形
成する。Next, as shown in FIG. 8, the conductive layer 7 with the insulating film 5 interposed therebetween.
L on the main surface of the well region 2 on both sides of A, 7C and 7D
An n − type semiconductor region 8 is formed to form a DD structure.
半導体領域８は、導電層７Ａ、７Ｃ、７Ｄ及びフィール
ド絶縁膜３を不純物導入用マスクとして用い、例えば、
１×10１３［atoms/cm2］程度のリンイオンを50［Ｋｅ
Ｖ］程度のエネルギのイオン注入技術によって導入し、
引き伸し拡散を施して形成する。In the semiconductor region 8, the conductive layers 7A, 7C, 7D and the field insulating film 3 are used as a mask for introducing impurities.
50 [Ke] of phosphorus ions of about 1 × 10 13 [atoms / cm 2 ].
V] is introduced by ion implantation technology with energy of about
Formed by stretching and diffusion.
第８図に示す半導体領域８を形成する工程の後に、導電
層７Ａ乃至７Ｄに対して自己整合でそのの両側部に、不
純物導入用マスク９を形成する。この不純物導入用マス
ク９は、例えば、ＣＶＤ技術で形成した酸化シリコン膜
に異方性エッチング技術を施して形成する。また、不純
物導入用マスク９として、ＣＶＤ技術で形成した多結晶
シリコン膜を用いてもよい。After the step of forming the semiconductor region 8 shown in FIG. 8, the impurity introduction masks 9 are formed on both sides of the conductive layers 7A to 7D in a self-aligned manner. The impurity introduction mask 9 is formed, for example, by subjecting a silicon oxide film formed by a CVD technique to an anisotropic etching technique. Further, a polycrystalline silicon film formed by the CVD technique may be used as the impurity introduction mask 9.
そして、不純物導入用マスク９を用いて、該不純物導入
用マスク９又は導電層７Ａ乃至７Ｄに対して自己整合で
ウエル領域２の所定の主面部にｎ＋型の半導体領域１０
を形成する。Then, using the impurity introducing mask 9, the n + type semiconductor region 10 is formed on a predetermined main surface portion of the well region 2 in a self-alignment manner with respect to the impurity introducing mask 9 or the conductive layers 7A to 7D.
To form.
この半導体領域１０は、ＭＩＳＦＥＴのソース領域又は
ドレイン領域を構成するように、例えば、１×10
１６［atoms/cm2］程度のヒ素イオンを80［ＫｅＶ］程
度のエネルギのイオン注入技術によって導入し、引き伸
し拡散を施して形成する。The semiconductor region 10 is, for example, 1 × 10 6 so as to form a source region or a drain region of the MISFET.
Arsenic ions of about 16 [atoms / cm 2 ] are introduced by an ion implantation technique with energy of about 80 [KeV], and stretched and diffused to form.
この後、主として、情報となる電荷の蓄積量を増大させ
るｐ＋型の不純物を導入するために、不純物導入用マス
ク（図示していない）を形成する。After that, an impurity introduction mask (not shown) is formed mainly for introducing p + -type impurities that increase the amount of accumulated electric charge serving as information.
そして、第５図及び第９図に示すように、この不純物導
入用マスク及び前記不純物導入用マスク９を用いて、該
不純物導入用マスク９又は導電層７Ｃ、７Ｄに対して自
己整合で所定の半導体領域１０下部のウエル領域２主面
部にｐ＋型の半導体領域１１を形成する。Then, as shown in FIGS. 5 and 9, the impurity introduction mask and the impurity introduction mask 9 are used to perform a predetermined self-alignment with the impurity introduction mask 9 or the conductive layers 7C and 7D. A p + type semiconductor region 11 is formed on the main surface of the well region 2 below the semiconductor region 10.
半導体領域１１は、例えば、１×10１３［atoms/cm2］
程度のボロンイオンを50［ＫｅＶ］程度のエネルギのイ
オン注入技術によって導入し、引き伸し拡散を施して形
成する。The semiconductor region 11 has, for example, 1 × 10 13 [atoms / cm 2 ].
Boron ions of a certain degree are introduced by an ion implantation technique with an energy of about 50 [KeV], and stretched and diffused to form.
なお、第５図において、半導体領域１１を形成する不純
物は、１１（ｐ＋）と表示する点線で囲まれた領域内の
絶縁膜５を通したウエル領域２の主面部に導入される。
この点線１１（ｐ＋）は、前記不純物導入用マスクのパ
ターンを示している。In FIG. 5, the impurities forming the semiconductor region 11 are introduced into the main surface portion of the well region 2 through the insulating film 5 in the region surrounded by the dotted line 11 (p + ).
The dotted line 11 (p + ) shows the pattern of the impurity introducing mask.
このとき、導電層７Ａ乃至７Ｄ、半導体領域８、１０
は、周辺回路を構成するＭＩＳＦＥＴの形成工程と同一
製造工程により形成されるようになっており、半導体領
域１１を所定のｎ＋型の半導体領域下部、例えば、入力
保護回路を構成するＭＩＳＦＥＴのソース領域及びドレ
イン領域下部に形成してもよい。At this time, the conductive layers 7A to 7D and the semiconductor regions 8 and 10
Is formed in the same manufacturing process as the forming process of the MISFET forming the peripheral circuit. The semiconductor region 11 is formed under a predetermined n + type semiconductor region, for example, the source of the MISFET forming the input protection circuit. It may be formed below the region and the drain region.
第５図及び第９図に示す半導体領域１１を形成する工程
の後に、絶縁膜１２を形成する。この絶縁膜１２は、例
えば、ＣＶＤ技術によって形成した酸化シリコン膜を用
い、その膜厚を1000〜2000［Å］程度に形成する。After the step of forming the semiconductor region 11 shown in FIGS. 5 and 9, the insulating film 12 is formed. The insulating film 12 is, for example, a silicon oxide film formed by a CVD technique, and is formed to have a film thickness of about 1000 to 2000 [Å].
そして、所定の導電層７Ｃ、７Ｄ及び半導体領域１０上
部の絶縁膜１２を除去して接続孔１３を形成する。Then, the predetermined conductive layers 7C and 7D and the insulating film 12 above the semiconductor region 10 are removed to form the connection hole 13.
この後、電源電圧用配線及び抵抗素子を形成するため
に、接続孔１３を通して所定の半導体領域１０と接続
し、絶縁膜１２上部を覆うように多結晶シリコン膜を形
成する。この多結晶シリコン膜は、例えば、ＣＶＤ技術
によって形成し、その膜厚を1000〜2000［Å］程度に形
成すればよい。After that, in order to form a power supply voltage wiring and a resistance element, a polycrystalline silicon film is formed so as to be connected to a predetermined semiconductor region 10 through a connection hole 13 and cover an upper portion of the insulating film 12. The polycrystalline silicon film may be formed by, for example, a CVD technique and the film thickness may be formed to about 1000 to 2000 [Å].
そして、抵抗素子形成領域以外の電源電圧用配線形成領
域となる多結晶シリコン膜に、抵抗値を低減するための
不純物を導入する。この不純物は、ヒ素イオンを用い、
イオン注入技術によって導入し、熱拡散技術によって拡
散させる。Then, an impurity for reducing the resistance value is introduced into the polycrystalline silicon film which will be the power supply voltage wiring formation region other than the resistance element formation region. This impurity uses arsenic ions,
It is introduced by ion implantation technology and diffused by thermal diffusion technology.
この後、第６図及び第１０図に示すように、前記多結晶
シリコン膜にパターンニングを施し、電源電圧用配線Ｖ
ｃｃとして使用される導電層１４Ａ及び抵抗素子Ｒ１、
Ｒ２として使用される抵抗素子１４Ｂを形成する。Then, as shown in FIGS. 6 and 10, the polycrystalline silicon film is patterned to form a power supply voltage wiring V.
conductive layer 14A and resistance element R 1 used as cc,
A resistance element 14B used as R 2 is formed.
なお、導電層１４Ａ及び導電層１４Ｂを形成するために
導入される不純物は、第６図の１４Ｂと表示される点線
で囲まれた領域外の前記多結晶シリコン膜に導入され
る。The impurities introduced to form the conductive layers 14A and 14B are introduced into the polycrystalline silicon film outside the region surrounded by the dotted line 14B in FIG.
第６図及び第１０図に示す導電層１４Ａ及び抵抗素子１
４Ｂを形成する工程の後に、絶縁膜１５を形成する。こ
の絶縁膜１５は、例えば、ＣＶＤ技術によって形成した
フォスフォシリケートガラス膜を用い、その膜厚を3000
〜4000［Å］程度に形成すればよい。Conductive layer 14A and resistance element 1 shown in FIGS. 6 and 10.
After the step of forming 4B, the insulating film 15 is formed. The insulating film 15 is, for example, a phosphosilicate glass film formed by a CVD technique and has a film thickness of 3000
It may be formed to about 4000 [Å].
そして、所定の半導体領域１０上部の絶縁膜５、１２、
１５を除去し、接続孔１６を形成する。Then, the insulating films 5 and 12 above the predetermined semiconductor region 10,
15 is removed and the connection hole 16 is formed.
この後、前記第２図及び第３図に示すように、接続孔１
６を通して所定の半導体領域１０と電気的に接続し、絶
縁膜１５上部を導電層７Ａと交差するように列方向に延
在して導電層１７を形成する。After this, as shown in FIGS. 2 and 3, the connection hole 1
6 is electrically connected to a predetermined semiconductor region 10 through 6, and a conductive layer 17 is formed by extending the upper portion of the insulating film 15 in the column direction so as to intersect the conductive layer 7A.
導電層１７は、例えば、スパッタ蒸着技術によって形成
されたアルミニウム膜を用いる。As the conductive layer 17, for example, an aluminum film formed by a sputter deposition technique is used.
これら一連の製造工程によって、本実施例のＳＲＡＭは
完成する。なお、この後に、保護膜等の処理工程を施し
てもよい。The SRAM of this embodiment is completed by these series of manufacturing steps. It should be noted that after this, a treatment step of a protective film or the like may be performed.
［効果］ 以上説明したように、本願によって開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。[Effects] As described above, according to the novel technical means disclosed by the present application, the following effects can be obtained.
（１）メモリセルに接続される基準電圧用配線を、ポリ
サイド、シリサイド、高融点金属等の抵抗値の小さな導
電層で形成したので、メモリアルアレイでの基準電圧用
配線の占有面積を縮小することができる。(1) Since the reference voltage wiring connected to the memory cell is formed of a conductive layer having a low resistance value such as polycide, silicide, or refractory metal, the area occupied by the reference voltage wiring in the memorial array can be reduced. You can
（２）メモリセルに接続される基準電圧用配線を、メモ
リセルを構成する抵抗値の小さなＭＩＳＦＥＴのゲート
電極と同一導電性材料で形成したので、メモリセルアレ
イでの基準電圧用配線の占有面積を縮小することができ
る。(2) Since the reference voltage wiring connected to the memory cell is formed of the same conductive material as the gate electrode of the MISFET having a small resistance value forming the memory cell, the area occupied by the reference voltage wiring in the memory cell array is reduced. Can be reduced.
（３）前記（１）及び（２）により、基準電圧用配線に
接続されるアルミニウム配線を所定毎に走らせる本数を
低減することができるので、メモリセルアレイでのアル
ミニウム配線の占有面積を縮小することができる。(3) By the above (1) and (2), the number of aluminum wirings connected to the reference voltage wirings can be reduced at predetermined intervals, so that the area occupied by the aluminum wirings in the memory cell array is reduced. be able to.
（４）前記（１）乃至（３）により、メモリセルアレイ
での基準電圧用配線又はアルミニウム配線の占有面積を
縮小することができるので、ＳＲＡＭの集積度を向上す
ることができる。(4) Since the areas occupied by the reference voltage wiring or the aluminum wiring in the memory cell array can be reduced by the above (1) to (3), the integration degree of the SRAM can be improved.
（５）前記（１）及び（２）により、基準電圧用配線の
抵抗値を小さくすることができ、その電位の安定度を良
好にすることができるので、情報の書き込み及び読み出
し動作マージンを大きくすることができる。(5) Because of the above (1) and (2), the resistance value of the reference voltage wiring can be reduced, and the stability of the potential can be improved, so that the information writing and reading operation margin is increased. can do.
（６）前記（５）により、情報の書き込み及び読み出し
動作における誤動作を抑制することができるので、ＳＲ
ＡＭの電気的信頼性を向上することができる。(6) Due to the above (5), malfunctions in information writing and reading operations can be suppressed.
The electrical reliability of AM can be improved.
（７）基準電圧用配線Ｖｓｓと電源電圧用配線Ｖｃｃと
を重ね合わせたので、メモリセルの情報蓄積用容量の情
報となる電荷蓄積量を増大することができる。(7) Since the reference voltage wiring Vss and the power supply voltage wiring Vcc are overlapped with each other, it is possible to increase the amount of charge storage that becomes information of the information storage capacity of the memory cell.
（８）前記（７）により、情報となる電荷の蓄積量を増
大することができるので、α線により生じるソフトエラ
ーを防止することができる。(8) By the above (7), it is possible to increase the amount of accumulated electric charge as information, so that it is possible to prevent a soft error caused by α rays.
（９）前記（７）及び（８）により、情報となる電荷の
蓄積量を増大し、ソフトエラーを防止することができる
ので、メモリセルの占有面積を縮小することができる。(9) Due to the above (7) and (8), the amount of charge as information can be increased and soft error can be prevented, so that the occupied area of the memory cell can be reduced.
（１０）前記（９）により、メモリセルの占有面積を縮
小することができるので、ＳＲＡＭの集積度を向上する
ことができる。(10) According to (9) above, the occupied area of the memory cell can be reduced, so that the degree of integration of the SRAM can be improved.
（１１）前記（７）により、情報となる電荷の蓄積量を
増大することができるので、情報の読み出し動作の信頼
性を向上することができる。(11) By the above (7), the amount of accumulated electric charge as information can be increased, so that the reliability of the information reading operation can be improved.
（１２）２つのＭＩＳＦＥＴで構成されたフリップフロ
ップ回路の一方のＭＩＳＦＥＴのゲート電極を延在して
交差結合をすることにより、ゲート電極間に交差結合の
ための配線を設ける必要がなくなるので、ゲート電極間
ピッチを縮小することができる。(12) By extending the gate electrode of one MISFET of the flip-flop circuit formed of two MISFETs and performing cross-coupling, it is not necessary to provide wiring for cross-coupling between the gate electrodes. The pitch between electrodes can be reduced.
（１３）前記（１２）により、メモリセルの占有面積を
縮小することができるので、ＳＲＡＭの集積度を向上す
ることができる。(13) By virtue of (12), the area occupied by the memory cell can be reduced, so that the degree of integration of the SRAM can be improved.
（１４）メモリセルを構成する所定のＭＩＳＦＥＴのゲ
ート電極の側部に不純物導入用マスクを自己整合で設
け、該不純物導入用マスクに対して自己整合でソース領
域又はドレイン領域となる第１の半導体領域と、その下
部に反対導電型の第２の半導体領域とを設けたことによ
り、ゲート電極と第２の半導体領域とのマスク合せ余裕
度を必要としなくなるので、ＳＲＡＭの集積度を向上す
ることができる。(14) A first semiconductor serving as a source region or a drain region in self-alignment with an impurity introduction mask provided in a side portion of a gate electrode of a predetermined MISFET forming a memory cell. By providing the region and the second semiconductor region of the opposite conductivity type under the region, it is not necessary to provide a mask alignment margin between the gate electrode and the second semiconductor region, thus improving the integration degree of SRAM. You can
（１５）前記（１４）により、不純物導入用マスクで第
２の半導体領域を形成し、チャネル領域への第２半導体
領域への回り込みを防止することができるので、ＭＩＳ
ＦＥＴのしきい値電圧の変動及び基板効果の増大を防止
することができる。(15) According to the above (14), the second semiconductor region can be formed by the impurity introduction mask, and it is possible to prevent the second semiconductor region from flowing into the channel region.
It is possible to prevent the fluctuation of the threshold voltage of the FET and the increase of the substrate effect.
（１６）前記（１４）及び（１５）により、ＳＲＡＭの
集積度の向上及び電気的信頼性を向上することができ
る。(16) By virtue of the above (14) and (15), the degree of integration of the SRAM and the electrical reliability can be improved.
（１７）第１半導体領域にそってその下部に、第２の半
導体領域を設けることによって、第１の半導体領域と第
２の半導体領域とのｐｎ接合容量を増大させることがで
きるので、情報蓄積用容量の情報となる電荷の蓄積量を
増大させることができる。(17) Since the pn junction capacitance between the first semiconductor region and the second semiconductor region can be increased by providing the second semiconductor region below the first semiconductor region, information storage It is possible to increase the amount of accumulated charge that serves as information on the working capacitance.
（１８）第１半導体領域にそってその下部に、第２の半
導体領域を設けることによって、第１の半導体領域と第
２の半導体領域と対向面積を増大させることができるの
で、バリア効果を高めることができる。(18) By providing the second semiconductor region below the first semiconductor region, it is possible to increase the facing area between the first semiconductor region and the second semiconductor region, thus enhancing the barrier effect. be able to.
（１９）前記（１７）により、情報蓄積用容量の情報と
なる電荷の蓄積量を増大させることができるので、α線
により生じるソフトエラーを防止することができる。(19) According to (17) above, the amount of accumulated electric charge serving as information of the information storage capacitor can be increased, so that a soft error caused by α rays can be prevented.
（２０）前記（１９）により、メモリセルの占有面積を
縮小することができるので、ＳＲＡＭの集積度を向上す
ることができる。(20) Since the area occupied by the memory cell can be reduced by the above (19), the degree of integration of the SRAM can be improved.
（２１）第２の半導体領域を、チャネルが形成される領
域に伸びる空乏領域を抑制する部分に設けることによっ
て、ソース領域及びドレイン領域間の空乏領域の結合を
防止することができるので、パンチスルーを防止するこ
とができる。(21) By providing the second semiconductor region in a portion that suppresses the depletion region extending to the region where the channel is formed, it is possible to prevent the depletion region from coupling between the source region and the drain region. Can be prevented.
（２２）前記（２１）により、パンチスルーを防止する
ことができるので、短チャネル効果を低減することがで
きる。(22) Since punch through can be prevented by the above (21), the short channel effect can be reduced.
（２３）前記（２２）により、短チャネル効果を低減す
ることができるので、ＳＲＡＭの集積度を向上すること
ができる。(23) By virtue of (22), the short channel effect can be reduced, so that the degree of integration of SRAM can be improved.
（２４）メモリセルのフリップフロップ回路を構成する
ＭＩＳＦＥＴのゲート電極及び不純物導入用マスクと抵
抗素子とを重ね合わせることにより、抵抗素子をセルフ
バイアスすることができるので、情報となる電荷を安定
に保持することができる。(24) Since the resistance element can be self-biased by superimposing the gate electrode of the MISFET forming the flip-flop circuit of the memory cell and the impurity introduction mask on the resistance element, the electric charge as information is stably held. can do.
（２５）多結晶シリコンからなる導電層の抵抗値を低減
する不純物を、イオン注入技術で導入することにより、
熱拡散技術に比べて抵抗値の制御性を良好にすることが
できる。(25) By introducing impurities that reduce the resistance value of the conductive layer made of polycrystalline silicon by the ion implantation technique,
The controllability of the resistance value can be improved as compared with the thermal diffusion technique.
（２６）多結晶シリコンからなる導電層の抵抗値を低減
する不純物を、イオン注入技術で導入することにより、
抵抗素子を形成する不純物導入用マスク下部への不純物
の回り込みを小さくすることができるので、抵抗素子の
加工寸法の余裕度を低減することができる。(26) By introducing an impurity that reduces the resistance value of the conductive layer made of polycrystalline silicon by an ion implantation technique,
Since it is possible to reduce the amount of impurities flowing into the lower portion of the impurity introduction mask for forming the resistance element, it is possible to reduce the margin of the processing dimension of the resistance element.
（２７）前記（２６）により、抵抗素子の加工寸法の余
裕度を低減することができるので、抵抗素子の占有面積
を縮小することができ、ＳＲＡＭの集積度を向上するこ
とができる。(27) Because of the above (26), it is possible to reduce the margin of the processing size of the resistance element, so that the area occupied by the resistance element can be reduced and the integration degree of the SRAM can be improved.
（２８）前記（２６）により、抵抗素子の加工寸法の余
裕度を低減することができるので、抵抗素子を充分に長
く構成することができる。(28) Because of the above (26), it is possible to reduce the margin of the processing size of the resistance element, so that the resistance element can be configured to be sufficiently long.
（２９）前記（２８）により、抵抗素子を充分に長く構
成することができるので、抵抗素子から流れるスタンバ
イ電流を小さくすることができる。(29) By virtue of (28), the resistance element can be made sufficiently long, so that the standby current flowing from the resistance element can be reduced.
（３０）前記（２８）により、抵抗素子の内部に伸びる
空乏領域間の結合を防止することができるので、抵抗素
子におけるパンチスルーを防止することができる。(30) By virtue of (28) above, coupling between depletion regions extending inside the resistance element can be prevented, so punch-through in the resistance element can be prevented.
（３１）メモリセルを構成するＭＩＳＦＥＴのゲート電
極、抵抗素子及びメモリセルに接続されるデータ線を重
ね合せることにより、平面的な面積を縮小することがで
きるので、ＳＲＡＭの集積度を向上することができる。(31) Since the planar area can be reduced by overlapping the gate electrode of the MISFET constituting the memory cell, the resistance element, and the data line connected to the memory cell, it is possible to improve the degree of integration of the SRAM. You can
以上、本発明者によってなされた発明を、実施例にもと
ずき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変形し得ることは勿論である。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. Of course, you can do that.
例えば、前記実施例は、２つの抵抗素子と２つのＭＩＳ
ＦＥＴとでメモリセルのフリップフロップ回路を構成し
た例について説明したが、４つのＭＩＳＦＥＴでフリッ
プフロップ回路を構成してもよい。For example, in the above embodiment, two resistance elements and two MISs are used.
Although the example in which the flip-flop circuit of the memory cell is configured by the FET has been described, the flip-flop circuit may be configured by four MISFETs.
また、前記実施例は、フリップフロップ回路及びスイッ
チング素子を構成するＭＩＳＦＥＴを半導体基板に形成
した例について説明したが、半導体基板上部に単結晶シ
リコン層を設け、該単結晶シリコン層にＭＩＳＦＥＴを
構成してもよい。Further, in the above-described embodiment, the example in which the MISFET forming the flip-flop circuit and the switching element is formed on the semiconductor substrate has been described. However, a single crystal silicon layer is provided on the semiconductor substrate and the MISFET is formed on the single crystal silicon layer. May be.
第１図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す等価回路図、 第２図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す要部断面図、 第３図は、第２図のIII−III切断線における断面図、 第４図乃至第１０図は、本発明の一実施例の製造方法を
説明するための各製造工程におけるＳＲＡＭのメモリセ
ルを示す図であり、 第４図乃至第６図は、その要部平面図、 第７図乃至第１０図は、その断面図である。 図中、１……半導体基板、２……ウエル領域、３……フ
ィールド絶縁膜、４……チャネルストッパ領域、５、１
２、１５……絶縁膜、６、１３、１６……接続孔、７Ａ
乃至７Ｄ、１４Ａ、１７……導電層、８、１０、１１…
…半導体領域、９……不純物導入用マスク、１４Ｂ……
抵抗素子、ＤＬ、……データ線、ＷＬ……ワード
線、Ｑ１、Ｑ２、Ｑｓ１、Ｑｓ２……ＭＩＳＦＥＴ、Ｒ
１、Ｒ２……抵抗素子、Ｃ……情報蓄積用容量、Ｖｓｓ
……基準電圧用配線で、Ｖｃｃ……電源電圧用配線あ
る。FIG. 1 is an SRAM for explaining an embodiment of the present invention.
FIG. 2 is an equivalent circuit diagram showing the memory cell of FIG.
3 is a cross-sectional view of a main part showing the memory cell of FIG. 3, FIG. 3 is a cross-sectional view taken along the line III-III of FIG. 2, and FIGS. 4 to 10 are for explaining a manufacturing method of an embodiment of the present invention. FIGS. 4 to 6 are plan views of relevant parts, and FIGS. 7 to 10 are cross-sectional views thereof. In the figure, 1 ... Semiconductor substrate, 2 ... Well region, 3 ... Field insulating film, 4 ... Channel stopper region, 5, 1
2, 15 ... Insulating film, 6, 13, 16 ... Connection hole, 7A
To 7D, 14A, 17 ... Conductive layer, 8, 10, 11 ...
... Semiconductor region, 9 ... Impurity introducing mask, 14B ...
Resistive element, DL, ...... data line, WL ...... word lines, Q 1, Q 2, Q s1, Q s2 ...... MISFET, R
1 , R 2 ... Resistance element, C ... Information storage capacity, Vss
...... Reference voltage wiring, Vcc ...... Power supply voltage wiring.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ｗ 7514−4Ｍ 27/04 Ｐ 8427−4Ｍ Ｄ 8427−4Ｍ 27/08 ３３１ Ｃ 9170−4Ｍ 27/092 29/784 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｅ 7377−4Ｍ 29/78 ３０１ Ｌ 7514−4Ｍ 21/88 Ｋ (72)発明者 目黒 怜 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 山本 昌 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭59−4160（ＪＰ，Ａ) 特開 昭59−117237（ＪＰ，Ａ) 特開 昭54−142981（ＪＰ，Ａ) 特開 昭58−2067（ＪＰ，Ａ) 特開 昭59−114858（ＪＰ，Ａ)─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification number Reference number within the agency FI Technical indication location H01L 21/90 W 7514-4M 27/04 P 8427-4M D 8427-4M 27/08 331 C 9170 -4M 27/092 29/784 9170-4M H01L 27/08 321 E 7377-4M 29/78 301 L 7514-4M 21/88 K (72) Inventor Rei Meguro 1450, Kamimizumotocho, Kodaira-shi, Tokyo Hitachi, Ltd. Musashi Factory (72) Inventor Masaru Yamamoto 1450, Kamimizumoto-cho, Kodaira-shi, Tokyo Hitachi Ltd. Musashi Factory (56) References JP 59-4160 (JP, A) JP 59-117237 (JP, A) JP 54-142981 (JP, A) JP 58-2067 (JP, A) JP 59-114858 (JP, A)
Claims (4)
在する複数のデータ線対と、前記複数のデータ線対と交
差する方向で互いに並行して延在する複数のワード線
と、行列状に配置された複数のメモリセルと、前記メモ
リセルに電圧を供給するための基準電圧用配線および電
源電圧用配線とを具備し、前記各メモリセルは、互いに
交差結合され、かつ、それらの一方の半導体領域が前記
基準電圧用配線に電気的接続された一対のＭＩＳＦＥＴ
と、前記一対のＭＩＳＦＥＴの他方の半導体領域と前記
電源電圧用配線との間にそれぞれ電気的接続された抵抗
素子又はＭＩＳＦＥＴからなる負荷素子と、前記交差結
合された一対のＭＩＳＦＥＴの前記他方の半導体領域と
前記データ線対との間にそれぞれ電気的接続された一対
のスイッチ用ＭＩＳＦＥＴとで構成されてなる半導体集
積回路装置であって、前記基準電圧用配線および前記ワ
ード線は同一材料で構成され、それら基準電圧用配線、
ワード線および前記交差結合された一対のＭＩＳＦＥＴ
のゲートの両側部には異方性エッチングにより選択的に
残された絶縁膜を有し、かつ、前記基準電圧用配線は前
記半導体基体に選択酸化形成されたフィールド絶縁膜上
に前記ワード線と同一方向に沿って延在してなり、前記
電源用配線の一部が前記基準電圧用配線に被覆された絶
縁膜を介してその基準電圧用配線上および前記基準電圧
用配線の両側部に選択的に残された絶縁膜上に重ね合う
ように延在し、前記基準電圧用配線の配線抵抗は前記電
源用配線の配線抵抗よりも低くされてなり、さらに前記
交差結合された一対のＭＩＳＦＥＴの半導体領域は当該
一対のＭＩＳＦＥＴのゲートをマスクとして選択形成さ
れた低濃度の領域と当該ＭＩＳＦＥＴのゲートおよび当
該ＭＩＳＦＥＴのゲートの両側部に選択的に残された絶
縁膜をマスクとして選択形成された高濃度の領域とから
成り、また当該一対のＭＩＳＦＥＴの半導体領域の底部
に接するように、前記交差結合された一対のＭＩＳＦＥ
Ｔのゲートおよび当該ＭＩＳＦＥＴのゲートの両側部に
選択的に残された絶縁膜をマスクとして選択形成された
他の導電型半導体領域を有することを特徴とする半導体
集積回路装置。1. A matrix including a plurality of data line pairs formed on a semiconductor substrate and extending in parallel with each other, and a plurality of word lines extending in parallel with each other in a direction intersecting with the plurality of data line pairs. A plurality of memory cells arranged in a line, and a reference voltage wiring and a power supply voltage wiring for supplying a voltage to the memory cells, wherein the memory cells are cross-coupled to each other and A pair of MISFETs, one semiconductor region of which is electrically connected to the reference voltage wiring.
And a load element composed of a resistance element or a MISFET electrically connected between the other semiconductor region of the pair of MISFETs and the power supply voltage wiring, and the other semiconductor of the pair of cross-coupled MISFETs. A semiconductor integrated circuit device comprising a pair of switch MISFETs electrically connected between a region and the data line pair, wherein the reference voltage wiring and the word line are made of the same material. , Wiring for those reference voltages,
Word line and the pair of cross-coupled MISFETs
Has an insulating film selectively left by anisotropic etching on both sides of the gate, and the reference voltage wiring is formed on the semiconductor substrate by a field insulating film selectively oxidized to form the word line and the word line. Selected along the same direction and on the reference voltage wiring and on both sides of the reference voltage wiring through an insulating film covered by the reference voltage wiring. Of the pair of cross-coupled MISFETs, the wirings of the reference voltage wirings having a wiring resistance lower than that of the power supply wirings. The region is a low-concentration region selectively formed by using the gates of the pair of MISFETs as a mask, the gate of the MISFET, and an insulating film selectively left on both sides of the gate of the MISFET as a mask. It consists of a high-concentration region selected form, also in contact with the bottom of the semiconductor region of the pair of MISFET, the cross-coupled pair of MISFE
A semiconductor integrated circuit device having another conductive type semiconductor region selectively formed by using the insulating film selectively left on both sides of the gate of T and the gate of the MISFET as a mask.
して延在してなることを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。2. The reference voltage wiring extends in parallel with the word line.
The semiconductor integrated circuit device according to the paragraph.
りも低い電圧が印加されることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein a voltage lower than that of the power supply voltage wiring is applied to the reference voltage wiring.
ら成り、前記メモリセルの負荷素子は、前記多結晶シリ
コンと一体形成され、前記電源電圧用配線部分より低不
純物濃度の領域部分からなることを特徴とする特許請求
の範囲第１項記載の半導体集積回路装置。4. The power supply voltage wiring is made of polycrystalline silicon, and the load element of the memory cell is integrally formed with the polycrystalline silicon and is made of a region portion having a lower impurity concentration than the power supply voltage wiring portion. The semiconductor integrated circuit device according to claim 1, wherein
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59180533A JPH0652782B2 (en) | 1984-08-31 | 1984-08-31 | Semiconductor integrated circuit device |
| KR1019850005816A KR940002772B1 (en) | 1984-08-31 | 1985-08-13 | Semiconductor integrated circuit and its manufacturing method |
| GB8520741A GB2163901B (en) | 1984-08-31 | 1985-08-19 | A semiconductor integrated circuit device and a process for manufacturing such a device |
| DE3530897A DE3530897C2 (en) | 1984-08-31 | 1985-08-29 | Static RAM memory and a method for its production |
| GB08720042A GB2195497A (en) | 1984-08-31 | 1987-08-25 | A semiconductor integrated circuit device |
| GB8720041A GB2195496B (en) | 1984-08-31 | 1987-08-25 | A semiconductor integrated circuit device |
| US07/218,486 US4890148A (en) | 1984-08-31 | 1988-07-07 | Semiconductor memory cell device with thick insulative layer |
| SG825/90A SG82590G (en) | 1984-08-31 | 1990-10-11 | A semiconductor integrated circuit device |
| SG826/90A SG82690G (en) | 1984-08-31 | 1990-10-11 | A semiconductor integrated circuit device and a process for manufacturing such a device |
| HK946/90A HK94690A (en) | 1984-08-31 | 1990-11-15 | A semiconductor integrated circuit device and a process for manufacturing such a device |
| HK947/90A HK94790A (en) | 1984-08-31 | 1990-11-15 | A semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59180533A JPH0652782B2 (en) | 1984-08-31 | 1984-08-31 | Semiconductor integrated circuit device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128812A Division JPH061822B2 (en) | 1989-05-24 | 1989-05-24 | Manufacturing method of semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159867A JPS6159867A (en) | 1986-03-27 |
| JPH0652782B2 true JPH0652782B2 (en) | 1994-07-06 |
Family
ID=16084927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59180533A Expired - Lifetime JPH0652782B2 (en) | 1984-08-31 | 1984-08-31 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652782B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0810725B2 (en) * | 1986-04-11 | 1996-01-31 | 日本電気株式会社 | Semiconductor device |
| JPS62293670A (en) * | 1986-10-29 | 1987-12-21 | Sony Corp | Semiconductor memory device |
| JPS6435955A (en) * | 1987-07-30 | 1989-02-07 | Sony Corp | Semiconductor device |
| JPH01186655A (en) * | 1988-01-14 | 1989-07-26 | Fujitsu Ltd | Semiconductor integrated circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4471374A (en) * | 1980-06-30 | 1984-09-11 | Inmos Corporation | Single polycrystalline silicon memory cell |
| JPS5843568A (en) * | 1981-09-09 | 1983-03-14 | Nec Corp | Complementary type insulating gate field effect semiconductor memory device |
| JPS58165375A (en) * | 1982-03-03 | 1983-09-30 | Fujitsu Ltd | Semiconductor memory device |
| JPS5923559A (en) * | 1982-07-30 | 1984-02-07 | Nec Corp | Semiconductor device |
-
1984
- 1984-08-31 JP JP59180533A patent/JPH0652782B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6159867A (en) | 1986-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4890148A (en) | Semiconductor memory cell device with thick insulative layer | |
| US5619055A (en) | Semiconductor integrated circuit device | |
| EP0124115B1 (en) | Semiconducter rom device and method for manufacturing the same | |
| KR940001121B1 (en) | Semiconductor integrated circuit device and method of making the same | |
| JPH0652782B2 (en) | Semiconductor integrated circuit device | |
| JP2550119B2 (en) | Semiconductor memory device | |
| US5847434A (en) | Semiconductor integrated circuit device and process for manufacturing the same | |
| KR960000955B1 (en) | Semiconductor memory device and the manufacturing method | |
| JPS6197961A (en) | Semiconductor integrated device | |
| JPH02144964A (en) | Semiconductor integrated circuit device and its manufacture | |
| JPH061822B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
| JP2544417B2 (en) | Semiconductor integrated circuit device | |
| JP2749087B2 (en) | Semiconductor integrated circuit device | |
| KR960000960B1 (en) | Semiconductor integrated circuit device | |
| JPH0744269B2 (en) | Semiconductor integrated circuit device | |
| KR960000956B1 (en) | Semiconductor integrated circuit device | |
| JPS61139059A (en) | Semiconductor integrated circuit device | |
| JP2574801B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| JP2803729B2 (en) | Method for manufacturing semiconductor integrated circuit device | |
| KR960010731B1 (en) | Semiconductor memory device | |
| JPS6197963A (en) | Semiconductor integrated circuit device | |
| JPH07112015B2 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| JPS6342165A (en) | Semiconductor memory device and manufacture thereof | |
| JPH0740594B2 (en) | Semiconductor integrated circuit device | |
| JPS6197962A (en) | Semiconductor integrated circuit device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |