JPH061822B2 - Manufacturing method of semiconductor integrated circuit device - Google Patents
Manufacturing method of semiconductor integrated circuit deviceInfo
- Publication number
- JPH061822B2 JPH061822B2 JP1128812A JP12881289A JPH061822B2 JP H061822 B2 JPH061822 B2 JP H061822B2 JP 1128812 A JP1128812 A JP 1128812A JP 12881289 A JP12881289 A JP 12881289A JP H061822 B2 JPH061822 B2 JP H061822B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- region
- forming
- conductive layer
- misfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 本発明は、半導体集積回路装置に関するものであり、特
に、スタティック型ランダムアクセスメモリを備えた半
導体集積回路装置〔以下、ＳＲＡＭ(StaticRandomAcces
sMemory)という〕に適用して有効な技術に関するもので
ある。The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device having a static random access memory (hereinafter referred to as SRAM (StaticRandomAcces).
sMemory)]] is effective technology.
ＳＲＡＭのメモリセルは、その占有面積を縮小するため
に、負荷ＭＩＳＦＥＴに替えて多結晶シリコン膜で形成
した抵抗素子で構成される傾向にある。The memory cell of the SRAM tends to be composed of a resistance element formed of a polycrystalline silicon film instead of the load MISFET in order to reduce the occupied area.
この抵抗素子は、不純物導入用マスクで高電位が印加さ
れる電源電圧用配線と同一の多結晶シリコン膜に抵抗値
を低減する不純物を導入させず、この後、所定のパター
ンニングを施して形成する。このため、不純物導入用マ
スク、不純物の拡散状態、パターンニング等の加工のバ
ラツキにより、メモリセルの抵抗素子の抵抗値にバラツ
キを生じ易い。また集積度を向上させるために、抵抗素
子と電源電圧配線とを一体化して、フリップフロップ回
路のＭＩＳＦＥＴのゲート電極より上に絶縁膜を介し、
なおかつ、ゲート電極と同方向に抵抗素子を形成する方
法をとる傾向がある。この場合、抵抗素子をゲート電極
の真上に重ね合わせることが最も望ましい。しかしなが
ら、ゲート電極上に抵抗素子を重ねる場合、例えば、パ
ターンニングを施すための露光やエッチングの歩留りを
良くするために、素子相互間を等間隔にする場合、抵抗
素子をゲート電極の真上から半導体領域にずらして重ね
ることが多い。その場合、半導体領域からの電界の影響
を受け所望の抵抗値を得られない場合がある。This resistance element is formed by not introducing impurities that reduce the resistance value into the same polycrystalline silicon film as the power supply voltage wiring to which a high potential is applied by the impurity introduction mask, and then performing predetermined patterning. To do. Therefore, variations in the resistance value of the resistance element of the memory cell are likely to occur due to variations in the mask for introducing impurities, the diffusion state of impurities, and variations in processing such as patterning. In order to improve the degree of integration, the resistance element and the power supply voltage wiring are integrated, and an insulating film is provided above the gate electrode of the MISFET of the flip-flop circuit,
Moreover, there is a tendency to adopt a method of forming a resistance element in the same direction as the gate electrode. In this case, it is most desirable to superimpose the resistance element directly on the gate electrode. However, when a resistance element is overlaid on the gate electrode, for example, when the elements are arranged at equal intervals in order to improve the yield of exposure or etching for patterning, the resistance element should be directly above the gate electrode. It is often shifted and overlapped with the semiconductor region. In that case, a desired resistance value may not be obtained due to the influence of the electric field from the semiconductor region.
かかる技術における検討の結果、本発明者は以下の理由
によって、ＳＲＡＭの電気的信頼性を向上することがで
きないという問題点を見い出した。すなわち (1)メモリセルに書き込まれた情報（電圧）に対して、
抵抗素子から供給される電流値が異なるので、情報の安
定な保持をすることができず、情報の読み出し動作にお
ける動作マージンが小さくなる。As a result of studies on such a technique, the present inventor has found a problem that the electrical reliability of the SRAM cannot be improved for the following reasons. That is, (1) For information (voltage) written in the memory cell,
Since the current values supplied from the resistance elements are different, information cannot be stably held, and the operation margin in the information reading operation becomes small.
(2)ドレイン電圧による電界の影響を受けやすいので、
十分に抵抗値が得られず、スタンバイ電流が大きくな
る。(2) Since it is easily affected by the electric field due to the drain voltage,
The resistance value cannot be obtained sufficiently and the standby current becomes large.
なお、ＳＲＡＭのメモリセルを構成する抵抗素子の抵抗
値を制御する技術として、例えば、特開昭５７−１７８
３５９号公報がある。As a technique for controlling the resistance value of the resistance element that constitutes the memory cell of the SRAM, for example, Japanese Patent Laid-Open No. 57-178 can be used.
No. 359 is available.
本発明は、高集積密度でなおかつ情報の安定な保持が可
能な半導体集積回路装置の製法を提供することを目的と
している。It is an object of the present invention to provide a method of manufacturing a semiconductor integrated circuit device which has a high integration density and can stably hold information.
かかる目的を達成するための本発明は下記の製法に特徴
づけられているものである。The present invention for achieving such an object is characterized by the following production method.
電源電圧線と基準電圧線との間に電気的接続された、抵
抗素子とＭＩＳＦＥＴとの直列回路の一対を互いに交差
結合してなるフリップフロップ回路と、該フリップフロ
ップ回路を構成する直列回路における抵抗素子とＭＩＳ
ＦＥＴとの接続部それぞれにソースまたはドレインが電
気的接続された一対のスイッチ用ＭＩＳＦＥＴと、一方
のスイッチ用ＭＩＳＦＥＴのドレインまたはソースに電
気的接続された一方のデータ線と、他方のスイッチ用Ｍ
ＩＳＦＥＴのドレインまたはソースに電気的接続された
前記一方のデータ線と対を成す他方のデータ線と、前記
一対のスイッチ用ＭＩＳＦＥＴのゲートに電気的接続さ
れた共通のワード線とから成るメモリセルを具備する半
導体集積回路装置の製法であって、 (1)半導体基体一主面に不純物導入領域を区画するため
のフィールド絶縁膜を半導体の選択熱酸化により所望パ
ターンに形成する段階、 (2)前記フィールド絶縁膜が形成された半導体基体一主
面上に多結晶シリコンおよびポリサイドの重ね膜を被覆
し、この重ね膜を所望パターンにエッチング除去するこ
とにより一部が前記フィールド絶縁膜の形成されていな
い半導体基体一主面の一部を横切り一対のスイッチ用Ｍ
ＩＳＦＥＴのゲート電極を成す共通のワード線と、一部
で半導体基体一主面に接し、前記ワード線と同一方向に
沿って前記フィールド絶縁膜上に延びる基準電圧線と、
半導体基体一主面において共通のワード線と基準電圧線
との間に位置して、前記フィールド絶縁膜が形成されて
いない部分を横切る一対のスイッチ用ＭＩＳＦＥＴのゲ
ート電極とを形成する段階と、 (3)前記ワード線の一部および前記ゲート電極の幅両端
部に対して自己整合的に、前記フィールド絶縁膜が形成
されていないところの半導体基体内へ所望の不純物導入
を行なうことによって比較的低不純物濃度のソースまた
はドレイン領域部分を形成する段階と、 (4)そのワード線およびゲート電極の幅両端部に接し両
端部の側壁となる不純物導入用マスクを選択的に形成す
る段階と、 (5)その不純物導入用マスクに対して自己整合的に半導
体基体へ不純物導入を行なうことによって前記低不純物
濃度のソースまたはドレイン領域部分に連続し、その低
不純物濃度のソースまたはドレイン領域部分よりも高不
純物濃度のソースまたはドレイン領域部分を形成する段
階と、 (6) 前記(3)，(5)の段階におけるソースまたはドレイ
ン領域形成の後、前記ワード線、基準電圧線、ゲート電
極および不純物導入用マスク上に絶縁膜を形成する段階
と、 (7) その絶縁膜上に多結晶シリコンを被覆し、この多
結晶シリコンを所望パターンにエッチング除去すること
により、前記基準電圧線と重なるようにかつ同一方向に
延びる電源電圧線と、その電源電圧線の一部が分岐して
前記ゲート電極とそのゲート電極の一方端側壁の不純物
導入用マスクに重なるようにして抵抗素子とを形成する
段階、 (8)前記(7)の段階の後、ガラス膜を被覆し、そのガラス
膜上に金属膜を被覆し、そしてその金属膜を所望パター
ンにエッチング除去することにより、前記それぞれの抵
抗素子に重なり、前記ワード線および前記電源電圧線と
直交する一対のデータ線を形成する段階とから成る。A flip-flop circuit, which is electrically connected between a power supply voltage line and a reference voltage line, and which is formed by cross-coupling a pair of series circuits of a resistance element and a MISFET, and a resistance in the series circuit forming the flip-flop circuit. Element and MIS
A pair of switch MISFETs whose sources or drains are electrically connected to respective connection parts with the FETs, one data line electrically connected to the drains or sources of the one switch MISFETs, and the other switch M
A memory cell composed of the other data line paired with the one data line electrically connected to the drain or source of the ISFET and a common word line electrically connected to the gates of the pair of switch MISFETs. A method of manufacturing a semiconductor integrated circuit device comprising: (1) a step of forming a field insulating film for partitioning an impurity introduction region on a main surface of a semiconductor substrate into a desired pattern by selective thermal oxidation of a semiconductor, (2) Part of the field insulating film is not formed by coating a polycrystalline silicon and polycide laminated film on the main surface of the semiconductor substrate on which the field insulating film is formed, and etching and removing the laminated film into a desired pattern. A pair of switches M for crossing a part of the main surface of the semiconductor substrate
A common word line that forms the gate electrode of the ISFET, a reference voltage line that partially contacts the main surface of the semiconductor substrate, and extends on the field insulating film along the same direction as the word line;
Forming a pair of gate electrodes of a switch MISFET, which are located between a common word line and a reference voltage line on one main surface of the semiconductor substrate and cross a portion where the field insulating film is not formed; 3) By introducing desired impurities into the semiconductor substrate where the field insulating film is not formed, in a self-aligning manner with respect to a part of the word line and both ends of the width of the gate electrode, a relatively low impurity is introduced. Forming a source or drain region portion having an impurity concentration; and (4) selectively forming an impurity introduction mask that is in contact with both ends of the width of the word line and the gate electrode and becomes sidewalls of both ends. ) By introducing impurities into the semiconductor substrate in a self-aligning manner with respect to the impurity introduction mask, the impurity introduction mask is continuously formed in the low impurity concentration source or drain region. Forming a source or drain region portion having a higher impurity concentration than a source or drain region portion having a low impurity concentration; and (6) forming the source or drain region in steps (3) and (5) above, A step of forming an insulating film on a line, a reference voltage line, a gate electrode and a mask for introducing impurities, and (7) covering the insulating film with polycrystalline silicon and etching away the polycrystalline silicon into a desired pattern. As a result, the power supply voltage line that overlaps with the reference voltage line and extends in the same direction, and a part of the power supply voltage line branches to overlap the gate electrode and the impurity introduction mask on the one end sidewall of the gate electrode. And (8) after the step (7), a glass film is coated, a metal film is coated on the glass film, and the metal film is patterned into a desired pattern. And a pair of data lines that overlap with the respective resistance elements and are orthogonal to the word lines and the power supply voltage lines are formed by removing the lines.
かかる方法によって得られた半導体集積回路装置によれ
ば、メモリセルに書き込まれた情報（電圧）に対し、電
圧のかかっているゲート電極上の抵抗素子の抵抗値は、
ゲート電極の電界効果によって抵抗値を下げ、電圧のか
からないゲート電極上の抵抗素子の抵抗値は、ドレイン
領域の電界の影響を不純物導入用マスクによって遮断さ
れるので、高抵抗値を得られる。このように抵抗素子の
抵抗値を変化させ、“１”，“０”の電圧差を明確にす
る方向に電流を供給する（セルフバイアス）することが
できるので、情報の安定な保持をすることができる。According to the semiconductor integrated circuit device obtained by such a method, the resistance value of the resistance element on the gate electrode, to which the voltage is applied, with respect to the information (voltage) written in the memory cell,
The resistance value of the resistance element on the gate electrode is reduced by the electric field effect of the gate electrode, and the resistance value of the resistance element on the gate electrode is cut off from the influence of the electric field of the drain region by the impurity introduction mask, so that a high resistance value is obtained. In this way, the resistance value of the resistance element can be changed and a current can be supplied (self-biased) in a direction to clarify the voltage difference between "1" and "0", so that information can be stably held. You can
この結果、情報の読み出し動作における動作マージンを
大きくすることができるので、ＳＲＡＭの電気的信頼性
を向上することができる。As a result, the operation margin in the information read operation can be increased, and the electrical reliability of the SRAM can be improved.
以下、本発明の構成について、本発明を、２つの抵抗素
子と２つのＭＩＳＦＥＴとでメモリセルのフリップフロ
ップ回路を構成したＳＲＡＭを用いて説明する。Hereinafter, the configuration of the present invention will be described using an SRAM in which a flip-flop circuit of a memory cell is configured by two resistance elements and two MISFETs.
第１図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す等価回路図である。FIG. 1 is an SRAM for explaining an embodiment of the present invention.
3 is an equivalent circuit diagram showing the memory cell of FIG.
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省力する。In all the drawings of the embodiments, those having the same function are designated by the same reference numeral, and the repeated description thereof will be omitted.
第１図において、ＷＬはワード線であり、行方向に延在
し、列方向に複数本設けられている（以下、ワード線の
延在する方向を行方向という）。ワード線ＷＬは、後述
するスイッチ用ＭＩＳＦＥＴを制御するためのものであ
る。In FIG. 1, WL is a word line, which extends in the row direction and is provided in plural in the column direction (hereinafter, the extending direction of the word line is referred to as the row direction). The word line WL is for controlling a switch MISFET described later.
ＤＬ，▲▼はデータ線であり、列方向に延在し、行
方向に複数本設けられている（以下、データ線の延在す
る方向を列方向という）。このデータ線ＤＬ，▲▼
は、後述するメモリセルと書込回路又は読出回路との間
で情報となる電荷を伝達するためのものである。DL, ▲ ▼ are data lines, which extend in the column direction and are provided in plural in the row direction (hereinafter, the direction in which the data lines extend is referred to as the column direction). This data line DL, ▲ ▼
Is for transmitting electric charge as information between a memory cell and a writing circuit or a reading circuit described later.
Ｑ１，Ｑ２はＭＩＳＦＥＴであり、一端が後述する抵抗
素子を介して電源電圧用配線ＶＣＣ（例えば5.0
〔Ｖ〕）、他方のＭＩＳＦＥＴＱ２，Ｑ１のゲート電極
及びスイッチ用ＭＩＳＦＥＴに接続され、他端が基準電
圧用配線ＶＳＳ（例えば、０〔Ｖ〕）に接続されてい
る。Q 1 and Q 2 are MISFETs, one end of which is connected to a power supply voltage wiring V CC (for example, 5.0
[V]), and is connected to the gate electrodes of the other MISFETs Q 2 and Q 1 and the switch MISFET, and the other end is connected to the reference voltage wiring V SS (for example, 0 [V]).
Ｒ１，Ｒ２は抵抗素子である。この抵抗素子Ｒ１、Ｒ２
は、電源電圧用配線ＶＣＣから流れる電流量を制御し、
書き込まれた情報を安定に保持するためのものである。
抵抗素子Ｒ１、Ｒ２は、後述するがセルフバイアスされ
るようになっている。R 1 and R 2 are resistance elements. The resistance elements R 1 and R 2
Controls the amount of current flowing from the power supply voltage wiring V CC ,
This is for stably holding the written information.
The resistance elements R 1 and R 2 are adapted to be self-biased, which will be described later.
一対の入出力端子を有するフリップフロップ回路は、２
つのＭＩＳＦＥＴＱ１、Ｑ２と抵抗素子Ｒ１、Ｒ２とに
よって構成されている。このフリップフロップ回路は、
前記データ線ＤＬ、▲▼から伝達される“１”、
“０”の情報を記憶保持するためのものである。A flip-flop circuit having a pair of input / output terminals has two
It is composed of two MISFETs Q 1 and Q 2 and resistance elements R 1 and R 2 . This flip-flop circuit
“1” transmitted from the data line DL, ▲ ▼,
This is for storing and holding information of "0".
ＱＳ１、ＱＳ２はスイッチ用ＭＩＳＦＥＴであり、一端
がデータ線ＤＬ、▲▼に接続され、他端が前記フリ
ップフロップ回路の一対の入出力端子に接続されてい
る。このスイッチ用ＭＩＳＦＥＴＱＳ１、ＱＳ２は、ワ
ード線ＷＬによって制御され、フリップフロップ回路と
データ線ＤＬ、▲▼との間でスイッチ機能をするた
めのものである。Q S1 and Q S2 are switch MISFETs, one end of which is connected to the data line DL, and the other end is connected to a pair of input / output terminals of the flip-flop circuit. The switch MISFETs Q S1 and Q S2 are controlled by the word line WL, and have a switching function between the flip-flop circuit and the data lines DL and ▲ ▼.
Ｃは情報蓄積用容量（寄生容量）であり、主として、一
方のＭＩＳＦＥＴＱ１、Ｑ２のゲート電極及び他方のＭ
ＩＳＦＥＴＱ２、Ｑ１の一方の半導体領域（ソース領域
又はドレイン領域）に付加されている。この情報蓄積用
容量Ｃは、メモリセルの情報となる電荷を蓄積するため
のものである。C is an information storage capacitance (parasitic capacitance), which is mainly a gate electrode of one of the MISFETs Q 1 and Q 2 and M of the other.
It is added to one of the semiconductor regions (source region or drain region) of the ISFETs Q 2 and Q 1 . The information storage capacitor C is for storing electric charges that become information of the memory cell.
ＳＲＡＭのメモリセルは、一対の入出力端子を有するフ
リップフロップ回路とスイッチ用ＭＩＳＦＥＴＱＳ１、
ＱＳ２とによって構成されている。そして、メモリセル
は、ワード線ＷＬとデータ線ＤＬ、▲▼との所定交
差部に複数配置されて設けられており、メモリセルアレ
イを構成している。The memory cell of the SRAM includes a flip-flop circuit having a pair of input / output terminals and a switch MISFET Q S1 ,
And Q S2 . A plurality of memory cells are arranged at predetermined intersections between the word lines WL and the data lines DL, and form a memory cell array.
次に、本実施例の具体的な構成について説明する。Next, a specific configuration of this embodiment will be described.
第２図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す要部平面図、第３図は、第２図のII
I-III切断線における断面図である。なお、第２図及び
後述する第４図乃至第６図に示す平面図は、本実施例の
構成をわかり易くするために、各導電層間に設けられる
フィールド絶縁膜以外の絶縁膜は図示しない。FIG. 2 is an SRAM for explaining an embodiment of the present invention.
FIG. 3 is a plan view of an essential part showing the memory cell of FIG.
It is a sectional view taken along the line I-III. It should be noted that in the plan views shown in FIG. 2 and FIGS. 4 to 6 which will be described later, insulating films other than the field insulating film provided between the conductive layers are not shown in order to make the configuration of this embodiment easy to understand.
第２図及び第３図において、１は単結晶シリコンからな
るｎ−型の半導体基板である。この半導体基板１は、Ｓ
ＲＡＭを構成するためのものである。2 and 3, reference numeral 1 denotes an n − type semiconductor substrate made of single crystal silicon. This semiconductor substrate 1 is S
This is for configuring the RAM.
２はｐ−型のウエル領域であり、半導体基板１の所定主
面部に設けられている。このウエル領域２は、相補型の
ＭＩＳＦＥＴを構成するためものである。A p − type well region 2 is provided on a predetermined main surface portion of the semiconductor substrate 1. The well region 2 is for forming a complementary MISFET.
３はフィールド絶縁膜であり、半導体素子形成領域間の
半導体基板１及びウエル領域２の主面上部に設けられて
いる。このフィールド絶縁膜３は、半導体素子間を電気
的に分離するものである。A field insulating film 3 is provided above the main surfaces of the semiconductor substrate 1 and the well region 2 between the semiconductor element forming regions. The field insulating film 3 electrically isolates the semiconductor elements.
メモリセルを構成するＭＩＳＦＥＴＱ１、Ｑ２及びスイ
ッチ用ＭＩＳＦＥＴＱＳ１、ＱＳ２は、フィールド絶縁
膜３によってその周囲を囲まれ規定されている。そし
て、ＭＩＳＦＥＴＱ２とスイッチ用ＭＩＳＦＥＴＱＳ２
は、一体的にフィールド絶縁膜３によって規定されてい
る。ＭＩＳＦＥＴＱ１とスイッチ用ＭＩＳＦＥＴＱＳ１
は、前記ＭＩＳＦＥＴＱ２とスイッチ用ＭＩＳＦＥＴＱ
Ｓ２とに対して交差する位置に設けられる。ＭＩＳＦＥ
ＴＱ１、ＱＳ１は互いにフィールド絶縁膜３によって分
離され、その周囲を規定されている。ＭＩＳＦＥＴＱ１
とスイッチ用ＭＩＳＦＥＴＱＳ１とは、フィールド絶縁
膜３の上部に設けられる導電層により交差結合が施され
るようになっている。The MISFETs Q 1 and Q 2 and the switch MISFETs Q S1 and Q S2 that form the memory cell are defined by being surrounded by the field insulating film 3. Then, the MISFET Q 2 and the switch MISFET Q S2
Are integrally defined by the field insulating film 3. MISFETQ 1 and switch MISFETQ S1
Is the MISFETQ 2 and the switch MISFETQ
It is provided at a position intersecting with S2 . MISFE
The TQ 1 and Q S1 are separated from each other by the field insulating film 3, and their peripheries are defined. MISFET Q 1
The switch MISFET Q S1 is configured to be cross-coupled by a conductive layer provided on the field insulating film 3.
４はｐ型のチャネルストッパ領域であり、フィールド絶
縁膜３下部のウエル領域２の主面部に設けられている。
このチャネルストッパ領域４は、寄生ＭＩＳＦＥＴを防
止し、半導体素子間を電気的により分離するためのもの
である。Reference numeral 4 denotes a p-type channel stopper region, which is provided on the main surface portion of the well region 2 below the field insulating film 3.
The channel stopper region 4 is for preventing the parasitic MISFET and electrically separating the semiconductor elements.
５は絶縁膜であり、半導体素子形成領域となる半導体基
板１及びウエル領域２の主面上部に設けられている。こ
の絶縁膜５は、主として、ＭＩＳＦＥＴのゲート絶縁膜
を構成するためのものである。Reference numeral 5 denotes an insulating film, which is provided above the main surfaces of the semiconductor substrate 1 and the well region 2 which are semiconductor element forming regions. The insulating film 5 is mainly for forming a gate insulating film of the MISFET.
６は接続孔であり、所定部の絶縁膜５を除去して設けら
れている。この接続孔６は、半導体素子（半導体領域）
と配線（半導体領域を形成するために不純物導入用マス
クとして用いる導電層）とを電気的に接続するためのも
のである。Reference numeral 6 denotes a connection hole, which is provided by removing the insulating film 5 at a predetermined portion. The connection hole 6 is a semiconductor element (semiconductor region).
And a wiring (a conductive layer used as an impurity introduction mask for forming a semiconductor region).
７Ａ乃至７Ｄは導電層であり、フィールド絶縁膜３又は
絶縁膜５の所定上部に延在して設けられている。Reference numerals 7A to 7D denote conductive layers, which are provided so as to extend on a predetermined upper portion of the field insulating film 3 or the insulating film 5.
導電層７Ａは、スイッチ用ＭＩＳＦＥＴＱＳ１、ＱＳ２
形成領域の絶縁膜５上部に設けられ、フィールド絶縁膜
３上部を行方向に延在して設けられている。この導電層
７Ａは、スイッチ用ＭＩＳＦＥＴＱＳ１、ＱＳ２形成領
域でゲート電極を構成し、その以外の部分では、ワード
線ＷＬを構成するためのものである。The conductive layer 7A is a switch MISFET Q S1 , Q S2.
It is provided on the insulating film 5 in the formation region and extends on the field insulating film 3 in the row direction. The conductive layer 7A serves as a gate electrode in the switch MISFETs Q S1 and Q S2 forming region, and serves as a word line WL in other portions.
導電層７Ｂは、接続孔６を通してフリップフロップ回路
を構成するＭＩＳＦＥＴＱ１、Ｑ２の一方の半導体領域
と電気的に接続するように設けられ、導電層７Ａと同様
に、フィールド絶縁膜３上部を行方向に延在して設けら
れている。この導電層７Ｂは、行方向に配置される複数
のメモリセルのそれぞれの一方の半導体領域に接続され
る基準電圧用配線ＶＳＳを構成するためのものである。The conductive layer 7B is provided so as to be electrically connected to one of the semiconductor regions of the MISFETs Q 1 and Q 2 which form the flip-flop circuit through the connection hole 6, and, like the conductive layer 7A, the conductive layer 7B is formed above the field insulating film 3. It is provided extending in the direction. The conductive layer 7B is for forming the reference voltage wiring V SS connected to one semiconductor region of each of the plurality of memory cells arranged in the row direction.
導電層７Ａと導電層７Ｂとは、同一導電性材料で、同一
導電層に設けられており、それらが交差しないように、
互いに離隔し、略平行に設けられている。The conductive layer 7A and the conductive layer 7B are made of the same conductive material and provided in the same conductive layer.
They are separated from each other and are provided substantially in parallel.
導電層７Ｃの一端部は、接続孔６を通してスイッチ用Ｍ
ＩＳＦＥＴＱＳ１の離隔領域と電気的に接続する。導電
層７Ｃの他端部は、フィールド絶縁膜３及び一方のＭＩ
ＳＦＥＴＱ２形成領域の絶縁膜５上部を延在し、接続孔
６を通して他方のＭＩＳＦＥＴＱ１の半導体領域と電気
的に接続するように設けられている。この導電層７Ｃ
は、絶縁膜５上部でＭＩＳＦＥＴＱ２のゲート電極を構
成し、かつ、スイッチ用ＭＩＳＦＥＴＱＳ１と他方のＭ
ＩＳＦＥＴＱ１との交差結合をするためのものである。One end of the conductive layer 7C is connected to the switch M through the connection hole 6.
Electrically connected to the isolated region of ISFET Q S1 . The other end of the conductive layer 7C has the field insulating film 3 and one MI.
It is provided so as to extend above the insulating film 5 in the SFETQ 2 formation region and be electrically connected to the semiconductor region of the other MISFET Q 1 through the connection hole 6. This conductive layer 7C
Is a gate electrode of the MISFET Q 2 above the insulating film 5, and the switching MISFET Q S1 and the other M
It is for cross-coupling with the ISFET Q 1 .
導電層７Ｄは、一端部が、接続孔６を通してスイッチ用
ＭＩＳＦＥＴＱＳ２の半導体領域と電気的に接続し、他
端部が、フィールド絶縁膜３及び他方のＭＩＳＦＥＴＱ
１形成領域の絶縁膜５上部を延在するように設けられて
いる。この導電層７Ｄは、絶縁膜５上部でＭＩＳＦＥＴ
Ｑ１のゲート電極を構成するためのものである。スイッ
チ用ＭＩＳＦＥＴＱＳ２とＭＩＳＦＥＴＱ２とは、前述
したように、半導体領域を一体的に構成してあるので、
この導電層で交差結合させる必要はない。なお、スイッ
チ用ＭＩＳＦＥＴＱＳ２とＭＩＳＦＥＴＱ２とは、スイ
ッチ用ＭＩＳＦＥＴＱＳ１とＭＩＳＦＥＴＱ１の交差結
合と同様に、導電層７Ｄを所定の形状にして交差結合さ
せてもよい。The conductive layer 7D has one end electrically connected to the semiconductor region of the switch MISFET Q S2 through the connection hole 6 and the other end electrically connected to the field insulating film 3 and the other MISFET Q.
It is provided so as to extend above the insulating film 5 in the first formation region. This conductive layer 7D is formed on the insulating film 5 above the MISFET.
This is for forming the gate electrode of Q 1 . As described above, the switch MISFET Q S2 and the MISFET Q 2 are integrated in the semiconductor region.
There is no need for cross coupling at this conductive layer. The switch MISFET Q S2 and the MISFET Q 2 may be cross-coupled with the conductive layer 7D having a predetermined shape, similarly to the cross-linking of the switch MISFET Q S1 and the MISFET Q 1 .
導電層７Ａ乃至７Ｄは、半導体領域よりも低い抵抗値の
導電性材料である、多結晶シリコンの上部にシリコンと
高融点金属との化合物であるシリサイドを設けたピリサ
イド(MoSi2/polySi,TiSi2/polySi,TaSi2/polySi,WSi2/p
olySi)で構成する。また、導電層７Ａ乃至７Ｄは、その
導電性材料として、シリサイド(MoSi2,TiSi2,TaSi2,WSi
2)、高融点金属(Mo,Ti,Ta,W)等で構成してもよい。The conductive layers 7A to 7D are piliside (MoSi 2 / polySi, TiSi 2 ) in which silicide, which is a compound of silicon and a refractory metal, is provided on top of polycrystalline silicon, which is a conductive material having a resistance value lower than that of the semiconductor region. / polySi, TaSi 2 / polySi, WSi 2 / p
olySi). The conductive layers 7A to 7D are made of silicide (MoSi 2 , TiSi 2 , TaSi 2 , WSi) as their conductive material.
2 ), high melting point metal (Mo, Ti, Ta, W) or the like.
導電層７Ａ乃至７Ｄは、ポリサイド、シリサイド、高融
点金属等の導電性材料で構成することにより、数〔Ω／
□〕以下の抵抗値にすることができる。これによって、
導電層７Ｂ（基準電圧用配線ＶＳＳ）は、半導体領域で
構成した場合に比べその抵抗値が１桁程度以下に小さく
なる。これによって導電層７Ｂを半導体領域で構成する
よりも縮小できるので、特に、メモリセルアレイにおけ
る行方行の占有面積を著しく低減することができる。さ
らに、所定毎のメモリセル間にアルミニウム配線を走ら
せ、導電層７Ｂと接続してその電位の変動を抑制する等
の必要があるが、導電層７Ｂはその抵抗値が低く、前記
アルミニウム配線の本数を低減することができるので、
特に、メモリセルアレイにおける列方向の集積度を向上
することができる。The conductive layers 7A to 7D are made of a conductive material such as polycide, silicide, refractory metal, etc.
□] The resistance value can be the following. by this,
The resistance value of the conductive layer 7B (reference voltage wiring V SS ) is reduced to about one digit or less as compared with the case where the conductive layer 7B is formed of a semiconductor region. As a result, the conductive layer 7B can be made smaller than that of a semiconductor region, so that the area occupied by each row in the memory cell array can be significantly reduced. Further, it is necessary to run an aluminum wiring between predetermined memory cells and connect it to the conductive layer 7B to suppress the fluctuation of the potential thereof. However, the conductive layer 7B has a low resistance value and the number of the aluminum wirings is large. Can be reduced,
In particular, the degree of integration in the column direction in the memory cell array can be improved.
また、導電層７Ｂは、抵抗値が低いので、メモリセルを
流れる電流によってその電位に変動を生じることを抑制
することができる。これによって、情報の書き込み及び
読み出し動作におけるマージンを大きくすることができ
るので、誤動作を防止することができる。Further, since the conductive layer 7B has a low resistance value, it is possible to prevent the potential of the conductive layer 7B from fluctuating due to the current flowing through the memory cell. As a result, it is possible to increase the margin in the information writing and reading operations, so that it is possible to prevent malfunction.
また、低い抵抗値の導電層７Ｃを延在してフリップフロ
ップ回路の交差結合をすることにより、導電層７Ｃと導
電層７Ｄとの間に交差結合のための導電層を同一導電層
又は異なる導電層で設ける必要がなくなるので、それら
の間の距離（ＭＩＳＦＥＴＱ１、Ｑ２のゲート電極間ピ
ッチ）を縮小することができる。これによって、フリッ
プフロップ回路、すなわち、メモリセルの占有面積を縮
小することができるので、特に、メモリセルアレイにお
ける列方向の集積度を向上することができる。In addition, by extending the conductive layer 7C having a low resistance value to cross-couple the flip-flop circuit, the conductive layers for cross-coupling may be formed in the same conductive layer or different conductive layers between the conductive layers 7C and 7D. Since it is not necessary to provide the layers, the distance between them (the pitch between the gate electrodes of the MISFETs Q 1 and Q 2 ) can be reduced. As a result, the area occupied by the flip-flop circuit, that is, the memory cell can be reduced, so that the degree of integration in the column direction of the memory cell array can be improved.
導電層７Ａ乃至７Ｄは、製造工程における第１層目の導
電層形成工程により形成される。The conductive layers 7A to 7D are formed in the first conductive layer forming step in the manufacturing process.
８はｎ−型の半導体領域であり、スイッチ用ＭＩＳＦＥ
ＴＱＳ１、ＱＳ２、ＭＩＳＦＥＴＱ１、Ｑ２形成領域と
なる導電層７Ａ、７Ｃ、７Ｄの両側部（ソース領域又は
ドレイン領域とチャネルが形成される領域との間）のウ
エル領域２の主面部に設けられている。この半導体領域
８は、ＬＤＤ(Lightly Doped Drain)構造する構成する
ためものである。Reference numeral 8 denotes an n − type semiconductor region, which is a switch MISFE.
TQ S1, Q S2, MISFETQ 1 , Q 2 forming region to become conductive layer 7A, 7C, both side portions of 7D on the main surface portion of the well region 2 (between the source region or the drain region and the region in which a channel is formed) It is provided. The semiconductor region 8 is for constituting an LDD (Lightly Doped Drain) structure.
この半導体領域８は、後述する実質的はソース領域又は
ドレイン領域となる半導体領域に比べて低い不純物濃度
を有している。これによって、ドレイン接合近傍におけ
る電界強度を低くできるので、ＭＩＳＦＥＴのｐｎ接合
耐圧（ドレイン耐圧）を向上することができる。The semiconductor region 8 has an impurity concentration lower than that of a semiconductor region which will be substantially a source region or a drain region described later. As a result, the electric field strength in the vicinity of the drain junction can be lowered, so that the pn junction breakdown voltage (drain breakdown voltage) of the MISFET can be improved.
また、半導体領域８は、接合深さ（ｘｊ）が浅く形成す
るので、ゲート電極下部（チャネルが形成される領域）
への回り込みを小さくすることができる。これによっ
て、短チャネル効果を抑制することができる。Further, since the junction depth (xj) is formed shallow in the semiconductor region 8, the gate electrode lower portion (region where the channel is formed) is formed.
It is possible to reduce the wraparound. Thereby, the short channel effect can be suppressed.
半導体領域８は、主として、導電層７Ａ、７Ｃ、７Ｄを
不純物導入用マスクとして用い、イオン注入技術によっ
て形成するので、導電層７Ａ、７Ｃ、７Ｄに対して自己
整合で構成される。The semiconductor region 8 is mainly formed by the ion implantation technique using the conductive layers 7A, 7C and 7D as an impurity introduction mask, and therefore is self-aligned with the conductive layers 7A, 7C and 7D.
９は不純物導入用マスクであり、導電層７Ａ乃至７Ｄの
両側部にそれらに対して自己整合で設けられている。こ
の不純物導入用マスク９は、実質的なソース領域又はド
レイン領域を構成するのに使用されるもので、主とし
て、ＬＤＤ構造を構成するためのものである。なお、不
純物導入用マスク９は、フリップフロップ回路のＭＩＳ
ＦＥＴのゲート電極上に形成された抵抗素子が、ゲート
電極とずれて重ねられた場合に、半導体領域から抵抗素
子が受ける電界の影響を低減することができる。An impurity introduction mask 9 is provided on both sides of the conductive layers 7A to 7D in a self-aligned manner. The impurity introduction mask 9 is used to form a substantial source region or drain region, and is mainly used to form an LDD structure. The impurity introducing mask 9 is used for the MIS of the flip-flop circuit.
When the resistance element formed on the gate electrode of the FET is overlapped with the gate electrode with a shift, the influence of the electric field received by the resistance element from the semiconductor region can be reduced.
１０はｎ＋型の半導体領域であり、導電層７Ａ、７Ｃ、
７Ｄの両側部の絶縁膜５を介したウエル領域２主面部、
又は、導電層７Ｂ、７Ｃ、７Ｄの下部の接続孔６部のウ
エル領域２主面部に設けられている。この半導体領域１
０は、ＭＩＳＦＥＴの実質的なソース領域又はドレイン
領域、或いは、フリップフロップ回路の交差結合用配線
を構成するためのものである。Reference numeral 10 denotes an n + type semiconductor region, which includes conductive layers 7A, 7C,
7D main surface of the well region 2 via the insulating film 5 on both sides,
Alternatively, it is provided in the main surface portion of the well region 2 in the connection hole 6 portion below the conductive layers 7B, 7C, 7D. This semiconductor region 1
0 is for forming a substantial source region or drain region of the MISFET or a cross coupling wiring of the flip-flop circuit.
半導体領域１０は、前記不純物導入用マスク９を用い、
イオン注入技術で不純物を導入して形成するので、不純
物導入用マスク９、又は、導電層７Ａ乃至７Ｄに対して
自己整合で構成される。The semiconductor region 10 uses the impurity introduction mask 9 and
Since it is formed by introducing impurities by the ion implantation technique, it is configured by self-alignment with the impurity introduction mask 9 or the conductive layers 7A to 7D.
１１はｐ＋型の半導体領域であり、所定の半導体領域１
０下部のウエル領域２主面部に、半導体領域１０と接触
して設けられている。Reference numeral 11 denotes a p + type semiconductor region, which is a predetermined semiconductor region 1
It is provided in contact with the semiconductor region 10 on the main surface of the well region 2 below 0.
この半導体領域１１は、特に、フリップフロップ回路の
ＭＩＳＦＥＴＱ１、Ｑ２の半導体領域１０の下部、スイ
ッチ用ＭＩＳＦＥＴＱＳ１、ＱＳ２の一方の半導体領域
１０の下部（第２図では、１１（ｐ＋）と表示して点線
で囲まれた領域の半導体領域１０下部）に設けられてい
る。すなわち、半導体領域１１は、メモリセルにおける
情報となる電荷の蓄積量を増大させるのに寄与する部分
に設けられている。半導体領域１１は、ウエル領域２と
半導体領域１０とのｐｎ接合に比べて不純物濃度が高い
もの同志のｐｎ接合であり、接合容量を増大させ、情報
蓄積用容量Ｃの情報となる電荷の蓄積量を増大させてい
る。この情報となる電荷の蓄積量を増大させることによ
って、アルファ（以下、αという）線により生じるソフ
トエラーを防止することができる。また、半導体領域１
１は、ウエル領域２に比べて高い不純物濃度で構成して
いるので、α線により生じる少数キャリアの不要な侵入
を抑制するバリア効果を高めることができ、前記と同様
にソフトエラーを防止することができる。This semiconductor region 11 is particularly a lower part of the semiconductor region 10 of the MISFETs Q 1 and Q 2 of the flip-flop circuit, and a lower part of the semiconductor region 10 of one of the switching MISFETs Q S1 and Q S2 (11 (p + ) in FIG. 2). Is provided below the semiconductor region 10 in a region surrounded by a dotted line. That is, the semiconductor region 11 is provided in a portion that contributes to increasing the amount of accumulated electric charge that becomes information in the memory cell. The semiconductor region 11 is a pn junction that has a higher impurity concentration than the pn junction between the well region 2 and the semiconductor region 10, and is a pn junction of the same type, and increases the junction capacitance and accumulates the amount of electric charge that becomes information of the information storage capacitance C. Is increasing. By increasing the amount of accumulated electric charge that becomes this information, it is possible to prevent a soft error caused by an alpha (hereinafter referred to as α) ray. In addition, the semiconductor region 1
Since 1 has a higher impurity concentration than the well region 2, it is possible to enhance the barrier effect of suppressing unnecessary intrusion of minority carriers caused by α-rays, and prevent soft error as in the above. You can
また、半導体領域１１は、前記不純物導入用マスク９を
用い、イオン注入技術で不純物を導入して形成するの
で、チャネルが形成される領域に達しないように構成さ
れ、不純物導入用マスク９、又は、導電層７Ｃ、７Ｄに
対して自己整合で構成される。これによって、半導体領
域１１を構成するための製造工程におけるマスク合せ余
裕度を必要としなくなるので、ＳＲＡＭの集積度を向上
することができる。Further, since the semiconductor region 11 is formed by using the impurity introduction mask 9 and introducing impurities by the ion implantation technique, it is configured so as not to reach the region where the channel is formed. , And are self-aligned with the conductive layers 7C and 7D. This eliminates the need for a mask alignment margin in the manufacturing process for forming the semiconductor region 11, so that the degree of integration of the SRAM can be improved.
また、半導体領域１１を構成する不純物（例えば、ボロ
ンイオン）は、半導体領域１０を構成する不純物（例え
ば、ヒ素イオン）に比べて拡散速度が速く、同一の不純
物導入用マスク９を使用するので、半導体領域１１は、
半導体領域１０にそって或いは半導体領域１０を包み込
むように設けられる。これによって、半導体領域１１と
半導体領域１０とのｐｎ接合面積を増大させることがで
きるので、接合容量をより増大又はバイア効果をより高
めることができる。Further, the impurities (for example, boron ions) forming the semiconductor region 11 have a higher diffusion rate than the impurities (for example, arsenic ions) forming the semiconductor region 10, and use the same impurity introduction mask 9. The semiconductor region 11 is
It is provided along the semiconductor region 10 or so as to surround the semiconductor region 10. As a result, the pn junction area between the semiconductor region 11 and the semiconductor region 10 can be increased, so that the junction capacitance or the via effect can be further increased.
また、半導体領域１１は、少なくとも半導体領域８下
部、すなわち、半導体領域１０とウエル領域２とのｐｎ
接合部からチャネルが形成される領域に伸びる空乏領域
を抑制する部分に設けられている。これによって、ソー
ス領域及びドレイン領域間となる半導体領域１０間の空
乏領域の結合を防止することができるので、パンチスル
ーを防止することができる。このパンチスルーを防止す
ることによって、短チャネル効果を低減することができ
る。The semiconductor region 11 is at least below the semiconductor region 8, that is, the pn of the semiconductor region 10 and the well region 2.
It is provided in a portion that suppresses the depletion region extending from the junction to the region where the channel is formed. This can prevent the depletion region from coupling between the semiconductor regions 10 between the source region and the drain region, so that punch-through can be prevented. By preventing this punch-through, the short channel effect can be reduced.
なお、半導体領域１１は、単にバリア効果を高めるため
に使用してもよく、その場合には、半導体領域１０と適
度に離隔させてもよい。The semiconductor region 11 may be used simply for enhancing the barrier effect, and in that case, it may be appropriately separated from the semiconductor region 10.
また、半導体領域１０は導電層７Ａ、７Ｃ、７Ｄを不純
物導入用マスクとして用いて構成し、半導体領域１１は
不純物導入用マスク９を用いて構成し、半導体領域８を
設けなくともよい。The semiconductor region 10 may be formed by using the conductive layers 7A, 7C, and 7D as an impurity introduction mask, the semiconductor region 11 may be formed by using the impurity introduction mask 9, and the semiconductor region 8 may not be provided.
スイッチ用ＭＩＳＦＥＴＱＳ１、ＱＳ２は、主として、
ウエル領域２、絶縁膜５、導電層７Ａ、一対の半導体領
域８、一対の半導体領域１０及び半導体領域１１によっ
て構成されている。The switch MISFETs Q S1 and Q S2 are mainly
The well region 2, the insulating film 5, the conductive layer 7A, the pair of semiconductor regions 8, the pair of semiconductor regions 10, and the semiconductor region 11 are included.
ＭＩＳＦＥＴＱ１は、主として、ウエル領域２、絶縁膜
５、導電層７Ｄ、一対の半導体領域８、一対の半導体領
域１０及び半導体領域１１によって構成されている。The MISFET Q 1 is mainly composed of a well region 2, an insulating film 5, a conductive layer 7D, a pair of semiconductor regions 8, a pair of semiconductor regions 10 and a semiconductor region 11.
ＭＩＳＦＥＴＱ２は、主として、ウエル領域２、絶縁膜
５、導電層７Ｃ、一対の半導体領域８、一対の半導体領
域１０及び半導体領域１１によって構成されている。The MISFET Q 2 is mainly composed of a well region 2, an insulating film 5, a conductive layer 7C, a pair of semiconductor regions 8, a pair of semiconductor regions 10 and a semiconductor region 11.
１２は絶縁膜であり、導電層７Ａ乃至７Ｄ、半導体領域
１０等を覆うように設けられている。この絶縁膜１２
は、導電層７Ａ乃至７Ｄ、半導体領域１０等とその上部
に設けられる導電層とを電気的に分離するためのもので
ある。An insulating film 12 is provided so as to cover the conductive layers 7A to 7D, the semiconductor region 10, and the like. This insulating film 12
Is for electrically separating the conductive layers 7A to 7D, the semiconductor region 10 and the like from the conductive layer provided thereon.
また、絶縁膜１２は、抵抗素子Ｒ１、Ｒ２をセルフバイ
アスさせるＭＩＳ型構造を構成するためのゲート絶縁膜
として、さらに、情報蓄積用容量Ｃを構成するための絶
縁膜として使用される。Further, the insulating film 12 is used as a gate insulating film for forming a MIS type structure in which the resistance elements R 1 and R 2 are self-biased, and further as an insulating film for forming an information storage capacitor C.
１３は接続孔であり、所定の導電層７Ｃ、７Ｄ及び半導
体領域１０上部の絶縁膜１２を除去して設けられてい
る。この接続孔１３は、所定の導電層７Ｃ、７Ｄ及び半
導体領域１０とその上部に設けられる導電層とを電気的
に接続するためのものである。Reference numeral 13 is a connection hole, which is provided by removing the predetermined conductive layers 7C and 7D and the insulating film 12 above the semiconductor region 10. The connection hole 13 is for electrically connecting the predetermined conductive layers 7C and 7D and the semiconductor region 10 to the conductive layer provided on the semiconductor region 10.
１４Ａは導電層であり、導電層７Ｂ（基準電圧用配線Ｖ
ＳＳ）と重ね合わされ、かつ、絶縁膜１２上部を導電層
７Ｂと略同様の行方向に延在して設けられている。この
導電層１４Ａは、行方向に配置されるメモリセルのそれ
ぞれに接続される電源電圧用配線ＶＣＣを構成するため
のものである。14A is a conductive layer, and the conductive layer 7B (reference voltage wiring V
SS ) and the upper part of the insulating film 12 is provided so as to extend in the row direction substantially similar to the conductive layer 7B. The conductive layer 14A serves to form the power supply voltage wiring V CC connected to each of the memory cells arranged in the row direction.
導電層１４Ａ（電源電圧用配線ＶＣＣ）と導電層７Ｂ
（基準電圧用配線ＶＳＳ）とを絶縁膜１２を介在させて
重ね合わせたことによって、情報蓄積用容量Ｃの情報と
なる電荷の蓄積量を増大することができる。この情報蓄
積用容量Ｃの蓄積量の増大は、導電層１４Ａと半導体領
域で構成した基準電圧用配線とを重ね合わせたものに比
べて、絶縁膜の膜厚が薄くなるので、大きなものにする
ことができる。情報蓄積用容量Ｃの蓄積量の増大によっ
て、α線により生じるソフトエラーを防止することがで
きる。Conductive layer 14A (wiring for power supply voltage V CC ) and conductive layer 7B
By superimposing (the reference voltage wiring V SS ) with the insulating film 12 interposed, it is possible to increase the amount of accumulated electric charges serving as information of the information storage capacitor C. The increase in the storage amount of the information storage capacitor C is large because the thickness of the insulating film is smaller than that in the case where the conductive layer 14A and the reference voltage wiring formed of the semiconductor region are superposed. be able to. By increasing the storage amount of the information storage capacity C, it is possible to prevent a soft error caused by α rays.
また、導電層７Ｂの所定部を、その他の部分よりも大き
な面積で構成し、導電層１４Ａの所定部を、その他の部
分よりも大きな面積で構成し、導電層７Ｂの所定部と導
電層１４Ａの所定部とを重ね合わせて、さらに情報蓄積
用容量Ｃの蓄積量を増大させてもよい。Further, the predetermined portion of the conductive layer 7B is formed with a larger area than the other portion, the predetermined portion of the conductive layer 14A is formed with a larger area than the other portion, and the predetermined portion of the conductive layer 7B and the conductive layer 14A are formed. It is also possible to further increase the storage amount of the information storage capacity C by superimposing it on the predetermined part of.
１４Ｂは抵抗素子であり、一端部が導電層１４Ａに電気
的に接続され、他端部が接続孔６、１３を通して導電層
７Ｃ、半導体領域１０又は導電層７Ｄ、半導体領域１０
の電気的に接続されている。この抵抗素子１４Ｂは、抵
抗素子Ｒ１、Ｒ２を構成するためのものである。Reference numeral 14B is a resistance element, one end of which is electrically connected to the conductive layer 14A and the other end of which is connected to the conductive layer 7C, the semiconductor region 10 or the conductive layer 7D, and the semiconductor region 10 through the connection holes 6 and 13.
Is electrically connected. The resistance element 14B is for configuring the resistance elements R 1 and R 2 .
抵抗素子１４Ｂは、絶縁膜１２を介して、導電層７Ｃ又
は導電層７Ｄと重ね合わされ、略同様の列方向に延在し
て設けられている。すなわち、導電層７Ｃ又は導電層７
Ｄをゲート電極、絶縁膜１２を絶縁物、抵抗素子１４Ｂ
を半導体とするＭＩＳ型構造を構成している。これは、
ＭＩＳＦＥＴＱ１の導電層７Ｄ（ゲート電極）は"High"
レベルの電位に印加され、ＭＩＳＦＥＴＱ２の導電層７
Ｃ（ゲート電極）が"Low"レベルの電位に印加された時
に、抵抗素子１４Ｂ（Ｒ２）は、導電層７Ｄの電界効果
によって電源電圧用配線ＶＣＣからの電流が流れ易くな
り、抵抗素子１４Ｂ（Ｒ１）は、導電層７Ｃ及び不純物
導入用マスク９がＭＩＳＦＥＴＱ２のドレイン領域１０
からの電界を遮断するので電源電圧用配線ＶＣＣからの
電流が流れにくくなる（セルフバイアス）。すなわち、
抵抗素子１４Ｂ（Ｒ１、Ｒ２）は、メモリセルに書き込
まれた情報（電圧）によってその抵抗値を変化させ、
“１”，“０”の電圧差を明確にする方向に電流を供給
することができるので、情報となる電荷を安定に保持す
ることができる。The resistance element 14B is provided so as to overlap with the conductive layer 7C or the conductive layer 7D via the insulating film 12 and extend in a substantially similar column direction. That is, the conductive layer 7C or the conductive layer 7
D is a gate electrode, insulating film 12 is an insulator, and resistance element 14B
To form a MIS type structure. this is,
MISFET Q 1 of the conductive layer 7D (gate electrode) is "High"
Applied to the level potential, the conductive layer 7 of the MISFET Q 2
When C (gate electrode) is applied to the potential of "Low" level, the resistance element 14B (R 2 ) easily flows the current from the power supply voltage wiring V CC due to the electric field effect of the conductive layer 7D. 14B (R 1 ) has the conductive layer 7C and the impurity introduction mask 9 as the drain region 10 of the MISFET Q 2.
Since the electric field from is cut off, it becomes difficult for the current from the power supply voltage wiring V CC to flow (self-bias). That is,
The resistance element 14B (R 1 , R 2 ) changes its resistance value according to the information (voltage) written in the memory cell,
Since the current can be supplied in the direction in which the voltage difference between "1" and "0" is made clear, the electric charge as information can be stably held.
導電層１４Ａ及び抵抗素子１４Ｂは、製造工程における
第２層目の導電層形成工程によって形成され、例えば、
化学的気相析出（以下、ＣＶＤという）技術で形成した
多結晶シリコンで構成する。そして、導電層１４Ａは、
多結晶シリコンに抵抗値を低減するための不純物を導入
し、抵抗素子１４Ｂは、多結晶シリコンのまま又はそれ
に適度に導電層１４Ａよりも少ない量の不純物を導入し
て形成する。この前記導電層１４Ａを構成する不純物の
導入は、例えば、ヒ素イオンを用い、イオン注入技術で
導入する。イオン注入技術による不純物の導入は、熱拡
散技術に比べ、導電層１４Ａの抵抗値の制御性は極めて
良好になる。The conductive layer 14A and the resistive element 14B are formed by the second conductive layer forming step in the manufacturing process,
It is composed of polycrystalline silicon formed by a chemical vapor deposition (hereinafter referred to as CVD) technique. Then, the conductive layer 14A is
Impurities for reducing the resistance value are introduced into the polycrystalline silicon, and the resistance element 14B is formed by using the polycrystalline silicon as it is or by appropriately introducing an amount of impurities into the polycrystalline silicon that is smaller than that of the conductive layer 14A. The impurities forming the conductive layer 14A are introduced by an ion implantation technique using, for example, arsenic ions. The introduction of impurities by the ion implantation technique makes the controllability of the resistance value of the conductive layer 14A extremely excellent as compared with the thermal diffusion technique.
また、イオン注入技術による不純物の導入は、熱拡散技
術に比べて、不純物導入用マスク下部への回り込みが小
さいので、加工寸法の余裕度を低減することができ、抵
抗素子１４Ｂの縮小又は抵抗素子１４Ｂを充分に長く構
成することができる。Further, the introduction of impurities by the ion implantation technique has a smaller wraparound to the lower portion of the impurity introduction mask as compared with the thermal diffusion technique, so that it is possible to reduce the margin of the processing dimension, and reduce the resistance element 14B or the resistance element. 14B can be configured to be sufficiently long.
また、第２層目の導電層形成工程では、フリップフロッ
プ回路の交差結合等の配線を構成する必要がなく、導電
層１４Ａと抵抗素子１４Ｂとのマスク合せ余裕度を考慮
するだけでよいので、抵抗素子１４Ｂの縮小又は抵抗素
子１４Ｂを導電層１４Ａと接続孔１３との間で充分に長
く構成することができる。Further, in the second conductive layer forming step, it is not necessary to configure wiring such as cross coupling of flip-flop circuits, and it is sufficient to consider the mask alignment margin between the conductive layer 14A and the resistance element 14B. The resistance element 14B can be reduced or the resistance element 14B can be configured to be sufficiently long between the conductive layer 14A and the connection hole 13.
前記抵抗素子１４Ｂを充分に長く構成することにより、
その抵抗値を増大することができ、情報を保持するため
に、抵抗素子１４Ｂから流れるスタンバイ電流を小さく
することができる。By making the resistance element 14B sufficiently long,
The resistance value can be increased, and the standby current flowing from the resistance element 14B can be reduced in order to retain information.
また、前記抵抗素子１４Ｂを充分に長く構成することに
より、抵抗素子１４Ｂと導電層１４Ａとの接合部、又
は、抵抗素子１４Ｂと半導体領域１０、導電層７Ｃ、７
Ｄとの接合部から抵抗素子１４Ｂの内部に形成される空
乏領域間の結合を防止することができる。これによっ
て、抵抗素子１４Ｂにおけるパンチスルーを防止するこ
とができる。Further, by forming the resistance element 14B sufficiently long, the junction between the resistance element 14B and the conductive layer 14A, or the resistance element 14B and the semiconductor region 10 and the conductive layers 7C and 7C.
It is possible to prevent coupling between the depletion region formed inside the resistance element 14B from the junction with D. As a result, punch through in the resistance element 14B can be prevented.
イオン注入技術による不純物の導入は、抵抗値の制御性
が良いので、周辺回路、例えば、入力保護回路の抵抗素
子の構成に使用してもよく、又、この入力保護回路の抵
抗素子は、導電層１４Ａと同一製造工程で、かつ、同程
度の抵抗値で構成してもよい。Since the introduction of impurities by the ion implantation technique has a good controllability of the resistance value, it may be used for the configuration of the peripheral circuit, for example, the resistance element of the input protection circuit. The layer 14A may have the same manufacturing process and the same resistance value.
１５は絶縁膜であり、導電層１４Ａ及び抵抗素子１４Ｂ
上部に設けられている。この絶縁膜１５は、導電層１４
Ａ及び抵抗素子１４Ｂとその上部に設けられる導電層と
の電気的な分離をするためのものである。Reference numeral 15 denotes an insulating film, which is a conductive layer 14A and a resistance element 14B.
It is provided on the upper part. The insulating film 15 is the conductive layer 14
This is for electrically separating A and the resistance element 14B from the conductive layer provided thereon.
１６は接続孔であり、スイッチ用ＭＩＳＦＥＴＱＳ１、
ＱＳ２の一方の半導体領域１０上部の絶縁膜５、１２、
１５を除去して設けられている。この絶縁膜１５の上部
に設けられる導電層との電気的な接続をするためのもの
である。Reference numeral 16 is a connection hole, which is a switch MISFET Q S1 ,
One semiconductor region 10 the upper portion of the insulating film 5 and 12 of the Q S2,
It is provided by removing 15. It is for electrical connection with a conductive layer provided on the insulating film 15.
１７は導電層であり、接続孔１６と通して所定の半導体
領域１０と電気的に接続し、絶縁膜１５上部を導電層７
Ａ、７Ｂ、１４Ｂと交差するように列方向に延在し、導
電層７Ｃ、７Ｄ、抵抗素子１４Ｂと重ね合わされて設け
られている。この導電層１７は、データ線ＤＬ、▲
▼を構成するためのものである。そして、導電層７Ｃ、
１７、抵抗素子１４Ｂ又は導電層７Ｄ、１７、抵抗素子
１４Ｂ又は導電層７Ｄ、１７、抵抗素子１４Ｂを重ね合
わせることにより、平面的な面積を縮小することができ
るので、ＳＲＡＭの集積度を向上することができる。Reference numeral 17 denotes a conductive layer, which is electrically connected to a predetermined semiconductor region 10 through the connection hole 16 and the upper portion of the insulating film 15 is covered with the conductive layer 7.
It extends in the column direction so as to intersect A, 7B, and 14B, and is provided so as to overlap with the conductive layers 7C and 7D and the resistance element 14B. The conductive layer 17 has data lines DL, ▲
This is for configuring ▼. Then, the conductive layer 7C,
Since the planar area can be reduced by stacking 17, the resistance element 14B or the conductive layers 7D and 17 and the resistance element 14B or the conductive layers 7D and 17, and the resistance element 14B, the integration degree of the SRAM is improved. be able to.
導電層１７は、製造工程における第３層目の導電層形成
工程により形成される。The conductive layer 17 is formed by the third conductive layer forming step in the manufacturing process.
このようにして構成されるメモリセルは、Ｘａ−Ｘａ線
又はＸｂ−Ｘｂ線に略線対称で行方向に複数配置され、
Ｙａ又はＹｂに略１８０〔度〕の回転角度の回転対称で
列方向に複数配置され、メモリセルアレイを構成してい
る。A plurality of memory cells configured in this manner are arranged in the row direction with substantially line symmetry with respect to the Xa-Xa line or the Xb-Xb line,
A plurality of memory cells are arranged in the column direction with rotational symmetry with respect to Ya or Yb with a rotation angle of about 180 degrees.
次に、本実施例の製造方法について説明する。Next, the manufacturing method of this embodiment will be described.
第４図乃至第１０図は、本発明の一実施例の製造方法を
説明するための各製造工程におけるＳＲＡＭのメモリセ
ルを示す図であり、第４図乃至第６図は、その要部平面
図、第７図乃至第１０図は、その断面図である。なお、
第７図は、第４図のVII−VII切断線における断面を示
し、第９図は、第５図のIX−IX切断線における断面を示
し、第１０図は、第６図のＸ−Ｘ切断線における断面を
示している。4 to 10 are views showing the memory cell of the SRAM in each manufacturing process for explaining the manufacturing method of the embodiment of the present invention, and FIGS. FIGS. 7 and 10 are cross-sectional views thereof. In addition,
7 shows a cross section taken along the line VII-VII in FIG. 4, FIG. 9 shows a cross section taken along the line IX-IX in FIG. 5, and FIG. 10 shows a line XX in FIG. The cross section at the cutting line is shown.
まず、単結晶シリコンからなるｎ−型の半導体基板１を
用意する。この半導体基板１の所定の主面部にｐ−型の
ウエル領域２を形成する。First, an n − type semiconductor substrate 1 made of single crystal silicon is prepared. A p − type well region 2 is formed on a predetermined main surface portion of the semiconductor substrate 1.
前記ウエル領域２は、例えば、３×１０１２〔ａｔｏｍ
ｓ／ｃｍ２〕程度のＢＦ２イオンを６０〔ＫｅＶ〕程度
のエネルギのイオン注入技術によって導入し、引き伸ば
し拡散を施すことにより形成する。The well region 2 has, for example, 3 × 10 12 [atom
It is formed by introducing BF 2 ions of about s / cm 2 ] by an ion implantation technique with energy of about 60 [KeV] and stretching and diffusion.
そして、半導体基板１及びウエル領域２の所定の主面上
部に、フィールド絶縁膜３を形成し、ウエル領域２の所
定の主面部に、ｐ型のチャネルストッパ領域４を形成す
る。Then, a field insulating film 3 is formed on a predetermined main surface of the semiconductor substrate 1 and the well region 2, and a p-type channel stopper region 4 is formed on a predetermined main surface portion of the well region 2.
フィールド絶縁膜３は、選択的な熱酸化技術で形成した
酸化シリコン膜を用いる。As the field insulating film 3, a silicon oxide film formed by a selective thermal oxidation technique is used.
チャネルストッパ領域４は、例えば４×１０１３〔ａｔ
ｏｍｓ／ｃｍ２〕程度のＢＦ２イオンを６０〔ＫｅＶ〕
程度のエネルギのイオン注入技術によって導入し、フィ
ールド絶縁膜３の熱酸化技術で引き伸し拡散を施すこと
により形成する。The channel stopper region 4 has, for example, 4 × 10 13 [at
oms / cm 2] the degree of BF 2 ion 60 [KeV]
It is formed by ion implantation with a certain level of energy, and by thermal oxidation of the field insulating film 3 and extension and diffusion.
次に、第４図及び第７図に示すように、半導体素子形成
領域となる半導体基板１及びウエル領域２の主面上部
に、絶縁膜５を形成する。Next, as shown in FIGS. 4 and 7, an insulating film 5 is formed on the main surfaces of the semiconductor substrate 1 and the well region 2 which will be the semiconductor element forming region.
絶縁膜５は、ＭＩＳＦＥＴのゲート絶縁膜を構成するよ
うに、例えば、熱酸化技術で形成した酸化シリコン膜を
用い、その膜厚を２００〜３００〔オングストローク
（Å）〕で形成する。The insulating film 5 is, for example, a silicon oxide film formed by a thermal oxidation technique and has a film thickness of 200 to 300 [ang stroke (Å)] so as to form a gate insulating film of the MISFET.
第４図及び第７図に示す絶縁膜５を形成する工程の後
に、絶縁膜５の所定部を除去し、接続孔６を形成する。After the step of forming the insulating film 5 shown in FIGS. 4 and 7, a predetermined portion of the insulating film 5 is removed and the connection hole 6 is formed.
そして、フィールド絶縁膜３上部、絶縁膜５上部又は接
続孔６を通して所定のウエル領域２の主面と接続するよ
うに、導電層７Ａ乃至７Ｄを形成する。Then, conductive layers 7A to 7D are formed so as to be connected to the main surface of a predetermined well region 2 through the field insulating film 3, the insulating film 5, or the connection hole 6.
この導電層７Ａ乃至７Ｄは、例えば、ＣＶＤ技術で形成
し、抵抗値を低減するためにリンイオンを拡散した多結
晶シリコン膜７ａと、その上部にスパッタ技術で形成し
たモリブデンシリサイド膜７ｂとで形成する。多結晶シ
リコン膜７ａの膜厚は、例えば２０００〔Å〕程度で形
成し、モリブデンシリサイド膜７ｂは、例えば、３００
０〔Å〕程度で形成すればよい。The conductive layers 7A to 7D are formed of, for example, a CVD technique, and are formed of a polycrystalline silicon film 7a in which phosphorus ions are diffused to reduce the resistance value, and a molybdenum silicide film 7b formed thereon by a sputtering technique. . The film thickness of the polycrystalline silicon film 7a is, for example, about 2000 [Å], and the molybdenum silicide film 7b is, for example, 300
It may be formed at 0 [Å].
導電層７Ａ乃至７Ｄは、その一部をモリブデンシリサイ
ド７ｂで構成しているので、その抵抗値は、数〔Ω／
□〕程度にすることができる。Since the conductive layers 7A to 7D are partially composed of molybdenum silicide 7b, their resistance values are several [Ω /
□]
なお、接続孔６を通して導電層７Ｂ、７Ｃ又は７Ｄと接
続されたウエル領域２の主面部には、多結晶シリコン膜
７ａに導入されたリンイオンが拡散し、ｎ型の半導体領
域が形成されるようになっている。Note that phosphorus ions introduced into the polycrystalline silicon film 7a are diffused in the main surface portion of the well region 2 connected to the conductive layer 7B, 7C or 7D through the connection hole 6 to form an n-type semiconductor region. It has become.
次に、第８図に示すように、絶縁膜５を介した導電層７
Ａ、７Ｃ、７Ｄの両側部のウエル領域２の主面部に、Ｌ
ＤＤ構造を構成するために、ｎ−型の半導体領域８を形
成する。Next, as shown in FIG. 8, the conductive layer 7 with the insulating film 5 interposed therebetween.
L on the main surface of the well region 2 on both sides of A, 7C and 7D
An n − type semiconductor region 8 is formed to form a DD structure.
半導体領域８は、導電層７Ａ、７Ｃ、７Ｄ及びフィール
ド絶縁膜３を不純物導入用マスクとして用い、例えば１
×１０１３〔ａｔｏｍｓ／ｃｍ２〕程度のリンイオンを
５０〔ＫｅＶ〕程度のエネルギのイオン注入技術によっ
て導入し、引き伸し拡散を施して形成する。In the semiconductor region 8, the conductive layers 7A, 7C, 7D and the field insulating film 3 are used as a mask for introducing impurities, for example, 1
Phosphorus ions of about 10 13 [atoms / cm 2 ] are introduced by an ion implantation technique with an energy of about 50 [KeV], and stretched and diffused to form.
第８図に示す半導体領域８を形成する工程の後に、導電
層７Ａ乃至７Ｄに対して自己整合でその両側部に、不純
物導入用マスク９を形成する。この不純物導入用マスク
９は、例えば、ＣＶＤ技術で形成した酸化シリコン膜に
異方性エッチング技術を施して形成する。また、不純物
導入用マスク９として、ＣＶＤ技術で形成した多結晶シ
リコン膜を用いてもよい。After the step of forming the semiconductor region 8 shown in FIG. 8, the impurity introduction masks 9 are formed on both sides of the conductive layers 7A to 7D in a self-aligned manner. The impurity introduction mask 9 is formed, for example, by subjecting a silicon oxide film formed by a CVD technique to an anisotropic etching technique. Further, a polycrystalline silicon film formed by the CVD technique may be used as the impurity introduction mask 9.
そして、不純物導入用マスク９を用いて、該不純物導入
用マスク９又は導電層７Ａ乃至７Ｄに対して自己整合で
ウエル領域２の所定の主面部にｎ＋型の半導体領域１０
を形成する。Then, using the impurity introducing mask 9, the n + type semiconductor region 10 is formed on a predetermined main surface portion of the well region 2 in a self-alignment manner with respect to the impurity introducing mask 9 or the conductive layers 7A to 7D.
To form.
この半導体領域１０は、ＭＩＳＦＥＴのソース領域又は
ドレイン領域を構成するように、例えば、１×１０１６
〔ａｔｏｍｓ／ｃｍ２〕程度のヒ素イオンを８０〔Ｋｅ
Ｖ〕程度のエネルギのイオン注入技術によって導入し、
引き伸し拡散を施して形成する。The semiconductor region 10 is, for example, 1 × 10 16 so as to form a source region or a drain region of the MISFET.
Arsenic ions of about [atoms / cm 2 ] are set to 80 [Ke
V] is introduced by ion implantation technology with energy of about
Formed by stretching and diffusion.
この後、主として、情報となる電荷の蓄積量を増大させ
るｐ＋型の不純物を導入するために、不純物導入用マス
ク（図示していない）を形成する。After that, an impurity introduction mask (not shown) is formed mainly for introducing p + -type impurities that increase the amount of accumulated electric charge serving as information.
そして、第５図及び第９図に示すように、この不純物導
入用マスク及び前記不純物導入用マスク９を用いて、該
不純物導入用マスク９又は導電層７Ｃ、７Ｄに対して自
己整合で所定の半導体領域１０下部のウエル領域２主面
部にｐ＋型の領域１１を形成する。Then, as shown in FIGS. 5 and 9, the impurity introduction mask and the impurity introduction mask 9 are used to perform a predetermined self-alignment with the impurity introduction mask 9 or the conductive layers 7C and 7D. A p + type region 11 is formed in the main surface portion of the well region 2 below the semiconductor region 10.
半導体領域１１は、例えば、１×１０１３〔ａｔｏｍｓ
／ｃｍ２〕程度のボロンイオンを５０〔ＫｅＶ〕程度の
エネルギのイオン注入技術によって導入し、引き伸し拡
散を施して形成する。The semiconductor region 11 has, for example, 1 × 10 13 [atoms
/ Cm 2 ], boron ions are introduced by an ion implantation technique with an energy of about 50 [KeV], and stretched and diffused to form.
なお、第５図において、半導体領域１１を形成する不純
物は、１１（ｐ＋）と表示する点線で囲まれた領域内の
絶縁膜５を通したウエル領域２の主面部に導入される。
この点線１１（ｐ＋）は、前記不純物導入用マスクのパ
ターンを示している。In FIG. 5, the impurities forming the semiconductor region 11 are introduced into the main surface portion of the well region 2 through the insulating film 5 in the region surrounded by the dotted line 11 (p + ).
The dotted line 11 (p + ) shows the pattern of the impurity introducing mask.
このとき、導電層７Ａ乃至７Ｄ、半導体領域８、１０
は、周辺回路を構成するＭＩＳＦＥＴの形成工程と同一
製造工程により形成されるようになっており、半導体領
域１１を所定のｎ＋型の半導体領域下部、例えば、入力
保護回路を構成するＭＩＳＦＥＴのソース領域及びドレ
イン領域下部に形成してもよい。At this time, the conductive layers 7A to 7D and the semiconductor regions 8 and 10
Is formed in the same manufacturing process as the forming process of the MISFET forming the peripheral circuit. The semiconductor region 11 is formed under a predetermined n + type semiconductor region, for example, the source of the MISFET forming the input protection circuit. It may be formed below the region and the drain region.
第５図及び第９図に示す半導体領域１１を形成する工程
の後に、絶縁膜１２を形成する。この絶縁膜１２は、例
えば、ＣＶＤ技術によって形成した酸化シリコン膜を用
い、その膜厚を１０００〜２９００〔Å〕程度に形成す
る。After the step of forming the semiconductor region 11 shown in FIGS. 5 and 9, the insulating film 12 is formed. The insulating film 12 is, for example, a silicon oxide film formed by a CVD technique, and is formed to have a film thickness of about 1000 to 2900 [Å].
そして、所定の導電層７Ｃ、７Ｄ及び半導体領域１０上
部の絶縁膜１２を除去して接続孔１３を形成する。Then, the predetermined conductive layers 7C and 7D and the insulating film 12 above the semiconductor region 10 are removed to form the connection hole 13.
この後、電源電圧用配線及び抵抗素子を形成するため
に、接続孔１３を通して所定の半導体領域１０と接続
し、絶縁膜１２上部を覆うように多結晶シリコン膜を形
成する。この多結晶シリコン膜は、例えば、ＣＶＤ技術
によって形成し、その膜厚を１０００〜２０００〔Å〕
程度に形成すればよい。After that, in order to form a power supply voltage wiring and a resistance element, a polycrystalline silicon film is formed so as to be connected to a predetermined semiconductor region 10 through a connection hole 13 and cover an upper portion of the insulating film 12. This polycrystalline silicon film is formed by, for example, a CVD technique and has a film thickness of 1000 to 2000 [Å].
It may be formed to some extent.
そして、抵抗素子形成領域以外の電源電圧用配線形成領
域となる多結晶シリコン膜に、抵抗値を低減するための
不純物を導入する。この不純物は、ヒ素イオンを用い、
イオン注入技術によって導入し、熱拡散技術によって拡
散させる。Then, an impurity for reducing the resistance value is introduced into the polycrystalline silicon film which will be the power supply voltage wiring formation region other than the resistance element formation region. This impurity uses arsenic ions,
It is introduced by ion implantation technology and diffused by thermal diffusion technology.
この後、第６図及び第１０図に示すように、前記多結晶
シリコン膜にパターンニングを施し、電源電圧用配線Ｖ
ＣＣとして使用される導電層１４Ａ及び抵抗素子Ｒ１、
Ｒ２として使用される抵抗素子１４Ｂを形成する。Then, as shown in FIGS. 6 and 10, the polycrystalline silicon film is patterned to form a power supply voltage wiring V.
Conductive layer 14A and resistance element R 1 used as CC ,
A resistance element 14B used as R 2 is formed.
なお、導電層１４Ａ及び導電層１４Ｂを形成するために
導入される不純物は、第６図の１４Ｂと表示される点線
で囲まれた領域外の前記多結晶シリコン膜に導入され
る。The impurities introduced to form the conductive layers 14A and 14B are introduced into the polycrystalline silicon film outside the region surrounded by the dotted line 14B in FIG.
第６図及び第１０図に示す導電層１４Ａ及び抵抗素子１
４Ｂを形成する工程の後に、絶縁膜１５を形成する。こ
の絶縁膜１５は、例えば、ＣＶＤ技術によって形成した
フォスフォシリケートガラス膜を用い、その膜厚を３０
００〜４０００〔Å〕程度に形成すればよい。Conductive layer 14A and resistance element 1 shown in FIGS. 6 and 10.
After the step of forming 4B, the insulating film 15 is formed. The insulating film 15 is, for example, a phosphosilicate glass film formed by a CVD technique and has a film thickness of 30.
It may be formed to a size of about 00 to 4000 [Å].
そして、所定の半導体領域１０上部の絶縁膜５、１２、
１５を除去し、接続孔１６を形成する。Then, the insulating films 5 and 12 above the predetermined semiconductor region 10,
15 is removed and the connection hole 16 is formed.
この後、前記第２図及び第３図に示すように、接続孔１
６を通して所定の半導体領域１０と電気的に接続し、絶
縁膜１５上部を導電層７Ａと交差するように列方向に延
在して導電層１７を形成する。After this, as shown in FIGS. 2 and 3, the connection hole 1
6 is electrically connected to a predetermined semiconductor region 10 through 6, and a conductive layer 17 is formed by extending the upper portion of the insulating film 15 in the column direction so as to intersect the conductive layer 7A.
導電層１７は、例えば、スパッタ蒸着技術によって形成
されたアルミニウム膜を用いる。As the conductive layer 17, for example, an aluminum film formed by a sputter deposition technique is used.
これら一連の製造工程によって、本実施例のＳＲＡＭは
完成する。この後に、保護膜等の処理工程を施してもよ
い。The SRAM of this embodiment is completed by these series of manufacturing steps. After this, a treatment process of a protective film or the like may be performed.
以上説明したように、本発明によって特に得られる効果
としては、以下に述べるような効果がある。As described above, the following effects can be obtained particularly by the present invention.
(1)メモリセルのフリップフロップ回路を構成するＭＩ
ＳＦＥＴのゲート電極及び該ゲート電極の側部に設けら
れた不純物導入用マスクと、抵抗素子とを重ね合わせる
ことにより、メモリセルに書き込まれた情報（電圧）に
対し、電圧のかかっているゲート電極上の抵抗素子の抵
抗値はゲート電極の電界効果によって抵抗値を下げ、電
圧のかからないゲート電極上の抵抗素子の抵抗値は、ド
レイン領域の電界の影響が不純物導入用マスクによって
遮断されるので高抵抗値を得られる。したがって
“１”、“０”の電圧差を明確にする方向に電流を供給
（セルフバイアス）することができるので、情報の安定
な保持をすることができる。(1) MI configuring the flip-flop circuit of the memory cell
By overlapping the gate electrode of the SFET and the impurity introduction mask provided on the side of the gate electrode with the resistance element, a gate electrode in which a voltage is applied to the information (voltage) written in the memory cell The resistance value of the upper resistance element decreases due to the electric field effect of the gate electrode, and the resistance value of the resistance element on the gate electrode where no voltage is applied is high because the influence of the electric field in the drain region is blocked by the impurity introduction mask. The resistance value can be obtained. Therefore, a current can be supplied (self-biased) in a direction to clarify the voltage difference between "1" and "0", so that information can be stably held.
(2)前記(1)によって、情報の読み出し動作における動作
マージンを大きくすることができるので、ＳＲＡＭの電
気的信頼性を向上することができる。(2) Since the operation margin in the information reading operation can be increased by the above (1), the electrical reliability of the SRAM can be improved.
更に、本願によって開示された新規な技術手段によれ
ば、以下に述べるような効果を得ることができる。Furthermore, according to the novel technical means disclosed by the present application, the following effects can be obtained.
(1)メモリセルに接続される基準電圧用配線を、ポリサ
イド、シリサイド、高融点金属等の抵抗値の小さな導電
層で形成したので、メモリセルアレイでの基準電圧用配
線の占有面積を縮小することができる。(1) Since the reference voltage wiring connected to the memory cell is formed of a conductive layer having a low resistance value such as polycide, silicide, or refractory metal, the area occupied by the reference voltage wiring in the memory cell array can be reduced. You can
(2)メモリセルに接続される基準電圧用配線を、メモリ
セルを構成する抵抗値の小さなＭＩＳＦＥＴのゲート電
極と同一導電性材料で形成したので、メモリセルアレイ
での基準電圧用配線の占有面積を縮小することができ
る。(2) Since the reference voltage wiring connected to the memory cell is formed of the same conductive material as the gate electrode of the MISFET having a small resistance value forming the memory cell, the area occupied by the reference voltage wiring in the memory cell array is reduced. Can be reduced.
(3)前記(2)により、基準電圧用配線に接続されるアルミ
ニウム配線を所定毎に走らせる本数を低減することがで
きるので、メモリセルアレイでのアルミニウム配線の占
有面積を縮小することができる。(3) According to the above (2), the number of aluminum wirings connected to the reference voltage wirings can be reduced at predetermined intervals, so that the area occupied by the aluminum wirings in the memory cell array can be reduced.
(4)前記(1)により、メモリセルアレイでの基準電圧用配
線又はアルミニウム配線の占有面積を縮小することがで
きるので、ＳＲＡＭの集積度を向上することができる。(4) Since the area occupied by the reference voltage wiring or the aluminum wiring in the memory cell array can be reduced by the above (1), the integration degree of the SRAM can be improved.
(5)前記(1)及び(2)により、基準電圧用配線の抵抗値を
小さくすることができ、その電位の安定度を良好にする
ことができるので、情報の書き込み及び読み出し動作マ
ージンを大きくすることができる。(5) Due to the above (1) and (2), the resistance value of the reference voltage wiring can be reduced, and the stability of the potential can be improved, thus increasing the information writing and reading operation margin. can do.
(6)前記(5)により、情報の書き込み及び読み出し動作に
おける誤動作を抑制することができるので、ＳＲＡＭの
電気的信頼性を向上することができる。(6) By the above (5), malfunctions in the information writing and reading operations can be suppressed, so that the electrical reliability of the SRAM can be improved.
(7)基準電圧用配線ＶＳＳと電源電圧用配線ＶＣＣとを
重ね合わせたので、メモリセルの情報蓄積用容量の情報
となる電荷蓄積量を増大することができる。(7) Since the reference voltage wiring V SS and the power supply voltage wiring V CC are overlapped with each other, it is possible to increase the amount of charge storage that becomes the information of the information storage capacity of the memory cell.
(8)前記(7)により、情報となる電荷の蓄積量を増大する
ことができるので、α線により生じるソフトエラーを防
止することができる。(8) Because of the above (7), it is possible to increase the amount of accumulated electric charge that becomes information, so that it is possible to prevent soft errors caused by α rays.
(9)前記(7)及び(8)により、情報となる電荷の蓄積量を
増大し、ソフトエラーを防止することができるので、メ
モリセルの占有面積を縮小することができる。(9) By the above (7) and (8), it is possible to increase the amount of accumulated electric charge as information and prevent a soft error, so that the occupied area of the memory cell can be reduced.
(10)前記(9)により、メモリセルの占有面積を縮小する
ことができるので、ＳＲＡＭの集積度を向上することが
できる。(10) Since the area occupied by the memory cell can be reduced by the above (9), the degree of integration of the SRAM can be improved.
(11)前記(7)により、情報となる電荷の蓄積量を増大す
ることができるので、情報の読み出し動作の信頼性を向
上することができる。(11) According to the above (7), the amount of accumulated electric charge serving as information can be increased, so that the reliability of the information reading operation can be improved.
(12)２つのＭＩＳＦＥＴで構成されたフリップフロップ
回路の一方のＭＩＳＦＥＴのゲート電極を延在して交差
結合をすることにより、ゲート電極間に交差結合のため
の配線を設ける必要がなくなるので、ゲート電極間ピッ
チを縮小することができる。(12) By extending the gate electrode of one MISFET of the flip-flop circuit formed of two MISFETs and performing cross-coupling, it is not necessary to provide wiring for cross-coupling between the gate electrodes. The pitch between electrodes can be reduced.
(13)前記(12)により、メモリセルの占有面積を縮小する
ことができるので、ＳＲＡＭの集積度を向上することが
できる。(13) By virtue of (12), the area occupied by the memory cell can be reduced, so that the degree of integration of the SRAM can be improved.
(14)メモリセルを構成する所定のＭＩＳＦＥＴのゲート
電極の側部に不純物導入用マスクを自己整合で設け、該
不純物導入用マスクに対して自己整合でソース領域又は
ドレイン領域となる第１の半導体領域と、その下部に反
対導電型の第２の半導体領域とを設けたことにより、ゲ
ート電極と第２の半導体領域とのマスク合せ余裕度を必
要としなくなるので、ＳＲＡＭの集積度を向上すること
ができる。(14) A first semiconductor serving as a source region or a drain region in self-alignment with an impurity introduction mask provided in a side portion of a gate electrode of a predetermined MISFET forming a memory cell By providing the region and the second semiconductor region of the opposite conductivity type under the region, it is not necessary to provide a mask alignment margin between the gate electrode and the second semiconductor region, thus improving the integration degree of SRAM. You can
(15)前記(14)により、不純物導入用マスクで第２の半導
体領域を形成し、チャネル領域への第２半導体領域への
回り込みを防止することができるので、ＭＩＳＦＥＴの
しきい値電圧の変動及び基板効果の増大を防止すること
ができる。(15) According to the above (14), since the second semiconductor region can be formed with the impurity introduction mask and the sneak into the channel region to the second semiconductor region can be prevented, fluctuations in the threshold voltage of the MISFET can be prevented. Also, it is possible to prevent the substrate effect from increasing.
(16)前記(14)及び(15)により、ＳＲＡＭの集積度の向上
及び電気的信頼性を向上することができる。(16) Due to the above (14) and (15), it is possible to improve the degree of integration and electrical reliability of the SRAM.
(17)第１半導体領域にそってその下部に、第２の半導体
領域を設けることによって、第１の半導体領域と第２の
半導体領域とのｐｎ接合容量を増大させることができる
ので、情報蓄積用容量の情報となる電荷の蓄積量を増大
させることができる。(17) Since the pn junction capacitance between the first semiconductor region and the second semiconductor region can be increased by providing the second semiconductor region below the first semiconductor region, information storage It is possible to increase the amount of accumulated charge that serves as information on the working capacitance.
(18)第１半導体領域にそってその下部に、第２の半導体
領域を設けることによって、第１の半導体領域と第２の
半導体領域と対向面積を増大させることができるので、
バリア効果を高めることができる。(18) By providing the second semiconductor region below the first semiconductor region, the facing area between the first semiconductor region and the second semiconductor region can be increased,
The barrier effect can be enhanced.
(19)前記(17)により、情報蓄積用容量の情報となる電荷
の蓄積量を増大させることができるので、α線により生
じるソフトエラーを防止することができる。(19) According to the above item (17), since the amount of charge stored as information in the information storage capacitor can be increased, it is possible to prevent a soft error caused by α rays.
(20)前記(19)により、メモリセルの占有面積を縮小する
ことができるので、ＳＲＡＭの集積度を向上することが
できる。(20) By virtue of (19) above, the area occupied by the memory cell can be reduced, so that the degree of integration of the SRAM can be improved.
(21)第２の半導体領域を、チャネルが形成される領域に
伸びる空乏領域を抑制する部分に設けることによって、
ソース領域及びドレイン領域間の空乏領域の結合を防止
することができるので、パンチスルーを防止することが
できる。(21) By providing the second semiconductor region in a portion that suppresses the depletion region extending to the region where the channel is formed,
Since it is possible to prevent the depletion region from being coupled between the source region and the drain region, punch-through can be prevented.
(22)前記(21)により、パンチスルーを防止することがで
きるので、短チャネル効果を低減することができる。(22) Since punch through can be prevented by the above (21), the short channel effect can be reduced.
(23)前記(22)により、短チャネル効果を低減することが
できるので、ＳＲＡＭの集積度を向上することができ
る。(23) By virtue of (22), the short channel effect can be reduced, so that the integration degree of SRAM can be improved.
(24)メモリセルのフリップフロップ回路を構成するＭＩ
ＳＦＥＴのゲート電極及び不純物導入用マスクと抵抗素
子とを重ね合わせることにより、抵抗素子をセルフバイ
アスすることができるので、情報となる電荷を安定に保
持することができる。(24) MI configuring the flip-flop circuit of the memory cell
Since the resistance element can be self-biased by superimposing the gate electrode of the SFET and the mask for introducing impurities on the resistance element, it is possible to stably hold the electric charge as information.
(25)多結晶シリコンからなる導電層の抵抗値を低減する
不純物を、イオン注入技術で導入することにより、熱拡
散技術に比べて抵抗値の制御性を良好にすることができ
る。(25) By introducing an impurity that reduces the resistance value of the conductive layer made of polycrystalline silicon by the ion implantation technique, the controllability of the resistance value can be improved as compared with the thermal diffusion technique.
(26)多結晶シリコンからなる導電層の抵抗値を低減する
不純物を、イオン注入技術で導入することにより、抵抗
素子を形成する不純物導入用マスク下部への不純物の回
り込みを小さくすることができるので、抵抗素子の加工
寸法の余裕度を低減することができる。(26) By introducing an impurity that reduces the resistance value of the conductive layer made of polycrystalline silicon by the ion implantation technique, it is possible to reduce the wraparound of the impurity into the lower portion of the impurity introduction mask that forms the resistance element. Therefore, it is possible to reduce the margin of the processing size of the resistance element.
(27)前記(26)により、抵抗素子の加工寸法の余裕度を低
減することができるので、抵抗素子の占有面積を縮小す
ることができ、ＳＲＡＭの集積度を向上することができ
る。(27) According to the above (26), the margin of the processing size of the resistance element can be reduced, so that the area occupied by the resistance element can be reduced and the integration degree of the SRAM can be improved.
(28)前記(26)により、抵抗素子の加工寸法の余裕度を低
減することができるので、抵抗素子を充分に長く構成す
ることができる。(28) By virtue of (26), it is possible to reduce the margin of the processing size of the resistance element, so that the resistance element can be made sufficiently long.
(29)前記(28)により、抵抗素子を充分に長く構成ことが
できるので、抵抗素子から流れるスタンバイ電流を小さ
くすることができる。(29) By virtue of (28) above, the resistance element can be made sufficiently long, so that the standby current flowing from the resistance element can be reduced.
(30)前記(28)により、抵抗素子の内部に伸びる空乏領域
間の結合を防止することができるので、抵抗素子におい
てパンチスルーを防止することができる。(30) By virtue of (28) above, coupling between depletion regions extending inside the resistance element can be prevented, so punch-through in the resistance element can be prevented.
(31)メモリセルを構成するＭＩＳＦＥＴのゲート電極、
抵抗素子及びメモリセルに接続されるデータ線を重ね合
せることにより、平面的な面積を縮小することができる
ので、ＳＲＡＭの集積度を向上することができる。(31) Gate electrode of MISFET constituting memory cell,
By overlapping the resistance element and the data line connected to the memory cell, the planar area can be reduced, so that the degree of integration of the SRAM can be improved.
以上、本発明者によってなされた発明を、実施例にもと
づき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変形し得ることは勿論である。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the embodiments, and various modifications can be made without departing from the scope of the invention. Of course.
前記実施例は、フリップフロップ回路及びスイッチング
素子を構成するＭＩＳＦＥＴを半導体基板に形成した例
について説明したが、半導体基板上部に単結晶シリコン
層を設け、該単結晶シリコン層にＭＩＳＦＥＴを構成し
てもよい。In the above-mentioned embodiment, the MISFET forming the flip-flop circuit and the switching element is formed on the semiconductor substrate. However, a single crystal silicon layer may be provided on the semiconductor substrate and the MISFET may be formed on the single crystal silicon layer. Good.
第１図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す等価回路図、 第２図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す要部断面図、 第３図は、第２図のIII-III切断線における断面図、 第４図乃至第１０図は、本発明の一実施例の製造方法を
説明するための各製造工程におけるＳＲＡＭのメモリセ
ルを示す図であり、 第４図乃至第６図は、その要部平面図、 第７図乃至第１０図は、その断面図である。 図中、１…半導体基板、２…ウエル領域、３…フィール
ド絶縁膜、４…チャネルストッパ領域、５，１２，１５
…絶縁膜、６，１３，１６…接続孔、７Ａ乃至７Ｄ，１
４Ａ、１７…導電層、８，１０，１１…半導体領域、９
…不純物導入用マスク、１４Ｂ…抵抗素子、ＤＬ，▲
▼…データ線、ＷＬ…ワード線、Ｑ１，Ｑ２，
ＱＳ１，ＱＳ２…ＭＩＳＦＥＴ、Ｒ１，Ｒ２…抵抗素
子、Ｃ…情報蓄積用容量、ＶＳＳ…基準電圧用配線、Ｖ
ＣＣ…電源電圧用配線である。FIG. 1 is an SRAM for explaining an embodiment of the present invention.
2 is an equivalent circuit diagram showing the memory cell of FIG. 2, and FIG. 2 is an SRAM for explaining one embodiment of the present invention.
3 is a cross-sectional view of a main part showing the memory cell of FIG. 3, FIG. 3 is a cross-sectional view taken along the line III-III of FIG. 2, and FIGS. FIGS. 4 to 6 are plan views of relevant parts, and FIGS. 7 to 10 are cross-sectional views thereof. In the figure, 1 ... Semiconductor substrate, 2 ... Well region, 3 ... Field insulating film, 4 ... Channel stopper region, 5, 12, 15
... Insulating film, 6, 13, 16 ... Connection hole, 7A to 7D, 1
4A, 17 ... Conductive layer, 8, 10, 11 ... Semiconductor region, 9
... Mask for introducing impurities, 14B ... Resistor element, DL, ▲
▼ ... data line, WL ... word line, Q 1 , Q 2 ,
Q S1 , Q S2 ... MISFET, R 1 , R 2 ... Resistor element, C ... Information storage capacitance, V SS ... Reference voltage wiring, V
CC ... Wiring for power supply voltage.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 昌 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭59−4160（ＪＰ，Ａ) 特開 昭57−107070（ＪＰ，Ａ) 特開 昭56−147469（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Masaru Yamamoto 1450, Kamimizumoto-cho, Kodaira-shi, Tokyo Inside Musashi Factory, Hitachi, Ltd. (56) References JP 59-4160 (JP, A) JP 57 -107070 (JP, A) JP-A-56-147469 (JP, A)
Claims (1)
続された、抵抗素子とＭＩＳＦＥＴとの直列回路の一対
を互いに交差結合してなるフリップフロップ回路と、該
フリップフロップ回路を構成する直列回路における抵抗
素子とＭＩＳＦＥＴとの接続部それぞれにソースまたは
ドレインが電気的接続された一対のスイッチ用ＭＩＳＦ
ＥＴと、一方のスイッチ用ＭＩＳＦＥＴのドレインまた
はソースに電気的接続された一方のデータ線と、他方の
スイッチ用ＭＩＳＦＥＴのドレインまたはソースに電気
的接続された前記一方のデータ線と対を成す他方のデー
タ線と、前記一対のスイッチ用ＭＩＳＦＥＴのゲートに
電気的接続された共通のワード線とから成るメモリセル
を具備する半導体集積回路装置の製法であって、 (1)半導体基体一主面に不純物導入領域を区画するため
のフィールド絶縁膜を半導体の選択熱酸化により所望パ
ターンに形成する段階、 (2)前記フィールド絶縁膜が形成された半導体基体一主
面上に多結晶シリコンおよびポリサイドの重ね膜を被覆
し、この重ね膜を所望パターンにエッチング除去するこ
とにより一部が前記フィールド絶縁膜の形成されていな
い半導体基体一主面の一部を横切り一対のスイッチ用Ｍ
ＩＳＦＥＴのゲート電極を成す共通のワード線と、一部
で半導体基体一主面に接し、前記ワード線と同一方向に
沿って前記フィールド絶縁膜上に延びる基準電圧線と、
半導体基体一主面において共通のワード線と基準電圧線
との間に位置して、前記フィールド絶縁膜が形成されて
いない部分を横切る一対のスイッチ用ＭＩＳＦＥＴのゲ
ート電極とを形成する段階と、 (3)前記ワード線の一部および前記ゲート電極の幅両端
部に対して自己整合的に、前記フィールド絶縁膜が形成
されていないところの半導体基体内へ所望の不純物導入
を行なうことによって比較的低不純物濃度のソースまた
はドレイン領域部分を形成する段階と、 (4)そのワード線およびゲート電極の幅両端部に接し両
端部の側壁となる不純物導入用マスクを選択的に形成す
る段階と、 (5)その不純物導入用マスクに対して自己整合的に半導
体基体へ不純物導入を行なうことによって前記低不純物
濃度のソースまたはドレイン領域部分に連続し、その低
不純物濃度のソースまたはドレイン領域部分よりも高不
純物濃度のソースまたはドレイン領域部分を形成する段
階と、 (6) 前記(3)，(5)の段階におけるソースまたはドレイ
ン領域形成の後、前記ワード線、基準電圧線、ゲート電
極及び不純物導入用マスク上に絶縁膜を形成する段階
と、 (7) その絶縁膜上に多結晶シリコンを被覆し、この多
結晶シリコンを所望パターンにエッチング除去すること
により、前記基準電圧線と重なるようにかつ同一方向に
延びる電源電圧線と、その電源電圧線の一部が分岐して
前記ゲート電極とそのゲート電極の一方端側壁の不純物
導入用マスクに重なるようにして抵抗素子とを形成する
段階、 (8)前記(7)の段階の後、ガラス膜を被覆し、そのガラス
膜上に金属膜を被覆し、そしてその金属膜を所望パター
ンにエッチング除去することにより、前記それぞれの抵
抗素子に重なり、前記ワード線および前記電源電圧線と
直交する一対のデータ線を形成する段階とから成ること
を特徴とする半導体集積回路装置の製法。1. A flip-flop circuit, which is electrically connected between a power supply voltage line and a reference voltage line, and is formed by cross-coupling a pair of series circuits of a resistance element and a MISFET, and the flip-flop circuit. A pair of switch MISFs each having a source or a drain electrically connected to each connection portion of the resistance element and the MISFET in the series circuit.
ET, one data line electrically connected to the drain or source of one switch MISFET, and the other data line paired with the one data line electrically connected to the drain or source of the other switch MISFET A method of manufacturing a semiconductor integrated circuit device comprising a memory cell comprising a data line and a common word line electrically connected to the gates of the pair of switching MISFETs, comprising: (1) Impurity on one main surface of a semiconductor substrate Forming a field insulating film for partitioning the introduction region into a desired pattern by selective thermal oxidation of a semiconductor, (2) Overlaid film of polycrystalline silicon and polycide on one main surface of a semiconductor substrate on which the field insulating film is formed Part of the field insulating film is not formed by coating and removing the layered film by etching to a desired pattern. M for the pair of switches across the part of the conductor substrate one main surface
A common word line that forms the gate electrode of the ISFET, a reference voltage line that partially contacts the main surface of the semiconductor substrate, and extends on the field insulating film along the same direction as the word line;
Forming a pair of gate electrodes of a switch MISFET, which are located between a common word line and a reference voltage line on one main surface of the semiconductor substrate and cross a portion where the field insulating film is not formed; 3) By introducing desired impurities into the semiconductor substrate where the field insulating film is not formed, in a self-aligning manner with respect to a part of the word line and both ends of the width of the gate electrode, a relatively low impurity is introduced. Forming a source or drain region portion having an impurity concentration; and (4) selectively forming an impurity introduction mask that is in contact with both ends of the width of the word line and the gate electrode and becomes sidewalls of both ends. ) By introducing impurities into the semiconductor substrate in a self-aligning manner with respect to the impurity introduction mask, the impurity introduction mask is continuously formed in the low impurity concentration source or drain region. Forming a source or drain region portion having a higher impurity concentration than a source or drain region portion having a low impurity concentration; and (6) forming the source or drain region in steps (3) and (5) above, A step of forming an insulating film on a line, a reference voltage line, a gate electrode and a mask for introducing impurities, and (7) covering the insulating film with polycrystalline silicon and etching away the polycrystalline silicon into a desired pattern. As a result, the power supply voltage line that overlaps with the reference voltage line and extends in the same direction, and a part of the power supply voltage line branches to overlap the gate electrode and the impurity introduction mask on the one end sidewall of the gate electrode. And (8) after the step (7), a glass film is coated, a metal film is coated on the glass film, and the metal film is etched into a desired pattern. Forming a pair of data lines which are overlapped with the respective resistance elements and are orthogonal to the word lines and the power supply voltage lines.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128812A JPH061822B2 (en) | 1989-05-24 | 1989-05-24 | Manufacturing method of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128812A JPH061822B2 (en) | 1989-05-24 | 1989-05-24 | Manufacturing method of semiconductor integrated circuit device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59180533A Division JPH0652782B2 (en) | 1984-08-31 | 1984-08-31 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0214567A JPH0214567A (en) | 1990-01-18 |
| JPH061822B2 true JPH061822B2 (en) | 1994-01-05 |
Family
ID=14994028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128812A Expired - Lifetime JPH061822B2 (en) | 1989-05-24 | 1989-05-24 | Manufacturing method of semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061822B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001144192A (en) * | 1999-11-12 | 2001-05-25 | Nec Corp | Semiconductor device and manufacturing method therefor |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147469A (en) * | 1980-04-17 | 1981-11-16 | Toshiba Corp | Semiconductor device |
| US4471374A (en) * | 1980-06-30 | 1984-09-11 | Inmos Corporation | Single polycrystalline silicon memory cell |
| US4366613A (en) * | 1980-12-17 | 1983-01-04 | Ibm Corporation | Method of fabricating an MOS dynamic RAM with lightly doped drain |
| JPS5843568A (en) * | 1981-09-09 | 1983-03-14 | Nec Corp | Complementary type insulating gate field effect semiconductor memory device |
| JPS58165375A (en) * | 1982-03-03 | 1983-09-30 | Fujitsu Ltd | Semiconductor memory device |
| US4554644A (en) * | 1982-06-21 | 1985-11-19 | Fairchild Camera & Instrument Corporation | Static RAM cell |
| JPS5923559A (en) * | 1982-07-30 | 1984-02-07 | Nec Corp | Semiconductor device |
-
1989
- 1989-05-24 JP JP1128812A patent/JPH061822B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0214567A (en) | 1990-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4890148A (en) | Semiconductor memory cell device with thick insulative layer | |
| US5619055A (en) | Semiconductor integrated circuit device | |
| KR930010087B1 (en) | Semiconductor device and producting method of the same | |
| KR930010088B1 (en) | Semiconductor memory device and producting method of the same | |
| JP2892683B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| KR940001121B1 (en) | Semiconductor integrated circuit device and method of making the same | |
| JP2829992B2 (en) | Semiconductor device | |
| JP2550119B2 (en) | Semiconductor memory device | |
| JPH0652782B2 (en) | Semiconductor integrated circuit device | |
| JPH061822B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
| JPH055177B2 (en) | ||
| JPH02144964A (en) | Semiconductor integrated circuit device and its manufacture | |
| JP2544417B2 (en) | Semiconductor integrated circuit device | |
| JP2877069B2 (en) | Static semiconductor memory device | |
| JPH0744269B2 (en) | Semiconductor integrated circuit device | |
| KR960000959B1 (en) | Semiconductor integrated circuit device | |
| JP2749087B2 (en) | Semiconductor integrated circuit device | |
| JPS6197963A (en) | Semiconductor integrated circuit device | |
| JPS61139059A (en) | Semiconductor integrated circuit device | |
| KR960000956B1 (en) | Semiconductor integrated circuit device | |
| JP2803729B2 (en) | Method for manufacturing semiconductor integrated circuit device | |
| CN116406161A (en) | Semiconductor structure, manufacturing method thereof and memory | |
| KR960010731B1 (en) | Semiconductor memory device | |
| JPH07112016B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| JPS6197962A (en) | Semiconductor integrated circuit device |