KR20070013324A - 3족 질화물 소자를 제조하는 방법 및 그 방법을 이용하여제조된 소자 - Google Patents

3족 질화물 소자를 제조하는 방법 및 그 방법을 이용하여제조된 소자 Download PDF

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KR20070013324A
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Abstract

높은 광 추출의 포토닉 소자를 제조하기 위한 본 발명에 따른 방법은 기판상에 에피택셜 반도체 구조를 성장시키는 단계, 에피택셜 반도체 구조가 제1 거울층과 기판 사이에 샌드위치되도록, 에피택셜 반도체 구조상에 제1 거울층을 증착시키는 단계, 및 에피택셜 반도체 소자 구조가 서브마운트와 기판 사이에 샌드위치되도록, 제1 거울 및 기판을 갖춘 에피택셜 반도체 구조를 서브마운트상에 플립칩 실장하는 단계를 구비한다. 그 다음, 기판은, 기판에 에칭 환경을 도입하는 것에 의해 에피택셜 구조로부터 제거된다. 에피택셜 반도체 구조가 제1 거울층과 제2 거울층 사이에 샌드위치되도록, 에피택셜 반도체 구조상에 제2 거울층이 증착된다. 본 발명에 따른 소자는 서브마운트에 실장된 RCLED(resonant cavity light emitting diode)를 구비한다.

Description

3족 질화물 소자를 제조하는 방법 및 그 방법을 이용하여 제조된 소자 {METHOD FOR FABRICATING GROUP III NITRIDE DEVICES AND DEVICES FABRICATED USING METHOD}
본 발명은 반도체 소자를 제조하는 방법에 관한 것으로서, 보다 구체적으로는, 성장 기판이 반응성 이온 에칭에 의해 제거되는, 박막 반도체 소자를 제조하는 방법에 관한 것이다.
3족 질화물 재료 시스템에서 반도체 재료들을 제조하는 과정에서의 개선들은, 고효율의 블루, 그린 및 UV(ultra-violet) 발광 다이오드들(LED 또는 LED들) 및 레이저와 같은 GaN/AlGaN 광전자 소자들과 고전력의 마이크로파 트랜지스터들과 같은 전자 소자들의 개발에 관심을 집중시켜 왔다. GaN의 몇가지 이점들이라면, 3.4eV의 직접 광대역(wide direct bandgap), 높은 전자 속도(2x107 cm/s), 높은 항복 전계(2x106 V/cm) 및 이종 구조들(heterostructures)의 이용 가능성을 들 수 있다.
통상적인 LED들은, 도핑층을 가로질러 바이어스가 인가될 때, 전자들 및 홀들이 활성 영역으로 주입되도록, p-형 도핑층과 n-형 도핑층 사이에 샌드위치된 활 성 영역을 구비할 수 있다. 전자들과 홀들은 활성 영역에서 재조합되어, 광이 LED 구조를 구성하는 재료내의 모든 방향들로 방사하는, "방사 구(emission sphere)"의 전방향으로 광을 발생시킨다. 통상적인 LED들은 활성 영역으로부터 광을 발생시키는 것에는 효율적이지만, LED 재료와 주변 환경들간의 굴절율들의 차이들로 인해, 광이 LED로부터 주변 환경들로 방출되기는 어렵다. 통상적인 두께의 층들과 영역들(layers and regions)을 갖춘 LED에서는, 표면 방향에서 약 20°너비의 원뿔로 형성된 광자들(photons)만이 구조를 탈출한다. 나머지 광은 LED 구조내에 걸려 결국은 반도체 재료로 흡수될 것이다. LED 재료로 다시 흡수되는 광은 광 발생력을 상실하게 되고, 그에 따라, LED의 전반적인 발광 효율은 감소된다.
통상적인 LED들의 발광 효율을 향상시키기 위한 상이한 방법들이 개발되어 왔는데, 그들 중 일부는 비평면 형태의 LED들(non-planar shaped LEDs)을 사용하는 단계 및 LED의 발광면을 거칠게 하는 단계를 포함한다. 이러한 접근 방법들 모두는, LED의 활성 영역으로부터의 광이 표면에 도달할 때 광과 표면 사이의 각도들이 달라지도록, 상이한 각도들을 가진 LED 표면을 제공하는 것에 의해, 발광 효율을 향상시킨다. 이것은, 광이 LED로부터 방출되어 표면에 도달할 때 20°원뿔내에 존재하게 될 가능성을 증가시킨다. 광이 20°각도내에 해당되지 않을 경우, 광은 상이한 각도들로 반사되어, 광이 다음번에 표면에 도달할 때 원뿔내에 존재하게 될 가능성을 증가시킨다.
발광 효율은, RCLED(resonant cavity LED)의 공진 공동 구조(resonant cavity structure)를 이용하는 것에 의해서도 향상된다. E. Fred Shubert, Light Emitting Diodes, Cambidge University Press, Pages 198-211 (2003)에 RCLED들이 개략적으로 설명되어 있고, RCLED들은 통상적으로, 반대로 도핑된 2개의 에피택셜층들과, 반대로 도핑된 층들이 거울들 사이에 샌드위치되도록, 반대로 도핑된 층들상에 위치하는 거울들을 구비한다. RCLED를 탈출한 광이 낮은 반사율의 거울을 통과하도록, 거울들 중 하나는 다른 거울의 반사율보다 낮은 반사율을 가진다. 다른 실시예들에서는, 반대로 도핑된 층들 사이에 에피택셜 활성 영역이 포함될 수도 있다.
RCLED들은 통상적으로 표준 LED들보다 훨씬 더 얇은 에피택셜층들을 구비하고, 공진 공동 효과는, 에피택셜층들의 두께가 대략적으로, 에피택셜층들에 의해 발생되는 광의 1 파장일 경우에 나타난다. 공진 공동에 의해 발생된 광은 정재파(standing wave)를 형성하므로, 방출되는 모든 광은 방향이 있게 방출된다. 이러한 지향성 발광(directional light emission)은, 다이오드 접합에 의해 형성되는 평면에 사실상 수직인 방향들로 광자들을 방출한다.
이러한 구조로 인해, RCLED들은, 공동축을 따라 (즉, 반도체 표면에 수직하게), 전통적인 LED들에 비해 좀더 높은 광도로 발광한다. RCLED들의 발광 스펙트럼은 전통적인 LED들에 비해 좀더 높은 스펙트럼 순도를 갖고 RCLED들의 원거리 방사 필드 패턴(emission far-field pattern)은 표준 LED들에 비해 좀더 지향적이다.
소정 재료 시스템들의 RCLED들을 제조할 경우, 에피택셜층들의 대향면들상에 2개의 거울들을 증착해야 하는 어려움이 있다. 반대로 도핑된 층들(및 활성 영역)은 통상적으로, MOCVD(metalorganic chemical vapor deposition) 리액터에서의 에 피택셜 성장과 같은, 공지의 제조 방법들과 소자들을 사용해 기판상에 형성된다. 일단 이러한 층들이 기판상에 증착되고 나면, 2개의 거울들 중 첫번째 거울이, 대부분 p-형 도핑층인, 상부의 가장 최근에 성장된 에피택셜 표면상에 증착될 수 있다. 표면이 기판의 성장면과 접촉하고 있기 때문에, 다르게 도핑된 제1 성장층의 표면상에 거울면을 배치하는 것이 그렇게 쉽지는 않다. RCLED들의 층들은 통상적으로 얇기 때문에, 제2 거울이 증착될 수 있도록 하기 위해 에피택셜층들로부터 기판을 분리하기가 어려울 수도 있다. 거울 재료와 에피택셜층들간의 결정 격자 부정합으로 인해, 기판상에 거울을 증착시킨 다음 에피택셜층을 성장시키는 것은 실행 불가능할 수도 있다.
에피택셜층들상에 제2 거울을 증착하기 위한 방법들 중 하나가, 먼저 기판을 제거하는 것이다. 에피택셜층들로부터 기판을 제거하기 위한 일 기술이 W. Cheung 등에게 허여된 미국특허 제6,071,795호에 설명되어 있다. GaN의 박막들이 사파이어 기판상에 에피택셜 성장된 다음, 기판은, 사파이어는 투과하지만 GaN은 흡수하는 파장(예를 들어, 248mn 파장)에서 스캔 빔(scanned beam)으로 레이저 조사된다. 그러나, 방사 세기는 조사된 영역을 분리시키지 않기에 충분할 정도로 낮다. 분리 공정은, 갈륨의 녹는점 이상으로 구조를 가열하는 것에 의한 것과 같이, 레이저 조사가 완결된 후에 수행된다. 본 발명의 다른 실시예는 소정 막(film)과 성장 기판 사이에 희생 재료(sacrificial material)를 성장시키는 것으로 설명된다. 그 다음, 광빔이, 광빔에 투명한 성장 기판이나 억셉터 기판(acceptor substrate) 중 한쪽으로부터 방사될 수 있다.
이러한 접근 방법에서의 어려움은, 그것이 사파이어 기판들상에 성장된 반도체 소자들에 특히 적합하다는 것이다. 3족 질화물 소자들은 대부분 실리콘 카바이드(silicon carbide) 기판들상에 성장되고, 조사되는 광빔의 파장이 실리콘 카바이드에 의해 흡수되지 않을 정도로 충분히 높다면, 그 파장이 GaN에 의해 흡수되기에는 너무 높다. 이러한 접근 방법에 대한 일 대안은, GaN은 여기시키면서 실리콘 카바이드에는 투명한 광 파장을 찾아 내는 것이다. 그러나, GaN과 실리콘 카바이드간의 밴드갭 차이가, GaN에 의해서는 흡수되면서 실리콘 카바이드는 통과하는 신뢰 가능한 투과를 허용하기에는 너무 좁다.
본 발명에 따른 높은 광 추출(light extraction)의 포토닉 소자들(photonic devices)을 제조하기 위한 방법의 일 실시예는 기판상에 에피택셜 반도체 소자 구조를 성장시키는 단계로서, 에피택셜 반도체 구조 및 기판은 바이어스에 응답하여 발광하도록 되어 있는 이미터를 구비하는 것인 성장 단계, 에피택셜 반도체 소자 구조가 서브마운트(submount)와 기판 사이에 샌드위치되도록, 서브마운트상에 에피택셜 반도체 구조 및 기판을 플립칩(flip-chip) 실장하는 단계, 에피택셜 반도체 구조보다 기판을 더 빨리 에칭하는 에칭 환경을 이용하는 것에 의해, 에피택셜 반도체 소자에서 기판을 에칭 제거하는 단계를 구비한다.
본 발명에 따른 높은 광 추출의 포토닉 소자들을 제조하기 위한 방법은 기판상에 에피택셜 반도체 구조를 성장시키는 단계 및, 에피택셜 반도체 구조가 제1 거울층과 기판 사이에 샌드위치되도록, 에피택셜 반도체 구조상에 제1 거울층을 증착시키는 단계를 구비한다. 그 다음, 기판을 위한 에칭 환경을 도입하는 것에 의해, 에피택셜 구조로부터 기판이 제거되고, 에피택셜 반도체 구조가 제1 거울층과 제2 거울층 사이에 샌드위치되도록, 에피택셜 반도체 구조상에 제2 거울층이 증착된다.
본 발명에 따른 RCLED의 일 실시예는 박막 에피택셜 반도체 구조 및 에피택셜 반도체 구조의 일 표면상의 제1 거울층을 구비한다. 제2 거울층은, 상기 에피택셜 반도체 구조가 제1 거울층과 제2 거울층 사이에 샌드위치되도록, 상기 에피택셜 반도체 구조의 다른 표면상에 포함되는데, 제2 거울층은 제1 거울층보다 반사율이 낮다. 서브마운트도 포함되는데, 상기 에피택셜 반도체 구조의 제1 거울 및 제2 거울은 서브마운트상에 실장되고, 제1 거울층은 서브마운트에 인접하며, 제2 거울층은 일차 방출면(primary emitting surface)이 된다.
3족 질화물 에피택셜 반도체 재료로부터 실리콘 카바이드 기판을 제거하기 위한 방법은 실리콘 카바이드 기판상에 3족 질화물 에피택셜 반도체 재료를 성장시키는 단계를 구비한다. 실리콘 카바이드가 에칭 제거된 후에는 에칭이 사실상 중단되도록, 3족 질화물 에피택셜 재료보다 실리콘 카바이드를 좀더 빨리 에칭하는 에칭 환경이 실리콘 카바이드 기판에 도입된다.
당업자들에게는, 첨부 도면들과 함께 고려되는, 다음의 상세한 설명으로부터 본 발명의 이들 및 다른 사양들과 이점들이 명백할 것이다.
도 1은 본 발명에 따른 제조 방법의 일 실시예를 위한 흐름도이다.
도 2는 도 1에서의 방법의 중간 단계들 중 하나에서의 본 발명에 따른 반도체 소자에 대한 일 실시예의 단면도이다.
도 3은 도 1에서의 방법의 중간 단계들 중 하나에서의 본 발명에 따른 반도체 소자에 대한 다른 실시예의 단면도이다.
도 4는 도 1에서의 방법의 중간 단계들 중 하나에서의 본 발명에 따른 반도체 소자에 대한 또 다른 실시예의 단면도이다.
도 5는 도 1에서의 방법의 중간 단계들 중 하나에서의 본 발명에 따른 반도체 소자에 대한 또 다른 실시예의 단면도이다.
도 6은 도 1에서의 방법의 중간 단계들 중 하나에서의 본 발명에 따른 반도체 소자에 대한 또 다른 실시예의 단면도이다.
도 7은 도 6의 반도체 소자에 대한 평면도이다.
도 8은 도 1에서의 방법 중 플립칩 단계에서의 본 발명에 따른 반도체 소자에 대한 일 실시예의 단면도이다.
도 9는 도 1의 방법에 따라 기판을 에칭 제거한 후의 도 8의 반도체 소자에 대한 단면도이다.
도 10은 도 1에서의 방법 중 다른 중간 단계에서의 본 발명에 따른 반도체 소자에 대한 일 실시예의 단면도이다.
도 11은 도 1에서의 방법 중 또 다른 단계에서의 본 발명에 따른 반도체 소자에 대한 다른 실시예의 단면도이다.
도 12는 도 1에서의 방법 중 또 다른 단계에서의 본 발명에 따른 반도체 소 자에 대한 또 다른 실시예의 단면도이다.
도 13은 도 1에서의 방법 중 또 다른 단계에서의 본 발명에 따른 반도체 소자에 대한 또 다른 실시예의 단면도이다.
도 14는 도 1에서의 방법 중 또 다른 단계에서의 본 발명에 따른 반도체 소자에 대한 또 다른 실시예의 단면도이다.
도 15는 도 1에서의 방법 중 또 다른 단계에서의 본 발명에 따른 반도체 소자에 대한 또 다른 실시예의 단면도이다.
도 16은 도 15의 반도체 소자에 대한 평면도이다.
도 17은 본 발명에 따른 반도체 소자에 대한 일 실시예의 단면도이다.
도 18은 본 발명에 따른 반도체 소자에 대한 다른 실시예의 단면도이다.
도 19는 본 발명에 따른 반도체 소자에 대한 또 다른 실시예의 단면도이다.
도 20은 본 발명에 따른 반도체 소자에 대한 또 다른 실시예의 단면도이다.
도 21은 본 발명에 따른 반도체 소자에 대한 또 다른 실시예의 단면도이다.
도 1은 3족 질화물 반도체들을 제조하기 위한 본 발명에 따른 방법(10)의 일 실시예를 나타내는데, 방법(10)은 박막의 3족 질화물 반도체 소자들을 제조하기에 특히 적합하다. 단계 12에서는, 다수의 상이한 재료들로 만들어질 수 있는 기판이 제공되는데, 바람직한 재료는 실리콘 카바이드이다. SiC는, 그것이, 일반적으로 고품질의 3족 질화물 막들을 초래하는 3족 질화물들(GaN)에 좀더 근접한 결정 격자 정합을 갖기 때문에, GaN과 같은, 3족 질화물 재료들과 함께 사용하기에 적합한 재 료이다. 또한, 실리콘 카바이드는 높은 열 전도율을 가지므로, 실리콘 카바이드상의 3족 질화물 소자들에 대한 총 출력 전력은 (사파이어상에 형성된 일부 소자들에서와 같이) 기판의 열 소실(thermal dissipation)에 의해 제한되지 않는다. SiC 기판들은 North Carolina, Durham의 Cree Research, Inc.로부터 입수 가능하고, SiC 기판들을 제조하는 방법들은 과학 문헌 뿐만 아니라 Re. 34,861호; 4,946,547호; 및 5,200,022호의 미국특허들에도 기술되어 있다.
단계 14에서는, MBE(molecular beam epitaxy) 또는 MOCVD(metal organic chemical vapor deposition)와 같은 공지의 반도체 제조 공정들 중 어떤 것을 사용해, 기판상에 3족 질화물 에피택셜층(들)이 성장된다. 제조 대상 소자 유형에 따라, 기판과 대향하는 에피택셜층들의 표면상에 제1 거울층을 증착시키는 단계를 구비하는 선택적인 단계 16이 포함된다. 다음에서의 논의에 의해 알 수 있는 바와 같이, LED(light emitting diode)가 제조되고 있는 중이라면, 이 거울은 LED의 유용한 광 추출을 증가시키는데 도움이 되고, RCLED가 제조되고 있는 중이라면, 공진 공동 효과를 발생시키는데 이 거울이 필요하다. 스퍼터링과 같은 전통적인 방법을 사용해 표면상에 증착될 수 있는, 은, 금, 로듐, 백금, 팔라듐, 금 주석(gold tin) 또는 이들의 합금들과 같은 재료들로 이루어진 금속 거울들과 같은, 상이한 거울들이 사용될 수 있다. 다른 방법으로, 거울은, 일반적으로 상이한 굴절율들을 가진 2가지 재료들의 다수 쌍들을 구비하는 DBR(distributed Bragg reflector)일 수도 있다. 굴절율의 차이로 인해, 경계들(interfaces) 각각에서 프레즈넬 반사(Fresnel reflection)가 발생한다. 각각에서의 반사가 전부는 아니지만, 상이한 층들의 경계들의 수 및 상이한 층들의 두께들 때문에, 반사파들은 보강 간섭하므로, DBR은 양호한 반사율을 제공한다. DBR을 위해 사용되는 재료의 유형에 따라, DBR은, 에피택셜층을 제조하는데 사용되는 동일한 방법을 사용해, 일반적으로 MBE 또는 MOCVD를 사용해, 상부면상에 증착될 수 있다.
단계 18에서는, 에피택셜층들 및 제1 거울층을 갖춘 기판이, 경우에 따라, 에피택셜층들 또는 거울의 상부면이 서브마운트에 인접하도록, 서브마운트에 플립칩 실장된다. 에피택셜층 또는 거울층의 표면은 공지의 다수 재료들을 사용해 기판에 본딩될 수 있는데, 일례가 은 주석 혼합물(silver tin eutectic)이다. 서브마운트는 단일 구성일 수 있거나 다수의 상이한 구성 멤버들을 포함할 수 있고, 실리콘, 실리콘 카바이드, 사파이어, 유리 또는 금속들과 같은 상이한 재료들로 이루어질 수 있다. 또한, 서브마운트는 3족 에피택셜층들을 구비하는 소자를 구동하기 위한 전자 컴포넌트들도 포함할 수 있다.
단계 20에서는, 에피택셜층들의 기판이 에칭 제거되는데, 바람직한 에칭은 에피택셜층들은 아주 낮은 에칭 속도에서 에칭하는 한편 기판을 높은 에칭 속도에서 선택적으로 제거하는 조합이다. 본 발명에 따른 일 실시예에서, 에칭 재료는, 3족 질화물 에피택셜층들을 에칭하는 것보다 수배 빠른 속도에서 실리콘 카바이드를 에칭하는 3불화질소(nitrogen trifluoride)일 수 있다. 3불화질소의 이온들은 실리콘 카바이드를 3족 질화물 재료들과 실리콘 카바이드의 경계까지 쉽게 제거한다. 일단 실리콘 카바이드가 제거되고 나면, 에피택셜층들의 에칭 속도는 아주 느리기 때문에, 에칭은 사실상 중단된다.
제조 대상 소자에 따라, 에칭 공정에 의해 드러나는 에피택셜층들의 표면상에 거울이 증착될 수 있는 다른 단계 22가 포함될 수 있다. 이 단계는 대체로, RCLED, 고체 레이저, 또는 VCSEL(vertical-cavity surface-emitting laser)을 제조할 때, 포함된다.
방법(10)은, 다수의 상이한 두께들을 가진 다수의 상이한 재료들로 이루어진 에피택셜층들을 가진 다수의 상이한 반도체 소자들을 제조하는데 사용될 수 있다. 방법(10)은, 박막들의 대향면들상에 거울들이 존재하는 RCLED들에 사용되는 고품질의 박막 3족 질화물 층들을 성장시키는 것에 특히 적합하다. 3족 질화물 RCLED를 형성할 경우, 거울들은 인식 불가능한 단결정 구조를 갖거나 거울들은 에피택셜층들에 의해 형성되는 격자 구조와는 전혀 상이한 사이즈의 격자 구조를 가진 단결정이기 때문에, SiC 기판과 에피택셜층 사이의 경계상에 거울을 제공하는 것은 불가능하다. 그에 따라, 결정 구조들에서의 부정합 때문에, 거울면상에 고품질의 얇은 3족 질화물 층들을 제조하기는 어렵다.
한편, SiC 기판들은, 대체로 고품질의 얇은 3족 질화물 층들을 초래하는 3족 질화물들에 대해 양호한 결정 격자 정합을 가진다. 얇은 에피택셜층들은, 기판상의 성장에 수반되는 공정 단계들 동안 서포트(support)를 요할 수 있고, 방법(10)은, 기판이 제자리에서 얇은 층들을 서포트하는 동안, 에피택셜층들의 일 표면상에 제1 거울이 증착될 수 있게 한다. 그 다음, 소자는, 서브마운트와 층들 사이에 제1 거울이 위치하도록, 서브마운트상에 플립칩 실장된다. 서브마운트는, 기판이 에칭 제거되고 제2 거울이 증착되는 동안, 추가 서포트를 제공한다. 공정에 걸쳐 이 러한 서포트를 제공하는 것에 의해, 3족 질화물 재료 시스템에서 고품질의 박막 소자들이 제조될 수 있다.
도 2는 방법(10)을 사용해 제조되는 본 발명에 따른 RCLED(30)의 일 실시예를 나타내는데, RCLED(30)는 방법(10)의 중간 단계들 중 하나에서 볼 수 있는 RCLED(30)이다. RCLED(30)는, 에피택셜 성장을 정착시키는데 사용되는 그리고 에피택셜 성장의 핵이 되는 제1 기판면(34)을 가진 실리콘 카바이드 기판(32)을 구비한다. 그 다음, 제1 기판면(34)은 실리콘 카바이드 기판(32)과 에피택셜 소자 구조(36) 사이의 경계가 된다. 이 실시예에서, 에피택셜 구조(36)는, 실리콘 카바이드 기판(32)상에 직접적으로 성장되는 n-형 GaN 층(38) 및 n-형 GaN 층(38)의 상부에 성장되는 p-형 GaN 층(40)을 구비한다. 다른 실시예들에서는, n-형 층과 p-형 층 사이에 활성 영역이 포함된다. RCLED(30)는 p-형 에피택셜층(32)의 노출면상에 증착되는 제1 거울(42)을 더 구비한다. RCLED(10)는 도 1의 방법(10)에서 단계 16 이후에 등장하는 것으로 볼 수 있다.
도 3 내지 도 7은, 방법(10)에서의 단계 16 이후에 등장할 수 있는, 상이한 거울 구조들을 가진, 본 발명에 따른 RCLED의 상이한 실시예들을 나타낸다. 도 3은, 다수의 동일 층들 및 RCLED(30)를 가진 RCLED(50)를 나타낸다. 이 도면(및 수반되는 도면들)에서의 동일 층들을 위해서는, 동일한 참조 번호들이 사용될 것이고 그에 대한 설명은 생략될 것이다. RCLED(50)에서, 제1 거울(52)은, 은, 금, 로듐, 백금, 팔라듐이나 금 주석 또는 그것에 관한 합금들로 이루어질 수 있는 p-형 금속 거울을 구비한다.
도 4는, 이 또한 RCLED(30)와 다수의 동일 층들을 갖는 RCLED(60)의 다른 실시예를 나타내지만, 이 경우, 제1 거울(62)은 방법(10)에서 상술된 바와 같은 DBR이다. DBR 제1 거울(62)은 상이한 두께들 및 상이한 굴절율들을 가진 다수의 상이한 층 쌍들로 이루어질 수 있는데, DBR 제1 거울(62)은 1/4 파장 두께들의 p-형 이산화 실리콘(64) 및 p-형 산화 티타늄(66;titanium oxide)의 교대하는 유전체층들(alternating dielectric layers)로 이루어지는 것이 바람직스럽다. 본 발명에 따른 DBR 제1 거울(62)의 다른 실시예는 이산화 실리콘 및 탄탈5산화물(tantalum pentoxide)의 교대하는 유전체층들을 구비한다. GaN으로 이루어진 소자 구조(36)와 DBR 제1 거울(62)을 형성하는 층들(64, 66)간의 굴절율 차이는, DBR 제1 거울(42)이 2개 내지 4개의 교대하는 층 쌍들로써 광을 효과적으로 반사하기에 충분하고, 더 적거나 많은 쌍들의 DBR 제1 거울(62)이 사용될 수도 있지만, 적합한 교대 층 쌍들의 수는 3개이다. 이 층들의 두께는, n-형 및 p-형 층들(38, 40)을 가로질러 바이어스가 인가될 때, 에피택셜 소자 구조(36)에 의해 발생되는 광의 1/4 파장에 해당된다.
도 5는, 이 또한 p-형 교대 쌍들로 이루어진 DBR인 제1 거울(72)을 가진 RCLED(70)의 다른 실시예를 나타내는데, 이 교대 쌍들은 에피택셜 재료로 이루어져 있다. 다수의 상이한 교대 쌍들이 사용될 수 있는데, DBR 제1 거울(72)은 p-형 GaN(74) 및 p-형 알루미늄 질화물(76)의 교대 쌍들을 구비한다. DBR 제1 거울(72)의 다른 실시예들에서는, 알루미늄 질화물 대신, 알루미늄 합금 질화물이 사용될 수 있다. 에피택셜 소자 구조(36)와 DBR 제1 거울(72)을 구성하는 재료간의 굴절 율 차이는, 거울(72)이 약 1/4 파장 두께인 층 쌍들을 약 8개 내지 12개 요하는 정도이고, 적당한 층 쌍들의 수는 10이다. DBR이 더 적거나 많은 층 쌍들과도 동작할 것이라는 것을 알 수 있을 것이다.
3족 질화물 LED들을 제조할 때의 한가지 관심사는, LED가 광을 균일하게 방출하도록 컨택들(contacts)로부터 n-형 및 p-형 층들 전체에 걸쳐 전류가 확산한다는 것을 보장하는 것이다. n-형의 3족 질화물 재료는 양호한 전도체이므로, 전류는 통상적으로 그것의 컨택으로부터 층 전체에 걸쳐 확산한다. 반대로, p-형의 3족 질화물 재료는 양호한 전도체가 아니므로, 컨택으로부터 전류가 확산하는데 어려움이 있고, 소자들이 대형일 경우에 특히 문제가 된다. 도 3의 금속 거울(52)은 양호한 전도체이므로 컨택으로부터 p-형 층 전체에 걸쳐 전류를 확산할 것이다. 그러나, 도 4 및 도 5에서 상술된 p-형의 DBR 거울들(62, 72)은 전기를 효과적으로 전도하지 않으므로 컨택으로부터 p-형 층 전체에 걸쳐 전류를 확산시키는데 어려움이 있다.
도 6은, p-형 층(40)으로의 전류 확산을 향상시키기 위해 DBR의 p-형 제1 거울(82)을 금속 거울과 조합하는 RCLED(80)를 나타내는데, 제1 거울(82)은 컨택으로부터의 전류를 확산하기 위해 금속 메시(86)를 갖춘 DBR(84)을 구비한다. DBR(84)은 에피택셜 구조(36)상에 적절한 두께의 충분한 수의 층들을 갖도록 증착되어 상당히 반사적이다. 대부분 에칭에 의해, p-형 층(40)의 표면을 가로질러 연장하며 서로 접속되어 있는 채널들이 DBR(84)에 개통된다. 그 다음, 이 채널들은 금속 거울 재료로 채워져 금속 메시(86)를 형성한다. DBR(84)은 금속(86)의 반사율보다 높은 반사율을 갖지만, 금속(86)과 DBR(84)의 조합은 반사율이 충분하며 전류 확산이 양호한 층을 구성한다. 도 7은 DBR(84)과 금속 메시(86)의 상부면을 나타내는 RCLED(80)의 상부 평면도이다. 금속 메시는 직각으로 서로 접속되어 있는 채널들로서 도시되어 있지만, 메시는 다수의 상이한 채널 구성들을 가질 수 있다.
도 8은, 도 1의 방법(10)에서의 단계 18에 따라 서브마운트상에 플립칩 실장된 후의 RCLED(90)를 나타낸다. RCLED는 도 2의 RCLED(30)에 대한 동일 사양들 중 다수를 가지며, 도 3 내지 도 7에서와 같이, 동일 사양들을 위해 동일한 참조 번호들이 사용된다. RCLED(90)는 도 2 내지 도 7과 관련하여 상술된 RCLED들 중 하나일 수 있고, 서브마운트(92)에 인접한 거울층(96)을 가진 본딩층/재료(94)에 의해 서브마운트(92)에 플립(flip)되어 부착된다. 본 발명에 따른 일 실시예에서, 본딩층/재료(94)는 은 주석 혼합물(silver tin eutectic)을 구비하는 서브마운트 에폭시 재료를 구비한다. 상술된 바와 같이, 서브마운트(92)는 실리콘, 실리콘 카바이드, 사파이어, 유리 또는 금속들을 포함하는 다수의 구성 멤버들 중 하나일 수 있다.
일단 RCLED(90)가 서브마운트(92)에 본딩되고 나면, 기판(32)은, 바람직스럽기로는 에칭에 의해, 구조(36)로부터 제거될 수 있다. (이하에서 "RCLED(90)"라고 하는) 서브마운트(92)를 갖춘 RCLED(90)가, 높은 속도에서 기판(32)을 에칭하고 낮은 속도에서 에피택셜층들을 에칭하는 반응성 이온 에칭 환경(98)을 가진 반응성 이온 에칭 챔버에 배치될 수 있다. 본 발명에 따른 에칭 환경의 일 실시예는 3불화질소의 이온들을 구비하는데, 3불화질소 이온들은, 에피택셜 소자 구조(36)의 표 면, 이 경우, n-형 에피택셜층의 표면에 도달될 때까지, RCLED(30)로부터 실리콘 카바이드 기판(12)을 용이하게 감소시키고 제거한다. 실리콘 카바이드를 위한 에칭 속도가 GaN의 에칭 속도보다 훨씬 크기 때문에, 실리콘 카바이드 기판(12) 모두가 제거되고 나면, 에칭은 사실상 중단된다.
도 9는, 도 1의 방법(10)에서의 반응성 이온 에칭에 의해 기판이 제거된, 단계 20 이후의 도 8의 RCLED(90)를 나타낸다. 일 실시예에서, 제2 거울을 위한 금속의 에피택셜 성장 또는 증착을 수용하도록 준비된 조건에서는, 반응성 이온 에칭이 반도체(30)의 상부면을 남길 수도 있다.
도 10 내지 도 15는, 도 1의 방법(10)에서의 단계 22 이후의 본 발명에 따른 RCLED의 상이한 실시예들을 나타내는데, 상이한 RCLED들은 제2 거울들의 상이한 유형들을 구비한다. 도 10은, n-형 층(38)의 새로운 노출면상에 제2 거울층(100)이 형성된, 도 9의 RCLED(90)에 대한 일 실시예를 나타낸다. 제2 거울층(100)은, n-형 금속 거울, n-형 DBR 또는 n-형의 에피택셜 브래그(Bragg) 반사기와 같은, 다수의 상이한 거울 유형들일 수 있다. 그러나, 제2 거울층(100)은, 광이 제2 거울층(100)을 통해 RCLED를 벗어나도록, 제1 거울보다 낮은 반사율을 가져야 한다. 도 11에 도시된 바와 같이, 제1 거울층(96) 또한 금속층, p-형의 브래그 반사기 DBR, 또는 p-형의 에피택셜 거울 중 어떤 것일 수 있다. 금속층(metallization layer;102)이 제2 거울 n-형 층(100)의 노출면상에 증착될 수 있고, 금속층(102)은 금, 은, 로듐, 팔라듐, 백금 또는 본딩을 위한 금 주석 중 어떤 것일 수 있다.
도 12 내지 도 15는, 각각이 제2 거울층의 상이한 유형을 사용하는, 본 발명 에 따른 RCLED의 실시예들을 나타낸다. 도 12는, 상술되고 도 3에 도시된 거울층(52)과 동일한 재료로 이루어질 수 있는 제2 거울층(112)을 위해 n-형 금속을 이용하는 본 발명에 따른 RCLED(110)를 나타낸다. 도 13은 그것의 제2 거울층(122)으로서 n-형 DBR을 이용하는 본 발명에 따른 RCLED(120)를 나타낸다. DBR 거울층은 도 4에 도시된 p-형 DBR 제1 거울(62)과 유사하고 다수의 상이한 교대 쌍들로 이루어질 수 있지만, 이산화 실리콘층(124)과 이산화 티타늄(titanium dioxide;126)의 대략 3개의 교대 쌍들로 이루어지는 것이 바람직스럽다. 도 14는, 이 또한 도 5의 DBR 제1 거울층(72)과 유사한 제2 거울층(132)으로서 DBR을 이용하며 대략 10개 쌍들의 n-형 GaN(134) 및 n-형 알루미늄 질화물(136)을 구비하는, 본 발명에 따른 RCLED(130)를 나타낸다.
n-형의 3족 질화물 재료들에 대해서는 전류 확산이 그다지 문제되지는 않지만, 제2 거울층에 전류 확산 구조(current spreading structure)가 포함될 수도 있다. 도 15 및 도 16은, 제2 거울층(142)이 도 6 및 도 7에서 상술되고 도시된 DBR(84) 및 금속 메시(86)와 유사한 금속 메시를 갖춘 n-형 DBR(144)을 구비하는, 본 발명에 따른 RCLED(140)의 실시예를 나타내는데, 금속 메시(86)는 n-형의 에피택셜층(38) 전체에 걸쳐 양호한 전류 확산을 제공한다.
도 17 내지 도 20은, 도 1의 방법(10)을 사용해 제조될 수 있는, 본 발명에 따른 RCLED의 상이한 실시예들을 나타낸다. 도시된 RCLED들 각각에서, 제1 거울층은 금속 거울 증착, p-형 DBR, 또는 p-형 에피택셜 DBR 중 어떤 것일 수 있다. 마찬가지로, RCLED들 각각에서, 제2 거울층은 n-형 금속 거울, n-형 DBR, 또는 n-형 에피택셜 DBR 중 어떤 것일 수 있다. 이러한 도면들에서, 제2 거울층의 선택은 제1 거울층의 선택에 의해 제약받지 않으며, 그 반대도 마찬가지이다. 예를 들어, 제1 거울층이 p-형 DBR일 때, 제2 거울층은 n-형 금속 거울일 수 있다.
도 17은, 도 1의 방법(10)을 사용해 제조될 수 있는, 본 발명에 따른 RCLED(150)의 일 실시예를 나타낸다. 상술된 바와 같이, RCLED들은, 에피택셜 구조(36)가, 구조(36)에 의해 방출되는 광의 대략 1 파장 두께를 갖는 박막일 것을 요구한다. 방법(10)은, RCLED에 특히 적합한, 고품질의 3족 질화물 박막들을 제조한다. 제1 및 제2 거울층들(152, 154)은 상술된 것들 중 어떤 것일 수 있고, RCLED(150)는 제2 거울층(154)상에 컨택 금속층(156)도 구비한다. p-형 층(40)은, RCLED(150)가 서브마운트(92) 및 컨택 금속층(156)을 가로질러 인가되는 바이어스에 응답하여 광을 방출하도록, 서브마운트(92)를 통해 접촉될 수 있다.
도 1의 방법(10)은 RCLED들에서의 에피택셜층들보다 두꺼운 에피택셜층들을 가진 소자들의 제조에도 사용될 수 있다. 도 18은, 방법(10)에 의해 제조되는, 본 발명에 따른 표준 LED(160)의 일 실시예를 나타낸다. 에피택셜 구조(162)는 상기 RCLED들에서의 에피택셜 구조(36)에 대한 치수들보다 훨씬 큰 치수들을 갖지만, 방법(10)은 두꺼운 층들을 가진 소자들의 제조에도 동일하게 적용된다. 또한, LED(160)는 구조(162)의 반대로 도핑된 층들 중 하나에 전류를 제공하기 위한 n-형 컨택(164)도 갖는데, 반대로 도핑된 층들 중 다른 것은 서브마운트(166)를 통해 접촉된다.
또한, 방법(10)은 광 추출을 향상시키기 위해 다른 사양들을 가진 에피택셜 소자들을 제조하는데도 사용될 수 있다. 도 19는, 성형된 측면들(shaped side surfaces;172, 174)을 가지며 그것의 일차 방출면(176)이 거칠게 된 LED(170)의 실시예를 나타낸다. LED(170)는 통상적으로, 기판 제거 방법(10)이 완료된 후에 성형되고 거칠게 된다. LED(170)를 성형하고 거칠게 하는 것은, 표면을 때리고, 발광하기 위해 소자로부터 벗어나는 광 굴절을 증가시키는 것에 의해, LED(170)의 광 추출을 증가시킨다.
또한, 여기에서 설명되는 소자들 모두는 추가 층들 및 사양들을 갖도록 제조될 수도 있는데, 그들 중 하나가 ESD(eletro-static discharge)로부터 소자를 보호하기 위한 구조이다. 도 20은, 도 19의 LED(170)와 유사하지만 서브마운트(184)와 제1 거울층(186) 사이에 정렬된 제너 다이오드(182)를 포함하는 LED(180)를 나타낸다. 제너 다이오드(182)는, 서브마운트 제조 동안 서브마운트(184)로 통합되어, LED를 통한 전류 흐름을 일 방향으로만 한정한다. 도시된 LED 또한 모난 측면들(186, 187) 및 거칠게 된 방출면(188)을 가진다. 방법(10)을 사용해 LED(180)를 제조할 때, 서브마운트(184)에는, 소자가 서브마운트(184)상에 플립칩 실장될 때, 제너 다이오드 구조(182)가 소자와 통합되도록, 제너 다이오드 구조(182)가 제공된다. 결과적인 구조는 높은 광 추출 효율 및 높은 ESD 등급을 제공한다. 제너 다이오드 구조가, 상술된 RCLED들의 상이한 실시예들 뿐만 아니라 VCSEL(vertical cavity surface emitting laser) 및 레이저 다이오드들을 포함하여, 본 발명에 따른 다수의 상이한 소자들에도 포함될 수 있다는 것을 알 수 있을 것이다.
또한, 방법(10)은 VCSEL(vertical cavity surface emitting laser)과 같은 다른 소자들을 제조하는데도 사용될 수 있다. 도 21은, 방법(10)에 의해 제조되는, 본 발명에 따른 VCSEL(190)의 일 실시예를 나타낸다. 이 실시예에서, 제1 및 제2 거울층들의 표면들(192, 194)은 DBR 거울들이다. 제1 DBR 거울(192)은 에폭시/금속(94)에 의해 서브마운트(92)에 부착되어 있는 것으로 도시되어 있다. 이 실시예의 양자 우물(quantum well) 구조는, AlInGaN(aluminum indium gallium nitride)으로부터 제조될 수 있는 하부 클래딩층(lower cladding layer;196)을 가진 단일 양자 우물이다. 양자 우물(198)은 하부 클래딩층(196)상에 배열되고, 일례에서, 양자 우물(198)은 InGaN(indium gallium nitride)으로부터 제조될 수 있다. 상부 클래딩층(200)은, 양자 우물이 상부 및 하부 클래딩층들(200, 196) 사이에 샌드위치되도록, 양자 우물(198) 위에 배열된다. 상부 클래딩층(200)은 AlGaN(aluminum gallium nitride)으로부터 제조될 수 있다.
제2 DBR 거울층(194)이 상부 클래딩층(200) 상부에 증착된다. 이 구조는 원형 또는 직사각형일 수 있는 절연 컬럼들(isolation culumns)을 형성하기 위해 에칭 제거될 수도 있다. 그 다음, 이러한 절연 컬럼들은 절연 에피택셜 성장(202)에 의해 추가적으로 절연될 수도 있다. 일 실시예에서는, 절연 재료가 이온 주입(ion implantation)될 수도 있다. 이온 주입은 셀들간의 결정 구조를 손상시켜 어닐링을 요할 수도 있다. 소자는 금속(204)으로 완료된다. 금속은 서포트를 위해 절연 구조들을 사용하지만, 절연 구조는 전기를 전도하지 않으므로, 금속들이 거울(194)과 적어도 부분적으로는 접촉해야 한다.
본 발명에 관한 바람직한 소정 구성들을 참조하여 본 발명이 상당히 상세하 게 설명되었지만, 다른 버전들도 가능하다. 본 발명에 따른 방법들은 다수의 상이한 소자들을 제조하는데 사용될 수 있고 상술된 소자들은 다수의 상이한 층 배열들을 가질 수 있다. 따라서, 첨부된 청구항들의 정신 및 범위가, 명세서의 바람직한 버전들로 한정되어서는 안된다.

Claims (48)

  1. 높은 광 추출의 포토닉 소자를 제조하기 위한 방법으로서,
    기판상에 에피택셜 반도체 소자 구조를 성장시키는 단계로서, 상기 에피택셜 반도체 구조 및 기판은 바이어스에 응답하여 발광하도록 되어 있는 이미터를 구비하는 것인 성장 단계;
    상기 에피택셜 반도체 소자 구조가 서브마운트와 상기 기판 사이에 샌드위치되도록, 상기 서브마운트상에 상기 이미터를 플립칩 실장하는 단계; 및
    상기 에피택셜 반도체 구조보다 상기 기판을 실질적으로 보다 빨리 에칭하는 에칭 환경을 이용함으로써, 상기 에피택셜 반도체 소자에서 상기 기판을 에칭 제거하는 단계를 포함하는 높은 광 추출의 포토닉 소자 제조 방법.
  2. 제1항에 있어서, 상기 에피택셜 반도체 구조는 3족 질화물 반도체 재료를 포함하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  3. 제1항에 있어서, 상기 기판은 단결정 재료(monocrystaline material)를 포함하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  4. 제1항에 있어서, 상기 기판은 단결정 실리콘 카바이드(SiC)(monocrystaline silicon carbide)를 포함하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  5. 제1항에 있어서, 상기 에칭 환경은 반응성 이온 에칭을 포함하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  6. 제1항에 있어서, 상기 에칭 환경은 NF3(nitrogen trifluoride)를 포함하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  7. 제1항에 있어서, 상기 이미터를 상기 플립칩 실장하는 단계 이전에, 상기 기판 구조에 대향하는 상기 에피택셜 반도체 구조상에 제1 거울층을 증착시키는 단계를 더 포함하고, 상기 거울은 상기 플립칩 실장하는 단계 이후에 상기 에피택셜 반도체 구조와 상기 서브마운트 사이에 샌드위치되는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  8. 제7항에 있어서, 상기 제1 거울층은 반사 금속을 포함하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  9. 제7항에 있어서, 상기 제1 거울층은 유전체 재료들의 복수개 교대층 쌍들을 포함하는 DBR(distributed Bragg reflector)을 구비하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  10. 제9항에 있어서, 상기 교대층 쌍들 각각은 Si02(silicon dioxide)층 및 Ti02(titanium dioxide)층 또는 SiO2(silicon dioxide)층 및 Ta2O5(tantalum pentoxide)층을 구비하고, 상기 층들의 쌍들의 두께는 동일하게 상기 방출광 파장의 대략 1/4인 것인 높은 광 추출의 포토닉 소자 제조 방법.
  11. 제9항에 있어서, 상기 층 쌍들은 2회 내지 4회 반복되는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  12. 제7항에 있어서, 상기 제1 거울층은 에피택셜 재료의 복수개 교대층 쌍들을 포함하는 에피택셜 DBR을 구비하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  13. 제12항에 있어서, 상기 교대층 쌍들 각각은 GaN(gallium nitride)층 및 AlN(aluminum nitride)층 또는 GaN(gallium nitride)층 및 AlzXyN(alloy of aluminum nitride)층을 구비하고, 상기 교대층 쌍들은 상기 방출광 파장의 1/4과 대략적으로 동일한 두께를 갖는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  14. 제12항에 있어서, 상기 층들의 쌍들은 8회 내지 12회 반복되는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  15. 제1항에 있어서, 상기 서브마운트는 단결정 SiC(monocrystaline silicon carbide), 실리콘 기판 및 유리로 이루어진 그룹 중 하나를 포함하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  16. 제1항에 있어서, 상기 기판이 에칭된 후, 상기 에피택셜 반도체 구조상에 제2 거울층을 증착시키는 단계를 더 포함하고, 상기 제2 거울층은 상기 에피택셜 반도체 구조가 상기 서브마운트와 상기 제2 거울층 사이에 샌드위치되도록 정렬되는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  17. 제16항에 있어서, 상기 제2 거울층은 반사 금속을 포함하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  18. 제16항에 있어서, 상기 제2 거울층은 유전체 재료의 복수개 교대층 쌍들을 포함하는 DBR(distributed Bragg reflector)을 구비하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  19. 제18항에 있어서, 상기 교대층 쌍들 각각은 Si02(silicon dioxide)층 및 Ti02(titanium dioxide)층 또는 Si02(silicon dioxide)층 및 Ta2O5(tantalum pentoxide)층을 구비하고, 상기 층 쌍들의 두께는 상기 방출광 파장의 대략 1/4과 동일한 것인 높은 광 추출의 포토닉 소자 제조 방법.
  20. 제18항에 있어서, 상기 층 쌍들은 2회 내지 4회 반복되는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  21. 제16항에 있어서, 상기 제2 거울층은 에피택셜 재료의 복수개 교대층 쌍들을 포함하는 에피택셜 DBR을 구비하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  22. 제21항에 있어서, 상기 교대층 쌍들 각각은 GaN(gallium nitride)층 및 AlN(aluminum nitride)층 또는 GaN(gallium nitride)층 및 AlzXyN(alloy of aluminum nitride)층을 구비하고, 상기 교대층 쌍들은 상기 방출광 파장의 1/4과 대략적으로 동일한 두께를 갖는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  23. 제21항에 있어서, 상기 층들의 쌍들은 8회 내지 12회 반복되는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  24. 제1항에 있어서, 상기 에피택셜 반도체 구조를 성장시키는 단계는,
    상기 기판상에 제1 에피택셜 반도체층을 성장시키는 단계; 및
    상기 제1 반도체층이 상기 기판과 제2 반도체층 사이에 샌드위치되도록, 상기 제1 에피택셜 반도체층상에 상기 제2 에피택셜 반도체층을 성장시키는 단계를 포함하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  25. 제24항에 있어서, 상기 에피택셜 반도체 구조를 성장시키는 단계는 얇은 도핑층들을 성장시켜 RCLED(resonant cavity light emitting diode)를 형성하는 단계를 포함하는 방법.
  26. 높은 광 추출의 포토닉 소자들을 제조하기 위한 방법으로서,
    기판상에 에피택셜 반도체 구조를 성장시키는 단계;
    상기 에피택셜 반도체 구조가 제1 거울층과 상기 기판 사이에 샌드위치되도록, 상기 에피택셜 반도체 구조상에 상기 제1 거울층을 증착시키는 단계;
    상기 기판에 에칭 환경을 도입함으로써, 상기 에피택셜 구조로부터 상기 기판을 제거하는 단계; 및
    상기 에피택셜 반도체 구조가 상기 제1 거울층과 제2 거울층 사이에 샌드위치되도록, 상기 에피택셜 반도체 구조상에 상기 제2 거울층을 증착시키는 단계를 포함하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  27. 제26항에 있어서, 상기 에칭 환경은 상기 에피택셜 반도체 구조보다 상기 기판을 실질적으로 보다 빨리 에칭하여, 상기 에피택셜 반도체 구조 중 아무 것도 에 칭 제거하지 않으면서, 실질적으로 상기 기판 모두를 에칭 제거하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  28. 제26항에 있어서, 상기 에피택셜 반도체 구조는 전기 신호에 응답하여 발광하도록 되어 있는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  29. 제26항에 있어서, 상기 에피택셜 반도체 구조는 3족 질화물 반도체 재료를 포함하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  30. 제26항에 있어서, 상기 기판은 단결정 SiC를 포함하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  31. 제26항에 있어서, 상기 에칭 환경은 반응성 이온 에칭을 포함하는 방법.
  32. 제26항에 있어서, 상기 에칭 환경은 NF3(nitrogen trifluoride)를 포함하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  33. 제26항에 있어서, 상기 제1 거울층 또는 제2 거울층 중 하나는 반사 금속을 포함하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  34. 제26항에 있어서, 상기 제1 거울층 또는 제2 거울층 중 하나는 유전체 재료의 교대층 쌍들을 가진 DBR(distributed Bragg reflector) 거울을 포함하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  35. 제34항에 있어서, 상기 교대층 쌍들 각각은 Si02(silicon dioxide)층 및 Ti02(titanium dioxide)층 또는 Si02(silicon dioxide)층 및 Ta2O5(tantalum pentoxide)층을 포함하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  36. 제26항에 있어서, 상기 제1 거울층 또는 제2 거울층 중 하나는 에피택셜 재료의 교대층 쌍들을 가진 에피택셜 DBR 거울을 포함하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  37. 제36항에 있어서, 상기 교대층 쌍들 각각은 GaN(gallium nitride)층 및 AlN(aluminum nitride)층 또는 GaN(gallium nitride)층 및 AlzXyN(alloy of aluminum nitride의 합금)층을 포함하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  38. 제26항에 있어서, 상기 제1 거울을 증착시키는 단계 후에, 상기 제1 거울층 이 서브마운트에 인접하도록 그리고 상기 제1 거울층 및 에피택셜 반도체 구조가 상기 서브마운트와 기판 사이에 샌드위치되도록, 상기 제1 거울층, 에피택셜 반도체 구조 및 기판 조합을 상기 서브마운트상에 플립칩 실장하는 단계를 더 포함하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  39. 제38항에 있어서, 상기 서브마운트는 단결정 SiC, 실리콘 기판 및 유리로 이루어진 그룹 중 하나를 구비하는 것인 높은 광 추출의 포토닉 소자 제조 방법.
  40. RCLED(resonant cavity light emitting diode)로서,
    박막 에피택셜 반도체 구조;
    상기 에피택셜 반도체 구조의 일 표면상의 제1 거울층;
    상기 에피택셜 반도체 구조가 상기 제1 거울층과 제2 거울층 사이에 샌드위치되도록, 상기 에피택셜 반도체 구조의 다른 표면상에 위치하는 상기 제2 거울층으로서, 상기 제1 거울층보다 반사율이 떨어지는, 상기 제2 거울층;
    서브마운트
    를 구비하고, 상기 제1 거울 및 제2 거울을 갖춘 상기 에피택셜 반도체 구조가 상기 서브마운트상에 실장되고, 상기 제1 거울층이 상기 서브마운트에 인접하며, 상기 제2 거울층이 일차 방출면이 되는 것인 RCLED.
  41. 제40항에 있어서, 상기 에피택셜 반도체 소자는 발광하고, 상기 광에 공진 공동을 제공하기 위한 두께를 갖는 것인 RCLED.
  42. 제40항에 있어서, 상기 에피택셜 반도체 소자는 반대로 도핑된 반도체 재료의 2개 층들을 구비하는 것인 RCLED.
  43. 제40항에 있어서, 상기 에피택셜 반도체 소자는 반대로 도핑된 2개 층들 사이에 샌드위치되어 있는 반도체 활성 영역을 구비하는 것인 RCLED.
  44. 제40항에 있어서, 상기 제1 거울층 또는 제2 거울층 중 하나는 금속을 포함하는 RCLED.
  45. 제40항에 있어서, 상기 제1 거울층 또는 제2 거울층은 DBR(distributed Bragg reflector)을 포함하는 것인 RCLED.
  46. 3족 질화물 에피택셜 반도체 재료로부터 실리콘 카바이드 기판을 제거하기 위한 방법으로서,
    상기 실리콘 카바이드 기판상에 상기 3족 질화물 에피택셜 반도체 재료를 성장시키는 단계; 및
    상기 실리콘 카바이드 기판에 에칭 환경을 도입하는 단계로서, 상기 에칭 환경은, 상기 실리콘 카바이드가 에칭 제거되고 난 후에는 상기 에칭이 실질적으로 멈추도록, 상기 3족 질화물 에피택셜 재료보다 상기 실리콘 카바이드를 보다 빨리 에칭하는, 에칭 환경을 도입하는 단계를 포함하는 3족 질화물 에피택셜 반도체 재료로부터 실리콘 카바이드 기판을 제거하기 위한 방법.
  47. 제46항에 있어서, 상기 에칭 환경은 반응성 이온 에칭을 포함하는 것인 3족 질화물 에피택셜 반도체 재료로부터 실리콘 카바이드 기판을 제거하기 위한 방법.
  48. 제46항에 있어서, 상기 에칭 환경은 NF3(nitrogen trifluoride) 반응성 이온 에칭을 포함하는 것인 3족 질화물 에피택셜 반도체 재료로부터 실리콘 카바이드 기판을 제거하기 위한 방법.
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