KR20070006930A - 기능성 중간층을 갖는 유기 전자 회로 및 그 제조 방법 - Google Patents
기능성 중간층을 갖는 유기 전자 회로 및 그 제조 방법 Download PDFInfo
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Abstract
개선된 성능, 특히 상승된 온도를 갖는 유기 전자 회로(C)는 제 1 전극(1a)과 제 2 전극(1b) 사이에 제공된 유기 일렉트릿 또는 강유전성 재료(2)를 포함한다. 커패시터형 구조물을 갖는 셀은 유기 일렉트릿 또는 강유전성 재료(2)에서 형성되고 전극들을 통해 전기적으로 직접적으로 도는 간접적으로 액세스될 수 있다. 적어도 하나의 기능성 중간층(3a;3b)은 전극들(1a;1b) 및 유기 일렉트릿 또는 강유전성 재료(2) 사이에 제공된다. 중간층 재료는 대체로 유기 일렉트릿 또는 강유전성 재료(2)에 비해 무기, 비전도성 및 실질적으로 불확성이다. 통상적으로 중간층(3)은 유기 일렉트릿 또는 강유전성 재료(2)가 불소-함유 재료인 경우 유기 일렉트릿 또는 강유전성 재료(2)에 비해 불활성이다. 다수의 회로(C)는 매트릭스-어드레스가능 어레이를 형성하는데 사용된다. 중간층은 개별 중간층 분자를 해리시키지 않고 기능성 중간층 재료의 소스로부터 분자 종으로서 증착된다.
Description
본 발명은 제 1 전극과 제 2 전극 사이에 위치한 유기 일렉트릿 또는 강유전성 재료를 포함하여, 커패시터형 구조물을 갖는 셀이 유기 일렉트릿 또는 강유전성 재료 내에 형성되고 상기 전극들을 통해 전기적으로 직접 또는 간접적으로 액세스될 수 있는 유기 전자 회로에 관한 것이다.
최근에, 각각의 정보 비트가 전기적으로 분극가능항 재료의 국부적인 체적 엘리먼트 내에서 분극 상태로서 저장되는 비휘발성 데이터 저장 장치가 시연되었다. 이런 종류의 재료는 일렉트릿 또는 강유전성 재료로 불린다. 일반적으로 강유전성 재료는 일렉트릿 재료의 하위로 분류되며 양성적인 또는 음성적인 영구 분극 상태로 일시적으로 분극될 수 있다. 적절한 극성의 전기장을 인가함으로써, 분극 상태들 간의 스위칭을 유도하는 것이 가능하다. 비휘발성은 상기 재료가 외부에서 부가된 전기장의 부재시에도 분극을 유지할 수 있기 때문에 달성된다.
그러나, 이러한 재료를 사용하는 회로 및 소자의 성능에 나쁜 영향을 미치는 강유전성 및 일렉트릿 재료와 관련한 몇가지 현상들이 존재한다.
반복된 특성(nature)의 전기장 스트레스, 예컨대 다수의 분극 스위치에 영향 을 받는 강유전성 재료는 피로, 즉 강유전성 재료를 사용하는 소자의 신뢰가능한 동작에 필요한 전기 응답의 저하가 발생한다. 강유전성 메모리 셀에서, 이러한 문제는 분극의 감소로서 나타나고, 이로써 셀의 분극 상태의 검출에 사용될 수 있는 전하가 거의 방출되지 않는다. 따라서 피로는 궁극적으로 소자를 사용할 수 없게 한다. 피로가 치명적으로 될 때까지 소자가 유지될 수 있는 스위칭은 많이 존재한다.
또 다른 문제는 교란이며, 이는 주어진 분극 상태에서 준비된 일렉트릿 또는 강유전성 메모리 셀의 분극 손실과 관련하며 반대 방향(감지될 때 준비되는 것과 반대로 셀을 분극시키는 경향의 방향)의 극성으로 교란하는 전압 펄스에 노출된다. 교란 전압이 분극 상태를 완전히 스위칭하는데 필요한 것보다 작은 경우에도, 반복된 노출은 상기 재료가 부분적인 스위칭을 일으키게 하고 이는 분극 손실을 야기한다.
소정의 시간 구간 동안 분극 상태에 남아 있을 수 있는 강유전성 재료는 임프린트에 영향을 받는다. 이는 스위칭 특성의 변화로서 나타나며 이로써 반대 극성의 전기장이 인가되어 분극 방향을 상기 재료가 임프린팅 기간 동안 존재하던 것과 반대 방향으로 스위칭할 때 상기 재료에 의해 감지된 전기장이 감소하게 된다. 즉, 분극은 일부 시간동안에 존재할 수 있는 방향으로 고정되게 되는 경향을 갖게 된다.
일반적으로, 이러한 문제점들은 강유전성 및 일렉트릿 재료의 장점을 이용하고 취하는 회로와 소자에 대해 성능 저하와 관련이 있다고 볼 수 있다. 성능 저하 는 원하는 방식으로 분극을 바꾸고 검출하는 분극 정도 및 가능성과 관련한다.
예컨대 국제공개 출원 WO99/12170과 같이 본 출원인이 이미 출원한 특허출원서에 개시된 것처럼, 유기물-기반 특히 폴리머 강유전성 재료는 무기물 재료에 비해 메모리 및/또는 프로세싱 소자의 사용에 있어 상당한 장점을 제공한다. 그러나, 상기 언급한 문제들은 유기물-기반 일렉트릿 또는 강유전성 재료에서 발생하며, 이는 해결되지 않는 경우 상업분야에서 장애를 야기한다.
통상적으로 메모리 재료로서 일렉트릿 또는 강유전성 재료를 이용한 메모리 셀을 갖는 메모리 소자는 두 개의 전극 층들 사이에 적층된 메모리 재료의 층을 갖는 커패시터형 구조물을 갖는다. 강유전성 메모리 셀의 성능은 셀의 전극과 메모리 재료 사이의 인터페이스 내에 소위 기능성 재료를 유도함으로써 강유전성 메모리 셀의 성능을 향상시킬 수 있다는 것이 이미 알려져 있다. 본 출원인에게 부여된 국제 공개 출원 WO03/044801호에서, 전극 재료에 포함되거나 전극과 메모리 재료 사이의 분리 중간층으로서 기능성 재료가 개시되어 있다. 전도 기능성 재료의 그룹은 전극 재료 또는 메모리 재료에 포함된 원자 또는 분자 종의 물리적 및/또는 벌크 포함을 가능하게 하고 전도되도록 제시되었다. WO03/044801호는 예컨대 전극과 메모리 재료 사이의 이온 종의 교환이 전극과 메모리 재료를 저하시킬 뿐만 아니라 메모리 셀의 피로 저항에 나쁜 영향을 주는 문제를 다루고 있다.
"기능성(functional)"이라는 용어는 기능성 중간층이 소정 범위의 기능을 갖는다는 것을 강조한 것이다. 기능성 중간층은 전극과 메모리 재료 사이의 유독한 화학 반응을 방지하고, 중간층의 또 다른 기능은 예컨대 전극의 금속 증착 동안 제 조시 발생할 수 있는 물리적 손상에 대한 보호를 제공하는 것이다. 중간층 기능의 또 다른 예는 전극과 메모리 재료 사이의 유효 전기적 커플링을 제공하는 것이다.
종래에는 일부 유기 중간층이 제시되었다. 유기 재료는 종래 실리콘 기반 제조 환경에서 제작할 때 몇가지 문제점을 갖는다. 새로운 타입의 재료가 도입되어 기존의 기술과 재료를 함께 사용할 때 적응성이 느리고 복잡해진다.
또한 통상적으로 종래 제시된 해결책은 성능 저하가 상승된 온도에서 증가하는 불안정한 온도 의존성을 보인다. 이는 소정 온도 범위에 사용되는 회로와 소자의 조건을 충족시키기 어렵게 한다.
종래 기술은 성능 향상을 위해 다양한 타입의 기능성 중간층의 사용을 개시하지만, 보다 더 개선할 점이 존재한다. 특히, 상업화에 이르기에 가까운 메모리 소자, 즉 VDF-기반 폴리머형 PVDF, P(VDF-TrFE) 등과 같은 플루오린을 함유하는 유기 일렉트릿 또는 강유전성 재료를 갖는 회로와 메모리 셀을 위한 개선이 필요하다.
따라서, 본 발명의 주된 목적은 성능이 향상된 중간층들을 갖는 메모리 회로를 제시하는 것이다.
또한 본 발명의 목적은 온도 차(interval)에 향상되고 온도 안정적인 성능을 보여주는 중간층을 갖는 회로를 제공하는 것이다.
상기 목적 및 또 다른 장점과 특징은 적어도 하나의 무기 기능성 층이 전극들 중 하나와 유기 엘릭트릿 또는 강유전성 재료 사이에 제공되고, 적어도 하나의 기능성 중간층이 비전도성이고 유기 일렉트릿 또는 강유전성 재료에 비해 실질적으로 비활성 재료인 회로에 의해 구현된다. 본 발명의 바람직한 실시예에서, 다수의 회로들은 매트릭스-어드레스가능 어레이의 메모리 회로를 형성하는데, 메모리 회로의 셀들은 유기 일렉트릿 또는 강유전성 재료의 전체 박막층 내에 구별되는 부분들을 형성하고, 제 1 및 제 2 전극은 각각 제 1 및 제 2 전극 수단의 일부분들을 형성하며, 각각의 전극 수단은 제 2 전극 수단의 전극이 제 1 전극 수단의 전극에 대해 소정의 각도, 바람직하게는 직교하게 배향된 다수의 평행한 스트립형 전극들을 포함하며, 유기 일렉트릿 또는 강유전성 전체 박막층은 이들 사이에 끼워져 메모리 회로의 메모리 셀이 제 1 전극 수단의 전극과 제 2 전극 수단의 전극이 각각 교차하는 지점에 박막 전체층으로 형성되며, 이로써 메모리 회로의 어레이는 전극 수단 및 메모리 재료의 전체층에 의해 형성되고 메모리 셀은 기록 및 판독 동작을 위한 각각의 메모리 셀의 어드레싱이 구동, 제어 및 검출을 위한 외부 회로와 적절히 연결되어 전극 통해 이루어지는 통합된 수동 매트릭스-어드레스가능 일렉트릿 또는 강유전성 메모리 소자를 구현한다.
상기 목적과 또 다른 장점 및 특징은 본 발명의 유기 전자 회로 제조 방법에 을 이용하여 본 발명에 따라 구현되며, 상기 방법은 기능성 중간층을 형성하는 개별 분자들을 해리시키지 않고 기능성 중간층 재료의 소스로부터 기능성 중간층을 위해 분자 종을 증착하는 특징을 갖는다.
본 발명의 또 다른 장점 및 특징은 첨부된 종속항에 의해 자명하다.
본 발명은 바람직한 실시예와 첨부된 도면에 의해 보다 상세히 설명된다.
도 1은 예컨대 종래 개시된 것과 같은 데이터 저장 장치의 기본적인 메모리 셀을 나타내는 본 발명과 관련한 일반적인 메모리 회로를 도시한다.
도 2는 본 발명의 제 1 실시예에 따른 메모리 회로이다.
도 3은 본 발명의 제 2 실시예에 따른 메모리 회로이다.
도 4는 폴리메릭 체인의 VDF 결합이다.
도 5a는 탄소-불소 결합을 갖는 일렉트릿 또는 강유전성 재료 및 이중 세라및 중간층 사이의 비반응 상황의 예이다.
도 5b는 세라믹으로부터의 금속이 해리되고 일렉트릿 또는 강유전성 재료로부터 불소를 갖는 바람직하지 않은 금속 불화물을 형성하는, 반응 상황의 예이다.
도 6a는 본 발명에 따른 중간층으로서 텅스텐 산화물을 이용할 때 피로 저항 개선의 예이다.
도 6b는 텅스텐 산화물의 중간층이 티타늄 산화물의 중간층 보다 우수하게 기능하는, 온도 의존성의 예이다.
도 7a는 본 발명에 따른 메모리 회로를 포함하는 매트릭스-어드레스가능 메모리 소자의 평면도이다.
도 7b는 선 x-x를 따라 절취한 도 7a의 소자의 단면도이다.
도 7c는 도 2의 실시예에 대응하고 도 7a의 소자의 메모리 회로의 세부도이다.
본 발명은 일반적으로 두 개의 전극들 사이에 위치한 유기 일렉트릿 또는 강유전성 재료를 포함하는 커패시터형 셀을 위한 적어도 하나의 무기 기능성 중간층을 성능 개선 및 온도 안정성을 요구하는 유기 전자 회로로 도입하는 것에 기반한다. 기능성 중간층은 전극들 중 하나와 유기 일렉트릿 또는 강유전성 재료 사이에 위치하며, 통상적으로 이들 모두와 접한다. 기능성 중간층은 전극과 유기 일렉트릿 또는 강유전성 재료 사이에 전기적 커플링을 제공하며 통상적으로 전극과 유기 일렉트릿 또는 강유전 재료 사이의 반응을 방지하기 위해 이들을 물리적으로 분리한다. 이에 추가하여, 중간층 자체는 유기 일렉트릿 또는 강유전성 재료의 반응 부분과 원치않는 반응을 하지 않아야 한다. 즉, 중간층은 유기 엘렉트릿 또는 강유전성 재료에 대해 실질적으로 불확성이다. 특히 기능성 중간층은 해리되지 않고 유기 일렉트릿 또는 강유전성 재료로부터의 불소와 반응하지 않아야 한다. 이러한 반응에 대한 가능성을 보다 감소시키기 위하여, 중간층 분자는 유기 전자 회로의 중간층을 형성하기 위해 기능성 중간층 재료의 소스로부터 해리되지 않고 제공된다. 하기 설명에서, 본 발명은 본 발명의 장점을 얻기에 충분한 수단을 당업자에게 제공할 수 있도록 상세히 개시된다.
본 발명과 함께 본 발명자들은 도 2에 도시된 것과 같은 중간층을 갖는 회로와 도 1에 도시된 것과 같은 중간층을 갖지 않는 회로 모두에서, 데이터 저장 및 프로세싱 분야에 대해 커패시터형 메모리 회로에 사용된 유기 일렉트릿 또는 강유전성 재료의 성능 저하의 원인에 대해 추가로 연구를 하였다. 이는 도 1에 도시된 종래 회로에 적용되었으며, 전극 강유전성 재료(2)는 전극(1a,1b) 사이에 끼워진 다. 제 1 및 제 2 전극(1a,1b)를 갖는 메모리 회로(C)는 유기 일렉트릿 또는 강유전성 재료(2)와 직접 또는 간접적으로 접하며, 이는 예컨대 평행-판 커패시터형 구조물의 두 개의 전극들 사이에 끼워진 폴리머 메모리 재료일 수 있다. 중간층(3a;3b)를 갖는 회로의 경우에, 정어도 하나의 중간층은 전극(1a;1b) 중 하나와 유기 일렉트릿 또는 강유전성 재료(2) 사이에 위치한다.
비록 유기 및 폴리메릭 일렉트릭 및 강유전성 재료에 대해 대체로 적용가능한 것으로 청구하지만, 하기 설명은 불소를 함유하는 유기 강유전성 재료, 특히 PVDF를 강조한 재료 및 TrFE 및/또는 TFE를 갖는 코-폴리머 및/또는 테르-폴리머를 갖는 재료를 포함하는 VDF의 처리를 주로 다룬다. 이는 관심된 미래 소자와 관련하여 나타내는 재료 분야를 다룬다.
개선된 성능을 제공하는 재료 연구 분야에서 이론적이고 실험적인 발견에 기초하여, 발명자들은 이미 믿어왔던 것보다 훨씬 중요한 성능 저하의 인자를 발견하였다. 중간층 재료 자체와 유기 일렉트릿 또는 강유전성 재료 사이에 발생하는 반응 결과는 바람직하지 않은 인터페이스 영역 및 유해한 특성을 유발한다. 본 출원인의 WO03/044801에는, 기능성 재료가 유기 일렉트릿 또는 강유전성 재료와 관련하여 "화학적으로 호환가능"하지만, 이러한 재료에 대한 특정 설명은 없다. 대신에 이는 유기 일렉트릿 또는 강유전성 재료와 관련한 전극 재료 보다 안정적이고 비반응성인 것으로 알려진 중간층 재료로 해결된다. 유기 일렉트릿 또는 강유전성 재료와 전극 사이의 반응을 방지하기 위한 종래 논점은 중간층과 유기 일렉트릿 도는 강유전성 재료 사이의 반응에 표면적으로 관심을 가졌다. 공정 중에 전극 및 유기 일렉트릿 또는 강유전성 재료 사이의 반응 방지는 중요한 요소이지만, 보다 나은 개선을 위해 본 발명자들은 기능성 중간층과 유기 일렉트릿 또는 강유전성 재료 사이의 인터페이스에서의 바람직하지 않은 반응을 감소시키기 위한 목적으로 기능성 중간층 재료를 적절히 선택해야 한다.
예컨대, 종래에는 티타늄 카바이드(TiC)는 티타늄이 오늘날 회로의 일반적인 전극 재료가 되었기 때문에 특별히 관심있는 중간층 재료로서 제시되었다. 티타늄 카바이드는 종래 알려진 바로는 화학적으로 안정적인 것으로 고려되며, 이는 대체로 사실이지만 다른 재료에 비해 반드시 필수적인 것은 아니다. 티타늄 카바이드의 결합 에너지를 a) 유기 일렉트릿 또는 강유전성 재료, 예컨대 VDF 결합의 불소의 가장 최근의 반응부의 결합 에너지와 비교하고, 형성될 수 있는 가장 안정한 불화물, 여기서는 TiF4의 결합 에너지와 비교함으로써, 티타늄 불화물의 형성은 열역학적으로 바람직한 것으로, 즉 TiF4이 형성되는 반응이 시간이 경과 할수록 더 많이 일어나는 위험이 존재한다. 이러한 효과는 통상적으로 인가된 전기장, 분극 스위칭 및 증가된 온도에서 추가의 에너지를 포함하는 작동 환경 동안 강화된다. 즉, TiC는 중간층 재료와 유기 일렉트릿 또는 강유전성 재료 사이의 티타늄 불화물의 "데드(dead) 층", 즉 비기능성 인터페이스의 형성을 야기하는 반응을 방지함으로써 요구되는 상황에서 중간층 재료로서 선택되지 않아야 한다. 대신에 결합 에너지의 차이가 보다 덜 바람직한 재료, 즉 반응 이전에 극복할 현저한 임계치를 갖는 재료가 발생하는 재료 및 금속 불화물의 형성이 에너지 관점에서 바람직하지 않 은 재료가 선택된다.
임의의 반응이 얼마나 가능한지를 결정하기 위한 계산은 통상적으로 몇가지 간략화를 요구한다. 상기와 같은 열역학적 방법은 재료의 열역학적 평형과 벌크 접촉을 가정한다. 하지만, 이러한 방법으로 제공된 메트릭(metric)은 이들이 합리적인 계산을 제공하고 비교적 올바른 한, 즉 계산이 최적의 선택인 재료 그룹에서 어떤 재료를 결정할지에 대한 수단을 제공하는 한 절대 수치의 관점에서 올바르지 않아야 한다. 실제적이고 복잡한 다중-변수 상황에서 예측할 수 없고 "완벽하지" 않은 재료가 존재하는 불확실성이 항상 존재한다. 이러한 환경에서 발생할 수 있는 반응, 예컨대 유기 일렉트릿 또는 강유전성 재료로부터 불소와의 반응에 대해서만 언급하는 것이 합리적이다. 수행될 수 있는 최적의 것은 최적의 반응부, 이러한 예에서는 가정 먼저 해리되어야 하는 불소와의 해리 및 결합을 가능한 하지 않게 하는 중간층 재료를 선택함으로써 이러한 반응의 범위를 제한하는 것이다. 주어진 유기 일렉트릿 또는 강유전성 재료에 있어서, 당업자는 중간층 재료의 반응의 경우에 나쁜 특성을 갖는 의도하지 않고 원치않는 일부 화합물을 야기하는 우세한 반응부를 식별할 수 있다. 반응부의 예는 PVDF-기반 강유전성 재료의 경우에 폴리메릭 VDF 결합의 불소이다. 이에 대한 일반적인 결과는 관심되는 중간층 재료가 일렉트릿 또는 강유전성 재료에 대해 실질적으로 불활성이라는 것이다. 그러나, 대체로 불활성이라도, 특정 결합 및/또는 반응이 중간층 및 일렉트릿 또는 강유전성 재료 사이에 바람직한 상황이 존재할 수 있으며, 이는 당연한 것은 아니며 손상되는 방식이고 "데드 층"을 형성하지 않는다. 통상적으로 이러한 상황은 중간층의 몇가지 특정 적응성, 즉 중간층이 인접하는 일렉트릿 또는 강유전성 재료의 하나 이상의 연속하는 성분과 특정 화학 반응 또는 결합에 참여하는 것 또는 중간층이 관련 재료를 포함하는 회로의 동작 동안 일렉트릿 또는 강유전성 재료에서 발생하는 반응 종과의 특정 화학 반응에 참여하는 것을 요구한다. 유기 일렉트릿 또는 강유전성 재료와의 유해한 반응을 하지 않는 것으로 설명되지만, 동시에 중간층 재료는 특정 제조 환경에서의 기능성, 호환성 등과 같은 다른 조건을 충족해야 한다.
특히, 종래 많은 회로에서, 성능 저하는 강한 온도 의존성을 보이며, 이는 성능이 통상적으로 온도 간격으로 고정되어야 하기 때문에 바람직하지 않다. 예컨대, 대부분의 회로는 적어도 실온 주위 및 그 이상, 예컨대 10-80 ℃의 현저한 온도 윈도우에서 동작가능해야 한다. 상기 간격의 온도에서, 이러한 회로는 신뢰가능한 동작을 보장하는 것과 관련하여 충분히 큰 분극을 제공할 수 있다. 또한, 상기 회로들은 회로를 사용하는 장치, 예컨대 메모리 장치에 대한 조건에 의해 결정된 횟수와 같거나 이보다 높은 피로에 의해 제한된 다수의 스위치를 유지할 수 있다. 하지만, 대부분의 공지된 회로는 분극이 상승된 온도를 감소시키는 경향이 있고 피로가 치명적일 때 스위치의 횟수가 높은 온도에서 감소하는 온도 의존성을 보인다. 이는 요구된 조건을 충족해야 하는 회로를 달성하기 어렵다. 본 발명의 범위에서, 이는 높은 온도가 에너지를 더하고 중간층과 유기 일렉트릿 또는 강유전성 재료 사이의 인터페이스의 반응에 대한 가능성을 높이는 것에 의해 설명된다. 만약 반응이 발생하는 임계치가 상대적으로 낮은 온도에서 이미 낮다면, 온도 증가는 임계 제한과 성능 저하에 대한 반응의 횟수를 높일 것이다. 본 발명은 상기 해결 책이 높은 임계치에서 시작하는, 즉 유기 일렉트릿 또는 강유전성 재료의 반응 종과 반응하지 않는 중간층 재료, 즉 PVDF의 경우에서처럼 유기 일렉트릿 또는 강유전성 재료의 폴리메릭 VDF 결합으로부터 해리되는 불소와의 해리 및 반응에 대한 낮은 경향을 갖는 중간층 재료를 선택하는 것이다.
적절히 구성된 기능성 중간층에 제공될 수 있는 기여는 관심된 주파수 영역의 낮은 전기 저항 또는 큰 커패시턴스이며, 이는 전극을 전자-활성(electro-active) 유기 재료에 유효하게 결합시킨다. 바람직한 전기적 특성은 커패시터형 구조물의 전압 제어 셀이 "데드" 층을 구성하기에 취약하다는 사실과 관련한다. "데드" 층은 예컨대 전기적으로 절연성이고 낮은 유전 상수를 갖는 화학 반응 제품으로 구성될 수 있다. "메모리 셀과 직렬인 낮은 커패시턴스를 나타내는 "데드" 층은 셀의 메모리 물질을 견디고 열악한 성능을 유발하는 인가된 셀 전압의 감소된 비율을 야기한다. 또한, 일렉트릿 또는 강유전성 타입의 메모리 재료를 포함하는 메모리 셀에서, "데드" 층은 보상 전하들이 메모리 재료의 표면에 도달하는 것을 방지하고, 큰 분극 필드가 메모리 재료 내부에 남아 있을 수 있으며, 이는 메모리 셀의 분극 상태의 불안정화에 기여한다. 낮은 전기 저항을 갖는 중간층, 즉 도전성 중간층은 상기 언급한 WO03/044801에 개시된다. 따라서, 본 발명은 비전도성 중간층에 초점을 맞춘다.
이러한 국제 공개 출원 WO03/044801에서, 상기 초점은 전극의 전기적 특성을 중간층으로 확장시키는 것이다. 상기 재료는 벌크 포함 능력을 제공할 수 있게 수행된다. 그러나, 벌크 포함 능력이 용이한 방법이더라도, 유효한 기능성 중간층을 제공하는 유일한 방법은 아니다. 이러한 재료가 WO03/044801에 개시된 것처럼 벌크 포함 능력을 갖지 않더라도, 바람직하게 사용될 수 있는 본 발명에 따른 바람직한 기능을 갖는 비전도성 무기 재료가 존재한다. 통상적으로 중간층의 비전도성 재료는 유기 강유전성 및/또는 일렉트릿 재료의 상대적인 투과율(permittivity)과 대략 같거나 높은 상대 투과율을 갖는 유전체이어야 한다. 이는 합리적으로 낮은 레벨에서 중간층에 대해 소정의 전압 강하를 유지하기 위해서이다. 오늘날 관련된 메모리 소자에서, 요구되는 유전체 특성은 주파수가 1 MHz에까지 유지되어야 한다.
본 발명은 무기 중간층 재료에 초점을 맞춘다. 오늘날 무기 중간층 재료는 제조시 장점을 가지며 빠르게 상업화에 이르는 것으로 보여진다. 이는 대부분의 현존 제조 환경이 무기 기술에 적응된다는 사실 때문이다.
본 발명과 함께 사용된 통상적인 전극 재료는 Al, Ti, Cu, Pt, Au, Pd 등과 같은 금속 도전체이다. 또한 다양한 도전 합성물이 사용될 수 있다. 전극은 WO03/044801에 개시된 도전성 기능 재료, 예컨대 TiN으로 구성될 수 있다. 전극 재료와 중간층 사이의 유해한 반응의 위험에 주의해야 한다. 하지만, 많은 경우에 전극 재료의 선택은 본 발명의 회로를 사용하는 소자의 다른 부분에 대한 설정 조건에 에 의해 제한될 수 있다. 실제 상황에서, 이는 전극 재료의 선택이 종종 제한되지 않는다는 것을 의미한다.
본 발명의 일 실시예에 따르면, 무기 중간층은 중간층 재료가 실질적으로 불활서인, 즉 유기 일렉트릿 또는 강유전성 재료의 반응 부분, 통상적으로 폴리메릭 VDF 결합의 불소와의 반응에 대한 낮은 확률을 갖는 유기 일렉트릿 또는 강유전성 재료와 접촉하도록 준비된다. 이는 유기 일렉트릿 또는 강유전성 재료의 층이 사이에 위치한 적어도 두 개의 도전성 전극 층들 및 전극들 중 적어도 하나와 유기 일렉트릿 또는 강유전성 재료 사이의 하나 이상의 기능성 중간층을 포함하는 커패시터형 구조물에 사용하기 위한 중간층 재료의 적절한 선택에 의해 달성된다.
중간층 구조물의 바람직한 기능은 다음과 같다:
ⅰ) 유기 일렉트릿 또는 강유전성 재료의 상대적인 투과성과 같거나 큰 상대 투과성
ⅱ) 유기 일렉트릿 또는 강유전성 재료의 대부분의 반응 부분과 반응하는 저항, 낮은 확율
ⅲ) 전극들과 유기 일렉트릿 또는 강유전성 재료 사이의 종들의 이동에 대한 배리어 활동.
상대적으로 높은 상대 투과성은 스위칭 전압 및 관련 전기장의 작고 현저하지 않은 양만이 또는 전혀 없는 전기장이 중간층에 인가되는 것을 보장한다. 예컨대 유기 일렉트릿 또는 강유전성 재료의 불소 결합과 반응에 대한 저항은 중간층과 유기 일렉트릿 또는 강유전성 재료의 일체성과 기능성을 유지한다. 배리어 특성은 전극들과 유기 일렉트릿 또는 강유전성 재료 사이의 유해한 반응에 대한 보호를 제공한다.
도 2는 두 개의 중간층(3a,3b)이 원하는 기능을 제공하는, 본 발명에 따른 유기 전자 회로(C)의 바람직한 실시예를 도시한다. 중간층(3a,3b)은 전극(1a,1b)과 유기 일렉트릿 또는 강유전성 재료(2) 사이가 직접 접촉하는 것을 방지한다. 중간층은 유기 이렉트릿 또는 강유전성 재료(2)의 각각 일측부에 위치하고 각각의 중간층은 전극과 유기 일렉트릿 또는 강유전성 재료 사이의 적어도 공통 표면의 커버리지를 보장하는 두께를 가지며 하나의 층으로 제공된다.
도 3은 유기 일렉트릿 또는 강유전성 재료(2)의 각각의 일측부 상에 두 개의 중간층(3a,4a 및 3b,4b)이 제공되는, 본 발명에 따른 유기 전자 회로(C)의 또 다른 바람직한 실시예를 도시한다. 여기서 중간층의 원하는 기능은 각각의 측부 상에 있는 두 개의 중간층 사이에서 나누어질 수 있다. 분명히, 유기 일렉트릿 또는 강유전성 재료(2)와 접촉하는 중간층(3a,3b)은 유기 일렉트릿 또는 강유전성 재료(2)에 대해 실질적으로 불활성이다. 그러나, 배리어 활동성은 부분적으로 전극과 접촉하는 중간층(4a,4b)에 의해 부분적으로 제공된다. 통상적으로 전극에서의 중간층(4a,4b)은 도전성이고 예컨대 종래의 출원서 WO03/04401에 제시된 것처럼 전극의 연장부를 갖는다.
도 2와 도 3에 제시된 실시예들에 대한 변형은 예컨대 각각의 측부 상의 중간층들의 갯수의 상이한 조합, 예컨대 1/0 또는 2/1을 갖는 회로를 포함한다. 또한 유기 일렉트릿 또는 강유전성 재료의 각각의 측부 상에 두 개 이상의 중간층을 갖는 것이 가능하다. 비대칭 해결책은 예컨대, 일측부 상에만 비반응성 또는 낮은 반응성 전극이 존재하거나 회로 내의 층들의 증착 방법이 중간층이 위치하는 유기 일렉트릿 또는 강유전성 재료의 측부에 의존하는 상이한 해결책을 제공하는 경우 상이한 전극 재료가 각각의 측부 상에 사용되는 상황에 바람직하다. 예컨대, 적층된 구조물에서, 상부 전극 또는 상부 중간층의 증착은 통상적으로 유기 일렉트릿 또는 강유전성 재료의 이미 증착된 층의 손상 위험으로의 인해 특별히 주의가 필요하다.
본 발명에 따른 기능성 재료의 낮은 반응성 특성은 이제 상세히 설명된다. 설명의 편을 및 간략화를 위해 이중 세라믹 재료의 그룹은 비 반응성 중간층 재료의 후보로서 선택된다. 도 4에 예시된 것과 같은 폴리메릭 VDF 결합의 불소가 유기 일렉트릿 또는 강유전성 재료의 우세하고 대부분의 반응 부분이 되는 것으로 가정한다. 반응이 일어나거나 일어나지 않는 상황은 도 5a와 5b에 도시되었다. 도 5a의 비반응성 상황에서, R-X는 이중 중간층 재료이고 여기서 R은 금속이고 X는 O(산화물),N(질화물),C(탄화물),B(보라이드) 등이다. 반응이 일어나는 도 5b에서, 중간층 분자는 해리되고, 불소(F)는 VDF 결합으로부터 끊어지고, 금속과 불소는 비기능성 및 원치않는 "데드"-층(R-F)을 형성한다. 어떤 중간층 재료가 가장 저항적인지에 대한 평가는 예컨대 하기의 근사 공식에 따라 엔탈피(△fH0)의 차이(D)를 계산하여 이루어질 수 있다:
(1) D = △fH0(RFm)-(m*△fH0(CF)+1/n*△fH0(RnX)
포함된 결합의 수는 필수적이며, 여기서 m은 형성될 수 있는 가장 안정적인 금속 불소(RFm)의 불소(F) 원자의 수를 가리키며, n은 중간층 세라믹 재료(RnX)의 금속 원자 당 X-결합의 수를 가리킨다. 엔탈피를 갖는 상기 열역학적 접근법을 이용하는 것은 많은 무기 재료가 표로 작성된 결합 세기를 갖는 장점을 갖지만, 통상 적으로 PVDF의 경우에서처럼 VDF 체인의 탄소-불소(C-F) 결합의 세기는 당업자가 측정할 필요가 있다. 예컨대, 가스성 탄소-불소 분자에 대한 결합 수를 C-F 결합의 수로 나누는 것은 폴리메릭 VDF 체인의 탄소-불소(C-F) 결합에 대한 200 kJ/mol의 합리적인 측정을 만든다. 공식 (1)로부터 양이며 높은 수의 D는 반응에 저항적인, 즉 반응에 낮은 경향을 갖는 재료를 가리킨다. 표 1에서, 일부 결과는 이러한 예에 따른 계산에 기초하여 나열되었다.
표 1 - 일부 결과는 이중 세라믹에 대한 엔탈피 계산에 기초한다.
| D(kJ/mol) | 재료 |
| 700-900 | 이리듐 옥사이드(IrO2) |
| 500-700 | |
| 300-500 | 몰리브데늄 옥사이드(MnO3), 바나듐 옥사이드(V2O2) |
| 100-300 | 텅스텐 옥사이드(WO3), 니오븀 옥사이드(Nb2O5) |
| (-100)-100 | 티타늄 옥사이드(TiO2), 탄탈륨 옥사이드(Ta2O2), 하프늄 옥사이드(HfO2), 구리 옥사이드(Cu2O) |
| (-300)-(-100) | 몰리브데늄 보라이드(Mo2B5) |
| (-500)-(-300) | 크로뮴 보라이드(CrB2) |
| (-700)-(-500) | 티타늄 나이트라이드(TiN), 티타늄 카바이드(TiC) 알루미늄 나이트라이드(AlN), 탄탈륨 보라이드(TaB2) |
상기와 유사한 해결책은 관련된 유기 일렉트릿 또는 강유전성 재료에 대해 실질적으로 불활성인 다양한 중간층 재료를 형성하는데 사용될 수 있다.
본 발명에 따른 메모리 회로에 사용될 수 있는 기능성 재료의 일부 예가 주어지며, 불소-함유 메모리 재료를 이용하여 사용하기에 적합한 기능성 중간층의 설명이 개시된다. 이미 언급한 바와 같이, 이러한 강조는 소정의 불소-함유 폴리메릭 강유전체, 특히 PVDF 및 VDF 및 TrFE의 코폴리머가 미래의 데이터 저장 장치의 메모리 재료로서 특별한 기대를 보여준다. 또한 불소-함유 메모리 재료는 불소의 이동도 및 화학 공격도(aggressiveness)로 인해 예외적인 변화를 취한다.
예 1 - 중간층 재료로서의 금속 산화물
상기와 유사한 비교에 의해, 이중 세라믹들 중에서 안정한 금속 산화물은 안정한 금속 질화물, 보라이드 등으로 고려되는 것보다 대체로 선호되는 것으로 밝혀졌다. 이는 대체로 산화물에 대한 결합 에너지가 높기 대문이다. 높은 산화수를 갖ㄴ느 비전도성 금속 산화물(예컨대, W, Ta, Mo, Nb, V)은 PVDF와 같은 불소 함유 강유전체와 함께 관심이 고조되고 있다. 그 이유는 높은 산화수는 끊기 위해 많은 탄소 불소(C-F) 결합이 필요하기 때문이다. 즉 상기 주어지 공식(1)의 m이 높다.
몇몇 중간층 금속 산화물을 이용한 성능의 영향은 도 6a와 6b에 도시되어 있다. 도 6a에서 도 2의 실시예와 함께 제시된 타입의 커패시터형 메모리 셀의 텅스텐 산화물(WO3)의 중간층의 성능은 중간층을 사용하지 않는 대응하는 상황과 비교된다. 도 6b에서, 티타늄 산화물(TiOx, 주로 TiO2)의 중간층의 성능은 WO3의 성능과 비교된다. 두 개의 도면에서 P(VDF-TrFE)는 유기 강유전성 메모리 재료로서 사용되고 전극 재료로서 티타늄이 사용된다. 중간층과 별도로, 도 6a와 6b에 사용된 메모리 셀에 대한 구조물은 가능한 유사하다. 중간층으로서 WO3는 성능이 개선된 것으로 도시되며, 중간층이 없는 셀과 비교하여 개선된 피로 저항으로 도시된다. 또한 WO3 중간층 셀은 고정되 온도(미도시)에서의 피로 사이클의 횟수와 도 6b에 도시된 것과 같은 온도 안정성의 관점에서 TiO2 셀에 대한 개선된 동작을 도시한다. 결과는 폴리메릭 메모리 재료의 불소와 반응에 대한 저항에 기초한 기대치와 일치한다. 두 개의 도면에서 잔류 분극의 정도를 측정하는 출력 신호는 각각의 곡선에 대해 개별적으로 정규화되었다. 각각의 곡선에서 출력 신호의 초기 값은 정규화에서 사용되었다.
WO3 중간층은 텅스텐 플러그의 형태인 텅스텐이 이미 제조시 도입되고 사용된 재료이기 때문에 많은 장점을 갖는다. 이는 제조 적응성에 유리하고 이로써 본 발명에 따른 유기 회로를 사용하는 전자 회로를 빠르게 상업화할 수 있다.
예 2 - 중간층 재료로서 3중 세라믹
많은 3중 세라믹, 특히 예컨대 SiZrO4, BaTiO3, 및 MgTiO3와 같은 3중 산화물은 많은 이중 금속 산화물보다 훨씬 높은 반응 저항성을 보여준다. 예 1에서 주어진 것과 동일한 이유로, 높은 산화수를 갖는 금속을 갖는 3중 세라믹이 특히 중요하다.
중간층의 두께는 재료에 의존하여 바뀐다. 통상적으로 두께는 전극재료와 유기 일렉트릿 또는 강유전성 재료와의 사이가 접촉하는 것을 방지하기 위해 충분한 밀도의 커버리지를 제공한다. 그러나, 상이한 중간층 두께는 상이한 중간층 재료로 인해서만 필요한 것은 아니다. 두께에 영향을 줄 수 있는 다른 요소들이 중간층이 증착되는(그 조도 등) 표면의 타입, 층이 어떻게 증착되는가, 후속 층이 중간층의 상부에 어떻게 증착되는가 그리고 다른 제조 또는 관련된 환경이다. 중간층으로서 WO3의 경우에, 예컨대 하부 전극에 증착된 층은 P(VDF-TrFE) 강유전성 재료 상에 증착된 층보다 얇은 것으로 밝혀졌다. WO3 층은 바람직하지만, "완벽한" 것은 아니다 예컨대 WO3 층에 대해 유도된 작은 전압 강하가 항상 존재하고 이와 관련하여 가능한 얇은 중간층을 사용하는 것이 바람직하지만, 얇은 중간층은 표면의 불균일성에 보다 민감하다. 불균일한 표면은 전극 재료가 예컨대 확산을 통해 유기 일렉트릿 또는 강유전성 재료와 접촉하고 반응하게 할 수 있다. 초기에 얇은 층에 비해 몇몇 단점을 갖는 두꺼운 층은 이러한 반응에 대한 낮은 확률을 가지며 이는 시간이 경과하면 높은 전압 강하를 유발하고 강유전체 특성을 손상시킬 수 있기 때문에 동작이 보다 우수하다. WO3 중간층을 갖는 셀에서, 두께는 바람직하게 25-1000 Å에 있다.
도 7은 본 발명의 메모리 회로(C)가 이러한 회로의 매트릭스 어드레스가능 어레이의 메모리 회로로서 사용되는 상황을 도시한다. 여기서 이들은 도 7a에서 평면도도 도시되고 도 7b에서 X-X 선을 따라 절취한 단면을 갖는 수동 매트릭스-어드레스가능 메모리 소자를 구성한다. 유기 일렉트릿 또는 강유전성 재료(2)는 회로의 메모리 재료이다. 메모리 소자는 어드레싱 동작시 메모리 셀(C)을 온 및 오프로 스위칭시키기 위해 메모리 회로에 접속된 스위칭 트랜지스터가 존재하지 않기 때문에 수동 매트릭스 소자라고 불린다. 이는 어드레스되지 않은 상태에서 메모리 셀(C)의 메모리 재료가 매트릭스-어드레스가능 소자의 어드레싱 전극과 접촉하지 않는다는 것을 의미한다. 기본적으로 이런 종류의 메모리 소자는 도 7b에서 기판 상에 위치하고 기능성 재료의 중간층(3b)에 의해 덮이며 그 후에 강유전성 메모리 재료(2), 즉 강유전 폴리머의 전체층으로 덮이는 것으로 도시된 제 1 세트의 평행 스트립형 전극(1b), 및 다음에 직교하는 전극 매트릭를 형성하기 위해 전극(1b)에 직교하는 방향으로 마찬가지의 평행 스트립형 전극(1a)을 포함하는 또 다른 전극 세트가 제공되고 그 위에 기능성 재료의 전체층(3a)이 덮이어 형성된다. 전극(1a)은 예컨대, 매트릭스-어드레스가능 메모리 소자의 워드 라인으로 간주되고, 전극(1b)은 비트 라인으로 간주될 수 있다. 워드라인(1a)과 비트라인(1b)의 교차점에서 메모리 셀은 메모리 재료(2)의 전체층에서 매트릭스로 형성된다. 따라서, 메모리 소자는 매트릭스의 전극 교차 갯수에 대응하는 다수의 메모리 회로(C)를 포함한다. 메모리 회로(C)는 도 7c의 단면에서 상세히 도시되며 여기서는 본 발명에 따른 유기 전자 회로의 이미 제시된 바람직한 실시예들 중 하나에 대응한다. 즉 기능성 재료(3)에는 메모리 재료(2)가 사이에 끼워지는 전극들(1a 및 1b) 각각과 인터페이싱하는 각각의 중간층(3a,3b)이 제공된다. 도 7a와 7b에 도시된 종류의 메모리 소자는 전극(1a) 위의 절연층 (또는 소위 분리층)이 제공될 수 있으며 다음에 제 2 유사 장치가 종래 공지된 것처럼 적층된 도는 체적의 메모리 소자를 형성하도록 상부 등에 적층될 수 있다. 도 7a의 메모리 소자에서 각각 워드라인과 비트라인을 형성하는 전극(1a, 1b)은 비록 주변 외부 회로가 도면에 도시되지 않았지만 매트릭스-어드레스가능 메모리 소자의 메모리 셀에 대한 기록/판독 동작을 수행하기 위하여 적절한 구동, 제어 및 감지 회로와 연결된다.
이러한 종류의 매트릭스-어드레스가능 메모리 소자의 기능성 재료를 제공하는 것은 제조시 주의를 요구한다. 예컨대, 비트라인 전극(1b)은 기판(S) 상에 위치하고 전극이 스트립형 비트라인 전극(1b)을 형성하기 위해 예컨대 표준 포토마이크로리소그래픽 공정으로 패터닝된 후 기판을 덮는 전체층으로서 초기에 증착된다. 선택적으로 전극(1b)에 대응하는 교차를 갖는 평행 리세스가 기판 내에 형성되고 필요한 경우 전극 상부면이 기판의 상부면으로 넘칠 때까지 평탄화되게 적절히 처리된 전극 재료로 채워진다. 후속하는 개별 단계에서 기능성 재료의 층(3b)은 메모리 소자의 전체층으로서 아래에 놓이고 다음에 메모리 재료의 전체층(2)은 기능성 재료의 또 다른 전체층(3a)이 메모리 재료(2)의 전체층을 덮도록 제공되기 전에 증착된다. 전체 중간층은 우수한 커버리지와 메모리 재료의 전체층의 보호를 제공하고 통상적으로 전극과 메모리 재료 사이 및 중간층과 메모리 재료 사이의 유해한 반응의 위험을 증가시키는 패터닝 단계를 필요로 하지 않기 때문에 바람직하다. 그러나, 전체층 형성은 중간층의 비전도성을 요구하며, 개별 메모리 셀들 간의 원치않는 상호접속이 존재한다. 이는 왜 유전체 중간층이 바람직한 것으로 고려되는지에 대한 이유이다. 마지막으로, 중간층(3a)의 상부에서, 워드라인 전극(1a)은 도 7a에 도시된 것처럼 제공되고 절연 및 분리 기능을 갖는 평탄화층에 의해 덮인다. 이렇게 형성된 구조물은 수동 매트릭스-어드레스가능 메모리 어레이에서 본 발명에 따른 다수의 메모리 회로(C)를 집적하는 메모리 소자이다.
이런 종류의 매트릭스-어드레스가능 메모리 소자는 기록 및 판독을 위한 외부 회로의 적절한 장치에 의해 대용량 병렬 스케일로 기록 또는 판독 동작을 수행할 수 있다.
이제 메모리 회로(C)를 위한 제조 공정에서 중간층 재료를 증착하기 위해 본 발명에 따른 방법이 개시된다.
기능성 중간층과 유기 일렉트릿 또는 강유전성 재료 사이의 원치않는 반응을 최소화하는 것이 바람직한 경우, 중요한 단계는 특히 중간층이 유기 일렉트릿 또는 강유전성 재료의 층 상부에 증착될 때 중간층의 증착이다. 증착은 중간층이 하부 전극층 상에 배치될 때, 즉 유기 일렉트릿 또는 강유전성 재료의 존재 이전에 문제점이 거의 없다. 비록 이론적으로 유기 일렉트릿 또는 강유전성 재료와 접촉하는 중간층이 본 발명에 다른 반응을 유발할 확률이 낮더라도, 이는 증착 동안 반드시 그러한 것은 아니다. 반응물로 구성된 추가의 비기능성 인터페이스 또는 "데드"-층의 형성은 제조시 피해져야 한다. 만약 그러한 경우가 아니라면, 이러한 인터페이스는 초기에 부정적인 방법, 즉 피로 효과 등이 현저해지기 전이라도 성능에 영향을 준다. 종종 증착에 포함된 높은 에너지가 존재하고 중간층 재료의 분자가 증착 공정에서 형성되는 반응성 방법이 존재한다. 일렉트릿 또는 강유전성 재료에 대해 불활성인 중간층 재료를 사용하는 것은 제조시 증착 공정 동안 조심하지 않는 경우 소용이없다. 따라서, 본 발명에 따른 회로의 제조와 함께 중간층 재료의 소스로부터 유기 전자 소자의 층으로서 타겟까지 해리되지 않고 중간층 재료를 형성하는 것이 바람직하다. 본 발명에 따른 기능성 중간층의 비반응성 특성은 기능성 중간층 재료의 소스로부터 기능성 중간층으로서 타겟까지 개별 중간층 분자를 해리하지 않고 기능성 중간층의 분자 종을 증착함으로써 보다 우수하게 충족된다.
높은 에너지와 관련한 문제를 낮은 레벨로 유지하기 위해, 통상적으로 증발 기술이 스퍼터링 기술에 대해 사용된다. 중간층 재료로서 WO3의 경우에, 높은 순도(99.99%)로 상업적으로 이용가능한 WO3의 증발물이 존재한다. WO3는 1470℃의 용 융점을 갖지만 상기 온도 아래에서 승화되며, 따라서 적절히 낮은 전력이 증발을 위해 필요하다.
대체로 세라믹의 경우에, 특히 WO3의 경우에, 예컨대 스퍼터링, 증발(열 및 e-빔), 용매로부터의 전기-증착, CVD/스프레이 열분해 및 딥핑(dip), 스핀 코팅 또는 스프레이에 의한 졸-젤 증착에 사용될 수 있는 다수의 다양한 증착 기술이 존재한다.
재료의 실시예들 및 예는 본 발명에 대해 완벽함을 제공하고 당업자가 적용할 수 있도록 제시되었다. 특정한 참조 사항은 청구항에 개시된 것을 벗어나 본 발명의 범위를 제한하기 위한 것이 아니다.
Claims (18)
- 제 1 전극(1a)과 제 2 전극(1b) 사이에 제공된 유기 일렉트릿 또는 강유전성 재료(2)를 포함하며 이로써 커패시터형 구조물을 갖는 셀이 상기 유기 일렉트릿 또는 강유전성 재료에서 형성되고 상기 전극들(1a,1b)을 통해 전기적으로 직접 또는 간접적으로 액세스될 수 있는 유기 전자 회로(C)로서,적어도 하나의 무기 기능성 중간층(3a;3b)은 상기 전극들 중 적어도 하나와 상기 유기 일렉트릿 또는 강유전성 재료(2) 사이에 제공되고, 적어도 하나의 기능성 중간층(3a;3b)이 상기 유기 일렉트릿 또는 강유전성 재료(2)에 비해 대체로 비전도성이고 실질적으로 불활성인 재료인, 유기 전자 회로.
- 제 1 항에 있어서, 상기 유기 전자 회로는 제 1 전극(1a)과 유기 일렉트릿 또는 강유전성 재료(2) 사이에 제공된 제 1 기능성 중간층(3a), 및 상기 제 2 전극(1b)과 상기 유기 일렉트릿 또는 강유전성 재료(2) 사이에 제공된 제 2 기능성 중간층(3b)을 포함하는 것을 특징으로 하는 유기 전자 회로.
- 제 1 항에 있어서, 또 다른 기능성 중간층 재료의 적어도 하나의 추가 기능성 중간층(4a;4b)이 상기 전극들(1a;1b) 중 적어도 하나와 상기 유기 일렉트릿 또는 강유전성 재료(2) 사이에 제공되는 것을 특징으로 하는 유기 전자 회로.
- 제 1 항에 있어서, 적어도 하나의 기능성 중간층(ea;3b)은 인접하는 일렉트릿 또는 강유전성 재료(2)의 하나 이상의 구성물들, 또는 상기 회로의 동작 과정 중에 생성된 하나 이상의 반응 종들과의 특정한 화학 반응 또는 결합에 참여하는 것을 특징으로 하는 유기 전자 회로.
- 제 1 항에 있어서, 적어도 하나의 기능성 중간층(3a;3b)은 상기 유기 일렉트릿 또는 강유전성 재료(2)의 전체층과 상기 제 1 또는 제 2 전극 수단(1a;1b) 사이에 제공된 전체층으로서 제공되는 것을 특징으로 하는 유기 전자 회로.
- 제 1 항에 있어서, 상기 기능성 중간층 재료는 세라믹 재료인 것을 특징으로 하는 유기 전자 회로.
- 제 6 항에 있어서, 상기 기능성 중간층 재료는 3중 세라믹 재료인 것을 특징으로 하는 유기 전자 회로.
- 제 6 항에 있어서, 상기 기능성 중간층 재료는 높은 산화수를 갖는 금속을 포함하는 2중 또는 3중 세라믹 재료인 것을 특징으로 하는 유기 전자 회로.
- 제 6 항에 있어서, 상기 기능성 중간층 재료는 금속 산화물인 것을 특징으로 하는 유기 전자 회로.
- 제 9 항에 있어서, 상기 기능성 중간층 재료는 텅스텐 산화물, 탄탈륨 산화물, 몰리브데늄 산화물, 바나듐 산화물, 니오븀 산화물 또는 티타늄 산화물 중 하나 이상으로서 선택되는 것을 특징으로 하는 유기 전자 회로.
- 제 1 항에 있어서, 상기 유기 일렉트릿 또는 강유전성 재료(2)는 단일 분자들, 올리코머들, 호모폴리머들, 코폴리머들, 또는 이들의 혼합 또는 화합물로 이루어진 것을 특징으로 하는 유기 전자 회로.
- 제 1 항에 있어서, 상기 유기 일렉트릿 또는 강유전성 재료(2)는 불소를 포함하는 것을 특징으로 하는 유기 전자 회로.
- 제 1 항에 있어서, 유기 일렉트릿 도는 강유전성 재료(2)는 폴리비닐리덴 플루오라이드(PVDF), 코폴리머를 갖는 폴리비닐리덴, 코폴리머들 또는 PVDF-트리플루오로에틸렌(P(VDF-TrFE))에 기반한 테르-폴리머들, 홀수의 나일론들, 코폴리머를 갖는 홀수의 나일론들, 및 코폴리머들을 갖는 시아노폴리머들 중 하나 이상으로서 선택되는 것을 특징으로 하는 유기 전자 회로.
- 제 1 항에 있어서, 상기 전극 재료는 알루미늄, 플래티늄, 금, 티타늄, 구리, 팔라듐 또는 이들의 전도성 합금 또는 합성물 중 하나로서 선택되는 것을 특징 으로 하는 유기 전자 회로.
- 제 1 항에 있어서, 다수의 유기 전자 회로들은 매트릭스-어드레스가능 어레이의 메모리 회로를 형성하며, 상기 메모리 회로(C)의 셀들은 상기 유기 일렉트릿 또는 강유전성 재료(2)의 전체 박막층의 구분되는 부분들을 형성하며, 상기 제 1 및 제 2 전극(1a;1b)는 각각 제 1 및 제 2 전극 수단의 부분들을 형성하며, 상기 각각의 전극 수단은 다수의 병렬 스트립형 전극들(1a;1b)을 포함하고 상기 제 2 전극 수단의 전극들(1b)은 상기 제 1 전극 수단의 전극들(1a)에 대해 소정의 각도로, 바람직하게는 직교하게 배향되며, 상기 유기 일렉트릿 또는 강유전성 전체 박막층(2)은 이들 사이에 끼워져 상기 메모리 회로들(C)의 메모리 셀들이 상기 제 1 전극 수단의 전극들(1a)과 상기 제 2 전극 수단의 전극들(1b)의 교차점에서 박막 전체층(2)을 형성하며, 이로써 상기 메모리 회로들(C)의 어레이는 상기 전극 수단 및 상기 메모리 재료의 전체층(2)에 의해 형성되며, 상기 메모리 셀들은 집적된 수동 매트릭스-어드레스가능 일렉트릿 또는 강유전성 메모리 소자를 구현하며 기록 및 판독 동작들을 위해 각각의 메모리 셀들의 어드레싱은 구동, 제어 및 검출을 위한 외부 회로와 적절히 접속된 상기 전극들(1a,1b)을 통해 이루어지는 것을 특징으로 하는 유기 전자 회로.
- 제 1 전극(1a)과 제 2 전극(1b) 사이에 제공된 유기 일렉트릿 또는 강유전성 재료, 상기 전극들(1a;1b) 중 하나와 상기 유기 일렉트릿 또는 강유전성 재료 사이 에 제공된 적어도 하나의 제 1 무기 중간층(3a;3b), 상기 전극과 잔자-활성 유기 재료 사이에 위치하는 기능성 중간층을 포함하는 유기 전자 회로를 제조하기 위한 방법으로서,상기 기능성 중간층(3a,3b)을 형성하는 개별 분자들을 해리시키지 않고 기능성 중간층 재료의 소스로부터 상기 기능성 중간층(3a,3b)를 위한 분자 종들을 증착시키는 단계를 포함하는, 유기 전자 회로 제조 방법.
- 제 16 항에 있어서, 스퍼터링, 전자 빔 증발, 열 증발, 용매로부터의 전기-증착, 딥핑에 의한 졸-젤 증착, 스핀 코팅에 의한 졸-젤 증착, 또는 스프레이에 의한 졸-젤 증착 중 하나에 의해 상기 기능성 중간층(3a,3b)을 증착하는 특징으로 하는 유기 전자 회로 제조 방법.
- 제 16 항에 있어서, 증발에 의한 상기 기능성 중간층으로서 텅스텐 산화물을 증착하고 상기 증발물로서 WO3를 이용하는 것을 특징으로 하는 유기 전자 회로 제조 방법.
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