KR20070006405A - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 소자의 특성을 향상시키어 수율을 증가시키도록 한 반도체 소자의 금속배선 형성방법에 관한 것으로서, 반도체 기판상에 제 1 금속배선을 형성하는 단계와, 상기 제 1 금속배선을 포함한 반도체 기판의 전면에 식각 방지막을 형성하는 단계와, 상기 식각 방지막상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 제 1 트렌치를 형성하는 단계와, 상기 반도체 기판상에 포토레지스트를 도포하고 패터닝하는 단계와, 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 제 1 트렌치가 형성된 층간 절연막 및 그에 인접한 층간 절연막을 선택적으로 제거하여 비아홀 및 제 2 트렌치를 형성하는 단계와, 상기 포토레지스트를 마스크로 하여 상기 비아홀 하부에 노출된 식각 방지막을 선택적으로 제거하는 단계와, 상기 제 2 트렌치 및 비아홀의 내부에 베리어 금속막을 개재하여 제 2 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
금석배선, CMP, 어텍, 세레이션
Description
도 1a 내지 도 1f는 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도 3a 및 도 3b는 종래와 본 발명에 의한 반도체 소자의 금속배선을 비교한 사진
도면의 주요 부분에 대한 설명
31 : 반도체 기판 32 : 제 1 구리배선
33 : 질화막 34 : 층간 절연막
35 : 제 1 포토레지스트 36 : 제 1 트렌치
37 : 제 2 포토레지스트 38 : 제 2 트렌치
39 : 비아홀 40 : 베리어 금속막
41 : 제 2 구리배선
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 소자의 특성을 향상시키어 수율을 증가시키도록 한 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 반도체 제조공정시 가장 많이 사용하는 금속재료는 알루미늄과 알루미늄 합금이다.
그 이유는 전기전도성이 좋고, 산화막과의 접착력이 뛰어날 뿐만 아니라 성형하기 쉽기 때문이다.
그러나 상기 알루미늄과 알루미늄 합금은 전기적 물질이동, 힐록(Hillock) 및 스파이크(Spike) 등의 문제점을 가지고 있다.
즉, 상기 배선금속용 알루미늄에 전류를 흐르게 하면, 실리콘과의 접촉지역이나 계단 지역 등의 고전류 밀도영역에서 알루미늄 원자의 확산이 일어나, 그 부위의 금속선이 얇아지고 결국은 단락 되는데 이런 현상을 전기적 물질이동이라 한다.
이러한, 전기적 물질이동은 서서히 소량으로 확산되어 일어나므로 작동 후, 상당한 시간이 경과한 후에 유발된다.
상기와 같은 문제점을 해결하기 위해서는 알루미늄에 소량의 구리(Cu)를 첨가한 알루미늄-구리 합금을 사용하든가 스텝커버레이지(Step coverage)를 향상시키고, 접촉지역을 충분히 넓게 설계함으로써 해결할 수 있다.
또 다른 문제는 합금화 공정시 유발되는데 즉, 열처리시 알루미늄박막으로 실리콘의 물질이동이 일어나며, 국부지역의 과잉반응으로 소자가 파괴되는데 이런 현상을 스파이크라 한다.
상기의 스파이크 문제는 용해도 이상으로 실리콘을 첨가한 알루미늄-실리콘 합금을 사용하던가, 알루미늄과 실리콘 사이에 얇은 금속층(TiW, PtSi 등)을 삽입시켜 확산장벽을 만듦으로써 해결할 수 있다.
따라서, 금속배선의 대체 재료에 대한 개발 필요성이 대두되고 있는 실정이다. 대체 재료로 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있다.
상기와 같은 물질들 중 비저항이 작고, 일렉트로 마이그레이션(electro migration ; EM)과 스트레스 마이그레이션(stress migration; SM) 등의 신뢰성이 우수하며, 생산 원가가 저렴한 구리 및 구리 합금이 널리 적용되고 있는 추세이다.
한편, 상기 구리 및 구리 합금은 듀얼 다마신(dual damascene) 구조를 갖는 비아홀(또는 콘택홀)과 트렌치(trench)에 구리를 증착하여 플러그와 금속배선을 동시에 형성한 후에 불필요한 웨이퍼 표면의 구리를 화학적 기계적 연마 공정으로 제거시킨다.
그러나, 구리는 화학적 기계적 연마 공정에 사용되는 슬러리(slurry)에서 쉽게 산화되어 용해되기 때문에 평탄화시키기 어려운 금속으로 알려져 있다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 제 1 구리 박막을 형성하고, 포토 및 식각 공정을 통해 상기 제 1 구리 박막을 선택적으로 제거하여 제 1 구리배선(12)을 형성한다.
이어, 상기 제 1 구리배선(12)을 포함한 반도체 기판(11)의 전면에 실리콘 질화막(13)을 형성하고, 상기 실리콘 질화막(13)상에 층간 절연막(14)을 형성한다.
여기서, 상기 질화막(13)은 식각 방지막으로 사용되고, 상기 층간 절연막(14)은 산화막으로 이루어져 있다.
이어, 상기 층간 절연막(14)상에 제 1 포토레지스트(15)를 도포한 후, 노광 및 현상 공정으로 상기 제 1 포토레지스트(15)를 패터닝하여 콘택 영역을 정의한다.
그리고 상기 패터닝된 제 1 포토레지스트(15)를 마스크로 이용하여 상기 질화막(13)을 식각 앤드 포인트(etch end point)로 하여 상기 층간 절연막(14)을 선택적으로 제거하여 비아홀(16)을 형성한다.
도 1b에 도시한 바와 같이, 상기 제 1 포토레지스트(15)를 제거하고, 상기 비아홀(16)을 포함한 반도체 기판(11)의 전면에 제 2 포토레지스트(17)를 도포한 후 노광 및 현상 공정으로 상기 제 2 포토레지스트(17)가 상기 비아홀(16)의 내부에만 남도록 패터닝한다.
도 1c에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 제 3 포토레지스트(18)를 도포한 후, 노광 및 현상 공정으로 상기 제 3 포토레지스트(18)를 패터닝 하여 트렌치 영역을 정의한다.
이어, 상기 패터닝된 제 3 포토레지스트(18)를 마스크로 이용하여 상기 층간 절연막(14)을 표면으로부터 소정두께만큼 선택적으로 제거하여 트렌치(19)를 형성한다.
도 1d에 도시한 바와 같이, 상기 제 2, 제 3 포토레지스트(17,18)를 제거하고, 상기 층간 절연막(14)을 마스크로 이용하여 상기 비아홀(16)의 하부에 잔류하는 질화막(13)을 에치 오프(etch off)시킨다.
도 1e에 도시한 바와 같이, 상기 트렌치(19) 및 비아홀(16)을 포함한 반도체 기판(11)의 전면에 티타늄(Ti) 또는 질화 티타늄(TiN) 등의 전도성 물질로 베리어 금속막(barrier metal)막(20)을 형성한다.
이어, 상기 베리어 금속막(20)상에 구리 씨드(Cu seed)층을 형성한 후 전기도금법으로 제 2 구리 박막(21a)을 형성한다.
도 1f에 도시한 바와 같이, 상기 구리 박막(21a)의 전면에 상기 층간 절연막(14)의 상부 표면을 폴리싱 스톱으로 하여 CMP 공정을 실시하여 상기 제 2 구리 박막(21a) 및 베리어 금속막(20)을 선택적으로 연마하여 상기 트렌치(19) 및 비아홀(16)의 내부에 제 2 구리배선(21)을 형성한다.
그러나 상기와 같은 종래 기술에 의한 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, 구리 박막의 CMP 공정시 하부 막질의 특성에 기인하여 패턴(pattern) 불 량이 발생할 수 있으며, 카파 옥사이드 등의 불순물이 형성되어 디바이스의 수율을 감소시킨다.
또한, 식각 정지막으로 사용되는 질화막을 에치 오프할 때 층간 절연막의 상부 프로파일(top profile)이 심하게 어텍(attack)을 받아 세레이션 타입(serration type)(도 1d의 A)의 패턴이 형성되며, 이러한 패턴은 그 자체로 숏트 페일(short fail)을 유발시킬 수 있을 뿐 아니라, 후속 CMP 공정에서 발생되는 구리 파티클(Cu particle)을 홀더링(holding)하는 등의 영향을 주어 소자의 수율을 감소시키는 원인으로 발생한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 소자의 특성을 향상시키어 수율을 증가시키도록 한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법은 반도체 기판상에 제 1 금속배선을 형성하는 단계와, 상기 제 1 금속배선을 포함한 반도체 기판의 전면에 식각 방지막을 형성하는 단계와, 상기 식각 방지막상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 제 1 트렌치를 형성하는 단계와, 상기 반도체 기판상에 포토레지스트를 도포하고 패터닝하는 단계와, 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 제 1 트렌치가 형성된 층간 절연막 및 그에 인접한 층간 절연막을 선택적으로 제거하여 비아홀 및 제 2 트렌치를 형성하는 단계와, 상기 포토레지스트를 마스크로 하여 상기 비아홀 하부에 노출된 식각 방지막을 선택적으로 제거하는 단계와, 상기 제 2 트렌치 및 비아홀의 내부에 베리어 금속막을 개재하여 제 2 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(31)(또는 유전체막)상에 제 1 구리 박막을 형성하고, 포토 및 식각 공정을 통해 상기 제 1 구리 박막을 선택적으로 제거하여 제 1 구리배선(32)을 형성한다.
이어, 상기 제 1 구리배선(32)을 포함한 반도체 기판(31)의 전면에 질화막(33)을 형성하고, 상기 실리콘 질화막(33)상에 층간 절연막(34)을 형성한다.
여기서, 상기 실리콘 질화막(33)은 식각 방지막으로 사용되고, 상기 층간 절연막(34)은 산화막, FSG 또는 low K 물질로 이루어져 있다.
이어, 상기 층간 절연막(34)상에 제 1 포토레지스트(35)를 도포한 후, 노광 및 현상 공정으로 상기 제 1 포토레지스트(35)를 패터닝하여 콘택 영역을 정의한다.
그리고 상기 패터닝된 제 1 포토레지스트(35)를 마스크로 이용하여 상기 층간 절연막(34)을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 제 1 트렌치(36)를 형성한다.
여기서, 상기 제 1 트렌치(36)의 하부에 잔류하는 층간 절연막(34)의 두께는 트렌치 공정의 식각 깊이와 비아홀 식각 공정의 반도체 기판내에 균일도를 고려하여 조절이 가능하다.
도 2b에 도시한 바와 같이, 상기 제 1 포토레지스트(35)를 제거하고, 상기 제 1 트렌치(36)를 포함한 반도체 기판(31)의 전면에 제 2 포토레지스트(37)를 도포한 후, 노광 및 현상 공정으로 상기 제 2 포토레지스트(37)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(37)를 마스크로 이용하여 상기 질화막(33)을 식각 앤드 포인트로 상기 층간 절연막(34)을 선택적으로 제거하여 제 2 트렌치(38) 및 비아홀(39)을 형성한다.
여기서, 상기 제 2 트렌치(38)는 상기 비아홀(39)과 대응되며, 상기 비아홀(39)보다 넓은 폭을 갖게 형성되어 있고, 상기 비아홀(39)은 상기 제 1 트렌치(36)와 대응되게 형성되어 있다.
한편, 상기 층간 절연막(34)을 선택적으로 제거하여 형성되는 제 2 트렌치(38) 및 비아홀(39)은 상기 제 2 트렌치(38)가 형성될 부분의 층간 절연막(34)이 선택적으로 식각할 때 동시에 상기 제 1 트렌치(36) 하부의 층간 절연막(34)이 식각되면서 형성된다.
도 2c에 도시한 바와 같이, 상기 제 2 포토레지스트(37)를 마스크로 이용하여 상기 식각 방지막으로 사용된 질화막(33)을 선택적으로 제거한다.
도 2e에 도시한 바와 같이, 상기 제 2 트렌치(38) 및 비아홀(39)을 포함한 반도체 기판(31)의 전면에 전도성 물질로 베리어 금속막(barrier metal)막(40)을 형성한다.
여기서, 상기 베리어 금속막(40)은 물리기상증착법이나 화학기상증착법으로 TiN, Ta, TaN, WNX, TiAl(N) 등을 10 내지 1000Å의 두께로 증착하여 형성하며, 상기 베리어 금속막(40)은 후에 형성되는 구리 박막으로부터의 구리 원자가 층간 절연막(34)으로 확산하는 것을 방지하는 역할을 한다.
이어, 상기 베리어 금속막(40)상에 구리 씨드(Cu seed)층을 형성한 후 전기도금법으로 제 2 구리 박막(41a)을 형성한다.
상기 전기도금법은 안정하고 깨끗한 구리 시드층(seed layer)의 증착이 필수적인 공정으로 되어 있다.
또한, 다른 방법은 물리기상증착(PVD)법을 이용한 챔버 및 화학기상증착(CVD)법을 이용한 챔버로 구성된 장비에서 확산 방지막 및 구리 시드층을 증착한 후에 구리 전기도금 장비에서 구리 전기도금을 진행할 수도 있다.
상기 구리 박막은 구리 시드층을 형성한 후에 진공파괴 없이 구리 시드층 상에 금속-유기 화학기상증착(MOCVD)법이나 전기도금법으로 구리를 증착하여 형성한다.
여기서, 상기 금속-유기 화학기상증착법으로 구리 박막을 증착할 경우, 증착 온도는 50 내지 300℃로 하며, 전구체(precursor)를 5 내지 100sccm(standard cubic centimeter per minute) 사용한다. 여기서, 전구체는 (hfac)CuTMVS 및 첨가제가 포함된 그 혼합체, (hfac)CuVTMOS 및 첨가제가 포함된 그 혼합체, 또는 (hfac)CuPENTENE 및 첨가제가 포함된 그 혼합체를 사용한다.
또한, 상기 전기도금법으로 구리 박막을 증착할 경우, 구리 시드층을 형성한 후에 진공파괴 없이 -20 내지 150℃의 저온에서 구리를 증착한다.
도 2e에 도시한 바와 같이, 상기 제 2 구리 박막(41a)의 전면에 상기 층간 절연막(34)의 상부 표면을 폴리싱 스톱으로 하여 CMP 공정을 실시하여 상기 제 2 구리 박막(41a) 및 베리어 금속막(40)을 선택적으로 연마하여 상기 트렌치(38) 및 비아홀(39)의 내부에 제 2 구리배선(41)을 형성한다.
도 3a 및 도 3b는 종래와 본 발명에 의한 반도체 소자의 금속배선을 비교한 사진이다.
도 3a에서와 같이, 종래의 금속배선의 층간 절연막에 발생한 어텍에 의해 세레이션 타입(A)의 불량이 발생하여 이웃하는 제 2 금속배선(21)간에 숏트될 문제를 가지고 있지만, 본 발명은 층간 절연막에 발생하는 어텍 문제를 해결함으로써 이웃하는 금속배선(41)간에 숏트를 방지하여 수율을 향상시킬 수가 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 효과가 있다.
즉, 비아홀의 내부에 질화막을 식각할 때 트렌치 및 비아홀을 형성하기 위해 사용된 포토레지스트를 마스크로 이용함으로써 층간 절연막의 막질에 대한 어텍을 방지할 수 있으며, 이로 인하여 금속 배선 상부의 세레이션 타입의 프로파일 형성을 방지하여 소자의 수율을 향상시킬 수 있다.
또한, 비아홀 내부에 포토레지스트를 매립하지 않기 때문에 전체적인 제조 공정을 단순화시킬 수 있다.
Claims (4)
- 반도체 기판상에 제 1 금속배선을 형성하는 단계;상기 제 1 금속배선을 포함한 반도체 기판의 전면에 식각 방지막을 형성하는 단계;상기 식각 방지막상에 층간 절연막을 형성하는 단계;상기 층간 절연막을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 제 1 트렌치를 형성하는 단계;상기 반도체 기판상에 포토레지스트를 도포하고 패터닝하는 단계;상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 제 1 트렌치가 형성된 층간 절연막 및 그에 인접한 층간 절연막을 선택적으로 제거하여 비아홀 및 제 2 트렌치를 형성하는 단계;상기 포토레지스트를 마스크로 하여 상기 비아홀 하부에 노출된 식각 방지막을 선택적으로 제거하는 단계;상기 제 2 트렌치 및 비아홀의 내부에 베리어 금속막을 개재하여 제 2 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 식각 방지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 제 1 트렌치의 하부에 잔류하는 층간 절연막의 두께는 제 2 트렌치 및 비아홀의 형성 공정시 반도체 기판내에 균일도를 고려하여 조절이 가능하도록 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 층간 절연막은 산화막, FSG 또는 low K 물질로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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- 2005-07-08 KR KR1020050061710A patent/KR100672726B1/ko not_active IP Right Cessation
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