KR20070003066A - 반도체 소자의 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 보다 낮은 저항의 게이트 전극을 포함하는 반도체 소자의 게이트 형성 방법에 관한 것이다.
본 발명의 게이트 형성 방법은, 반도체 기판 위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 게이트 도전막을 형성하는 단계; SiH4/WF6의 유량비가 2.5 내지 4.5가 되도록 WF6/SiH4/H2의 혼합 소스 가스를 공급하는 화학적 기상 증착법으로 상기 게이트 도전막 위에 텅스텐-리치 텅스텐 실리사이드막을 증착하는 단계; 상기 텅스텐-리치 텅스텐 실리사이드막 위에 하드마스크를 형성하는 단계; 및 상기 하드마스크, 텅스텐-리치 텅스텐 실리사이드막, 게이트 도전막 및 게이트 절연막을 패터닝하는 단계를 포함한다.
게이트, 텅스텐 실리사이드, 유량비, 저항
Description
도 1은 게이트 선폭에 따른 텅스텐 실리사이드막과 텅스턴막의 저항 변화를 나타내는 그래프이고,
도 2은 W-Si-H-F 계에서 SiH4/WF6의 비율에 따른 열역학적 평형을 나타내는 그래프이고,
도 3는 (a) SiH4/WF6의 비율이 2인 경우와, (b) SiH4/WF6의 비율이 3인 경우에 각각 증착되는 막의 TEM 사진이고,
도 4a 내지 도 4d는 본 발명의 일 실시예에 따라 게이트를 형성하는 공정 순서도이다.
* 도면의 부호에 대한 간략한 설명 *
100 : 반도체 기판 102 : 소자 분리막
104 : 게이트 절연막 106 : 게이트 도전막
108 : 텅스텐 실리사이드막 110 : 하드마스크
본 발명은 보다 낮은 저항의 게이트 전극을 포함하는 반도체 소자의 게이트 형성 방법에 관한 것이다.
반도체 소자의 제조 공정 중에, 반도체 기판 위에 소정 구조의 게이트를 포함하는 트랜지스터를 형성하게 되는데, 특히, 이러한 게이트는 게이트 절연막, 폴리실리콘 등으로 이루어진 게이트 도전막, 텅스텐 실리사이드막 등으로 이루어진 게이트 전극 및 하드마스크가 적층된 구조를 가진다.
그런데, 최근 들어 반도체 소자가 급격히 고집적화, 초미세화되면서, 상기 게이트의 선폭 역시 100nm 이하로 급격히 줄어들게 되었는데, 이 때문에, 도 1에 도시된 바와 같이, 게이트 전극을 이루는 텅스텐 실리사이드막의 저항이 급격히 증가하게 되었으며, 이에 수반하여 게이트 및 이를 포함하는 반도체 소자의 저항 역시 급격히 증가하게 되었다.
이러한 저항 증가의 문제점으로 인해, 상기 텅스텐 실리사이드막에 비해 낮은 저항을 가지는 텅스텐막(도 1 참조)으로 게이트 전극을 형성하고자 하는 시도가 이루어진 바 있으나, 상기 텅스텐막을 이용하여 게이트 전극을 형성하는 경우 반도체 소자의 신뢰성이 급격히 열화되는 현상이 관찰되었으며, 이러한 열화의 원인은 아직까지 정확히 규명되지 못하고 있기 때문에, 아직까지 텅스텐막으로 게이트 전극을 형성하지는 못하고 있는 실정이다.
따라서, 종래에는 텅스텐의 함량이 증가된 텅스텐-리치 텅스텐 실리사이드막 을 게이트 전극으로 형성함으로서, 상기 텅스텐 실리사이드막의 저항을 낮추는 방법이 시도된 바 있다. 보다 구체적으로, 상기 텅스텐 실리사이드막은 텅스텐 플로라이드(WF6) 가스 및 실란(SiH4) 가스를 소스 가스로 공급하면서, 화학적 기상 증착법으로 증착되는데, 종래에는 상기 텅스텐 플로라이드 가스의 공급 유량을 증가시키면서 상기 증착 공정을 진행함으로서, 텅스텐의 함량이 증가된 텅스텐-리치 실리사이드막을 형성하는 방법을 적용하였다.
그러나, 이러한 종래 기술에 의한 방법에 따르면, 텅스텐 실리사이드막 내의 텅스텐의 함량이 증가하면서, 플로라이드(F)의 함량 또한 함께 증가하기 때문에, 반도체 소자의 게이트에서 이러한 텅스텐 실리사이드막 하부에 존재하는 게이트 절연막의 내압 특성이 저하되고 CET 증가를 초래하는 문제점이 있었다.
또한, 고온의 열처리 공정을 진행하여, 상기 텅스텐 실리사이드막의 그레인 사이즈를 증가시킴으로서, 텅스텐 실리사이드막의 저항을 감소시키는 방법 또한 시도된 바 있으나, 이러한 종래 기술의 방법에 따르더라도, 텅스텐 실리사이드막과 하부의 게이트 도전막, 예를 들어, 게이트 폴리실리콘막 사이의 반응이 촉진되어 게이트의 신뢰성이 저하되는 문제점이 있으며, 또한, 텅스텐 실리사이드막의 저항을 감소시키는데 한계가 있었다.
이러한 종래 기술의 문제점으로 인해, 여타 다른 문제점을 초래하지 않고도, 게이트 전극, 즉, 텅스텐 실리사이드막의 저항을 감소시킬 수 있는 게이트 형성 방법이 계속적으로 요구되고 있다.
이에 본 발명은 여타의 문제를 초래하지 않고 게이트 전극을 이루는 텅스텐 실리사이드막의 저항을 감소시킬 수 있도록 하는 반도체 소자의 게이트 형성 방법을 제공하기 위한 것이다.
이러한 목적을 달성하기 위하여, 본 발명은 반도체 기판 위에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 게이트 도전막을 형성하는 단계; SiH4/WF6의 유량비가 2.5 내지 4.5가 되도록 WF6/SiH4/H2의 혼합 소스 가스를 공급하는 화학적 기상 증착법으로, 상기 게이트 도전막 위에 텅스텐-리치 텅스텐 실리사이드막을 증착하는 단계; 상기 텅스텐-리치 텅스텐 실리사이드막 위에 하드마스크를 형성하는 단계; 및 상기 하드마스크, 텅스텐-리치 텅스텐 실리사이드막, 게이트 도전막 및 게이트 절연막을 패터닝하는 단계를 포함하는 반도체 소자의 게이트 형성 방법을 제공한다.
상기 본 발명의 게이트 형성 방법에서, 상기 텅스텐-리치 텅스텐 실리사이드막은 WSix(0.6 ≤ x ≤2.0)의 화학식으로 표시되는 물질로 이루어짐이 바람직하다.
그리고, 상기 텅스텐-리치 텅스텐 실리사이드막은 500-2000Å의 두께로 증착할 수 있으며, 그 증착 공정 조건에 있어서, 300-700℃의 온도 및 0.1-100 torr의 압력에서 증착할 수 있다.
이하, 첨부한 도면을 참고로 본 발명의 일 실시예에 따른 반도체 게이트 형성 방법을 상세히 설명하기로 한다. 다만, 이는 하나의 예시로 제시된 것으로 이에 의해 본 발명의 권리 범위가 정해지는 것은 아니다.
도 2는 W-Si-H-F 계에서 SiH4/WF6의 비율에 따른 열역학적 평형을 나타내는 그래프이고, 도 3은 (a) SiH4/WF6의 비율이 2인 경우와, (b) SiH4/WF6의 비율이 3인 경우에 각각 증착되는 막의 TEM 사진이고, 도 4a 내지 도 4d는 본 발명의 일 실시예에 따라 게이트를 형성하는 공정 순서도이다.
본 실시예에 따라 반도체 소자의 게이트를 형성함에 있어서는, 우선, 도 4a에 도시된 바와 같이, 반도체 기판(100) 상에 트렌치 소자 분리막(102)을 형성하여 활성 영역을 정의하고, 상기 활성 영역이 정의된 반도체 기판(100) 위에 게이트 절연막(104)을 형성한다. 이러한 게이트 절연막(104)은 산화막으로 형성할 수 있다. 그리고, 상기 게이트 절연막(104) 위에 폴리실리콘막 등의 도전 물질로 이루어진 게이트 도전막(106)을 형성한다.
한편, 이상의 공정은 반도체 소자의 게이트를 형성하는 통상적인 공정 구성에 따르므로, 이에 대한 더 이상의 구체적인 설명은 생략하기로 한다.
상기 게이트 도전막(106)을 형성한 후에는, 도 4b에 도시된 바와 같이, WF6/SiH4/H2의 혼합 소스 가스를 공급하는 화학적 기상 증착법으로, 상기 게이트 도전막(106) 위에 게이트 전극, 즉, 텅스텐 실리사이드막(108)을 증착, 형성한다. 이와 같은 방법으로 형성된 텅스텐 실리사이드막(108)은 텅스텐이 함량이 증가된 텅스텐-리치 텅스텐 실리사이드막이다.
즉, 종래 기술에서는 텅스텐 플로라이드(WF6) 가스와 실란(SiH4) 가스만을 소스 가스로 공급하면서, 화학적 기상 증착법으로 상기 텅스텐 실리사이드막(108)을 증착, 형성하였으며, 이러한 텅스텐 실리사이드막(108)을 텅스텐-리치 텅스텐 실리사이드막으로 형성하여 저항을 감소시키기 위해 텅스텐 플로라이드 가스의 공급 유량을 증가시키는 방법만을 적용하였음에 비해, 본 실시예에서는 상기 텅스텐 플로라이드 가스 및 실란 가스와 함께, 상기 텅스텐 플로라이드 가스를 환원시킬 수 있는 수소 가스를 소스 가스로 공급하면서, 상기 화학적 기상 증착법을 통한 텅스텐 실리사이드막(108)의 증착, 형성한다.
이러한 본 실시예의 구성에 따르면, 텅스텐 플로라이드 가스의 공급 유량을 증가시키지 않더라도, 상기 수소 가스가 소스 가스에 포함됨으로서, 상기 텅스텐 플로라이드 가스를 환원시켜 텅스텐 실리사이드막(108)을 형성하는데 필요한 실란 가스의 공급 유량이 상기 수소 가스의 공급 유량만큼 작아질 수 있기 때문에, SiH4/WF6의 공급 유량비가 실질적으로 작아진다. 이에 따라, 최종 형성된 텅스텐 실리사이드막(108) 중의 Si/W의 비율이 작아져서 실질적으로 텅스텐의 함량이 증가된 텅스텐-리치 텅스텐 실리사이드막이 형성된다.
그러므로, 본 실시예에 따르면, 텅스텐 플로라이드 가스의 공급 유량을 증가시키지 않고도, 텅스텐 실리사이드막(108) 중의 텅스텐의 함량을 실질적으로 증가시켜 게이트 전극, 즉, 텅스텐 실리사이드막(108)의 저항을 감소시킬 수 있기 때문에, 게이트 절연막(104)의 내압 특성 저하 및 CET 증가의 문제점을 초래하지 않고도, 상기 게이트 전극, 즉, 텅스텐 실리사이드막(108)의 저항을 감소시킬 수 있게 된다.
한편, 상기 텅스텐 실리사이드막(108)을 증착, 형성함에 있어서는, 상기 SiH4/WF6의 유량비가 2.5 내지 4.5가 되도록 상기 WF6/SiH4/H2의 혼합 소스 가스를 공급함이 바람직하다. 이러한 유량비로 상기 혼합 소스 가스를 공급함으로서, 소자의 신뢰성을 열화시키는 텅스텐막이 포함되지 않으면서도, 텅스텐의 함량이 증가된 텅스텐-리치 텅스텐 실리사이드막을 형성하여 게이트 전극, 즉, 텅스텐 실리사이드막(108)의 저항을 감소시킬 수 있게 된다.
이러한 본 실시예의 작용을 첨부한 도 2 및 도 3을 참고로 보다 구체적으로 설명하면 다음과 같다.
도 2은 W-Si-H-F 계에서 SiH4/WF6의 비율에 따른 열역학적 평형을 나타내는 그래프이고, 도 3는 (a) SiH4/WF6의 비율이 2인 경우와, (b) SiH4/WF6의 비율이 3인 경우에 각각 증착되는 막의 TEM 사진이다.
상기 도 2을 참고하면, WF6/SiH4/H2의 혼합 소스 가스에서 SiH4/WF6의 비율, 즉, 유량비가 달라짐에 따라, 열역학적으로 안정한 상이 달라지게 되며, 이에 따 라, 화학적 기상 증착법에 의해 증착, 형성되는 막의 종류가 달라진다.
예를 들어, 혼합 소스 가스 중의 SiH4/WF6의 유량비가 약 1.8 이하인 경우, 텅스텐 단일상이 열역학적으로 가장 안정한 상으로 되기 때문에, 상기 혼합 소스 가스를 공급하는 화학적 기상 증착법에 의해, 텅스텐막이 증착, 형성된다. 또한, 상기 SiH4/WF6의 유량비가 약 1.8 내지 2.5인 경우, 텅스텐(W) + 텅스텐 실리사이드(W5Si3)의 이중상이 열역학적으로 가장 안정한 상으로 되므로, 일반적인 텅스텐 실리사이드막(WSi2)에 비해 텅스텐 함량비가 큰 텅스텐 실리사이드막(W5Si3)과 함께, 텅스텐막이 증착, 형성된다. 도 3의 (a)는 상기 SiH4/WF6의 유량비가 2인 경우에 α-텅스텐막이 형성된 모습을 나타내는 TEM 사진이다.
그런데, 이와 같이 SiH4/WF6의 유량비가 약 1.8 이하 또는 약 1.8 내지 2.5 이하로 되어, 텅스텐막 또는 텅스텐막 + 텅스텐 실리사이드막(W5Si3)이 게이트 전극으로 증착, 형성될 경우에는, 이미 종래 기술에서 충분히 밝힌 바와 같이, 상기 텅스텐막에 의해 반도체 소자의 신뢰성이 열화될 수 있기 때문에 바람직하지 아니하다.
또한, 상기 SiH4/WF6의 유량비가 4.5보다 커지는 경우에는, 일반적인 텅스텐 실리사이드(WSi2)의 단일상 또는 텅스텐 실리사이드(WSi2) + 실리콘(Si)의 이중상이 열역학적으로 가장 안정한 상으로 되므로, 텅스텐 실리사이드막(108)의 텅스텐 함 량을 증가시켜 저항을 감소시키는 작용, 효과를 거의 나타낼 수 없다.
이에 비해, SiH4/WF6의 유량비가 2.5 내지 4.5인 영역에서는, 일반적인 텅스텐 실리사이드(WSi2)에 비해 텅스텐 함량비가 큰 텅스텐 실리사이드(W5Si3)의 단일상 또는 텅스텐 실리사이드(W5Si3) + 텅스텐 실리사이드(WSi2)의 이중상이 열역학적으로 가장 안정한 상으로 됨에 따라, 텅스텐의 함량이 증가된 텅스텐-리치 텅스텐 실리사이드막(108)이 선택적으로 형성될 수 있으며, 이 때문에, 텅스텐막에 의한 반도체 소자의 신뢰성 열화가 발생하지 않고, 게이트 전극의 저항을 크게 감소시킬 수 있다. 도 3의 (b)는 상기 SiH4/WF6의 유량비가 3인 경우에 텅스텐 실리사이드막(W5Si3)이 형성된 모습을 나타내는 TEM 사진이다.
결국, 상기 텅스텐 실리사이드막(108)의 증착, 형성 공정에서, 상기 SiH4/WF6의 유량비가 2.5 내지 4.5로 특정됨으로서, 반도체 소자의 신뢰성이 열화되는 등의 여타 문제를 발생시키지 않고, 텅스텐의 함량이 증가된 텅스텐-리치 텅스텐 실리사이드막을 형성하여, 상기 게이트 전극, 즉, 텅스텐 실리사이드막(108)의 저항을 감소시킬 수 있다.
한편, 상술한 구성을 통해 텅스텐 실리사이드막(108)을 형성하면, WSix(0.6 ≤ x ≤2.0)의 화학식으로 표시되는 텅스텐-리치 텅스텐 실리사이드막이 형성될 수 있다.
그리고, 상기 텅스텐 실리사이드막(108)을 형성하는 공정에서는, 500-2000Å 의 두께로 이러한 텅스텐 실리사이드막(108)을 증착, 형성함이 바람직하고, 또한, 상기 텅스텐 실리사이드막(108)은 300-700℃의 온도 및 0.1-100 torr의 압력 조건 하에서 화학적 기상 증착법으로 증착, 형성함이 바람직하다.
상기 텅스텐 실리사이드막(108)을 형성한 후에는, 도 4c에 도시된 바와 같이, 상기 텅스텐 실리사이드막(108) 위에 하드마스크(110)를 형성한다. 이러한 하드마스크(110)는 반도체 소자의 게이트의 통상적인 구성에 따라, 질화막 등으로 형성할 수 있다. 또한, 이러한 하드마스크(110)는 플라즈마 화학 기상 증착법(PECVD) 또는 저압 화학 기상 증착법(LPCVD) 등을 이용하여 증착, 형성할 수 있으며, 추후의 공정 마진을 고려하여, 500-3000Å의 두께로 형성함이 바람직하다.
그리고 나서, 도 4d에 도시된 바와 같이, 상기 하드마스크(110), 텅스텐 실리사이드막(108), 게이트 도전막(106) 및 게이트 절연막(104)을 순차적으로 패터닝함으로서, 최종적으로 반도체 소자의 게이트가 형성된다.
상기 하드마스크(110)의 형성 공정 및 패터닝 공정 역시, 반도체 소자의 게이트를 형성하기 위한 통상의 공정 구성에 따라 진행할 수 있으므로, 이에 대한 구체적인 설명은 생략하기로 한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
예를 들어, 상술한 실시예에서는 본 발명의 게이트 형성 방법을 일반적인 평판형 게이트를 형성하는데 적용하였으나, 후술하는 청구항에 의해 한정되는 본 발명의 권리 범위 내에서 본 발명의 게이트 형성 방법을 리세스 게이트 또는 계단형 프로파일을 포함하는 스텝 게이트를 형성하는데 적용할 수도 있다.
즉, 본 발명의 게이트 형성 방법을 리세스 게이트의 형성에 적용하는 경우, 반도체 기판 위에 게이트 절연막을 형성하기 전에, 반도체 기판의 활성 영역에 소정 깊이의 트렌치를 형성하게 되며, 추후 상기 게이트 절연막, 게이트 도전막, 텅스텐 실리사이드막 및 하드마스크를 상기 트렌치가 형성된 반도체 기판 위에 이미 상술한 방법으로 순차 형성한다. 이후, 상기 게이트 절연막, 게이트 도전막, 텅스텐 실리사이드막 및 하드마스크를 패터닝하는 과정에서, 상기 트렌치와 중첩되는 리세스 게이트를 형성한다. 이에 따라, 여타의 문제를 발생시키지 않고 텅스텐 실리사이드막의 저항을 감소시키는 본 발명의 작용, 효과를 그대로 거두는 동시에, 게이트의 유효 채널 길이를 증가시키는 리세스 게이트의 효과를 함께 거둘 수 있다.
상술한 바와 같이 본 발명에 따르면, 반도체 소자의 신뢰성을 열화시키거나, 게이트 절연막의 내압 특성을 저하시키는 여타의 문제점을 발생시키지 않고도, 텅스텐 실리사이드막의 텅스텐 함량을 증가시켜 저항을 크게 감소시킬 수 있다.
이에 따라, 반도체 소자의 동작 속도 향상 및 전기적 특성 향상에 크게 기여 할 수 있는 동시에, DRAM 및 플래쉬 메모리 등에서, 게이트의 선폭이 계속적으로 감소하게 되더라도, 텅스텐 실리사이드막을 계속하여 게이트 전극으로 사용할 수 있게 되므로, 신규 장비 투자비의 감소 및 반도체 제조 공정의 수율 증가에도 크게 기여할 수 있다.
Claims (4)
- 반도체 기판 위에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 위에 게이트 도전막을 형성하는 단계;SiH4/WF6의 유량비가 2.5 내지 4.5가 되도록 WF6/SiH4/H2의 혼합 소스 가스를 공급하는 화학적 기상 증착법으로, 상기 게이트 도전막 위에 텅스텐-리치 텅스텐 실리사이드막을 증착하는 단계;상기 텅스텐-리치 텅스텐 실리사이드막 위에 하드마스크를 형성하는 단계; 및상기 하드마스크, 텅스텐 실리사이드막, 게이트 도전막 및 게이트 절연막을 패터닝하는 단계를 포함하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 텅스텐-리치 텅스텐 실리사이드막은 WSix(0.6 ≤ x ≤2.0)의 화학식으로 표시되는 반도체 소자의 게이트 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 텅스텐-리치 텅스텐 실리사이드막은 500-2000Å의 두께로 증착하는 반도체 소자의 게이트 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 텅스텐-리치 텅스텐 실리사이드막은 300-700℃의 온도 및 0.1-100 torr의 압력에서 증착하는 반도체 소자의 게이트 형성 방법.
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- 2005-06-30 KR KR1020050058796A patent/KR20070003066A/ko not_active Application Discontinuation
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