KR20060133691A - 저전압 차동 신호용 송신기와 그를 이용한 반이중 송수신기 - Google Patents

저전압 차동 신호용 송신기와 그를 이용한 반이중 송수신기 Download PDF

Info

Publication number
KR20060133691A
KR20060133691A KR1020050053461A KR20050053461A KR20060133691A KR 20060133691 A KR20060133691 A KR 20060133691A KR 1020050053461 A KR1020050053461 A KR 1020050053461A KR 20050053461 A KR20050053461 A KR 20050053461A KR 20060133691 A KR20060133691 A KR 20060133691A
Authority
KR
South Korea
Prior art keywords
differential
data signal
driver
transmission line
inverting
Prior art date
Application number
KR1020050053461A
Other languages
English (en)
Other versions
KR100691378B1 (ko
Inventor
김진현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050053461A priority Critical patent/KR100691378B1/ko
Priority to US11/455,776 priority patent/US7504863B2/en
Priority to CNB2006100945957A priority patent/CN100530990C/zh
Publication of KR20060133691A publication Critical patent/KR20060133691A/ko
Application granted granted Critical
Publication of KR100691378B1 publication Critical patent/KR100691378B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/02—Transmitters
    • H04B1/04—Circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/14—Two-way operation using the same type of signal, i.e. duplex
    • H04L5/16—Half-duplex systems; Simplex/duplex switching; Transmission of break signals non-automatically inverting the direction of transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H04L25/0284—Arrangements to ensure DC-balance

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Power Engineering (AREA)
  • Dc Digital Transmission (AREA)

Abstract

본 발명은 인쇄 회로 기판 상의 회로 모듈 칩들 사이에서 데이터 신호가 고속으로 전송되게 할 수 있는 저전압 차동 신호용의 반이중 송신기를 개시한다.
저전압 차동 신호용의 송신기는 출력 구동기가 입력단자들로부터의 상기 차동 데이터 신호 및 귀환 루우프로부터 귀환된 차동 데이터 신호에 응답하게 하여 입력단자들 상의 차동 데이터 신호가 차동 전송 라인을 통해 전송되게 한다. 이렇게 저전압 차동 신호용의 송신기는 귀환되는 차동 데이터 신호를 이용하여 이중 차동 데이터 신호에 응답하는 형태로 구동됨으로써 차동 데이터 신호원 및 그와 출력 구동기 사이의 중간 회로부가 고속으로 구동되게 한다. 이에 따라, 저전압 차동 신호용의 송신기는 데이터 신호를 고속으로 전송할 수 있다. 아울러, 귀환되어진 차동 데이터 신호가 이용됨에 따라, 차동 데이터 신호원으로부터는 한 쌍의 차동 데이터 신호만이 요구되어 차동 데이터 신호원 및 그와 출력 구동기 사이의 중간회로부의 구성이 간소화될 수 있게 한다.
반이중 송수신기, 저전압 차동 신호, 귀환 루우프

Description

저전압 차동 신호용 송신기와 그를 이용한 반이중 송수신기{TRANSMITTER FOR LOW VOLTAGE DIFFERENTIAL SIGNALS AND HALF-DUPLEX TRANSCEIVER USING THE SAME}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해를 돕기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1 은 종래의 전류 모드의 송신기를 포함하는 반이중 통신 시스템을 도시하는 회로도이다.
도 2 는 종래의 저전압차동신호용의 송신기를 포함하는 반이중 통신 시스템을 도시하는 회로도이다.
도 3 은 종래의 이중 저전압 차동 신호용의 송신기를 포함하는 반이중 통신 시스템을 도시하는 회로도이다.
도 4 는 본 발명의 실시 예에 따른 저전압 차동 신호용의 송신기를 적용되어진 반이중 통신 시스템을 도시하는 회로도이다.
도 5a 내지 도5c 는 도4에 도시된 시스템의 각 부분에서의 신호의 파형을 도시하는 파형도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10, 30, 50, 80 : 제1 출력 구동기 12, 32, 52, 82 : 제2 출력 구동기
20, 60 : 제1 수신 구동기 22, 62 : 제2 수신 구동기
40, 70 : 제1 프리 구동기 42, 72 : 제2 프리 구동기
CRS11 내지 CRS82 : 전류 싱크 MP31 내지 MP82 : PMOS 트랜지스터
MN11 내지 MN82 : NMOS 트랜지스터 RL11 내지 RL22 : 종단 저항
R21 내지 R72 : 저항.
본 발명은 반이중 통신 시스템(Half-duplex Communication System)에 관한 것으로, 특히 저전압 차동 신호(Low Voltage Differential Signals)를 고속으로 전송하기에 적합한 송신기에 관한 것이다.
통상의 반이중 통신 시스템은 인쇄 회로 기판(Printed Circuit Board) 상에 탑재되어진 회로 모듈 칩(Circuit Module Chip) 간의 데이터 통신이 가능하게 한다. 반이중 통신 시스템은 회로 모듈 칩들 각각에 실장되어진 반이중 송수신기(Half-Duplex Transceiver)로 구성되게 된다. 이렇게 반이중 통신 시스템에 포함되어진 반이중 송수신기는 상대측으로의 신호 전송 동작과 상대측으로부터의 신호 수신 동작을 교번적으로 수행한다. 이에 따라, 반이중 송수신기에는 서로 교번되게 작동될 수 있는 송신기와 수신기가 포함되게 된다. 이렇게 별도의 송신기 및 수신기로 구성되는 반이중 송수신기는 데이터 신호를 고속 통신을 가능하게 하도록 요구받고 있다. 이 고속 통신의 요구에 부흥하기 위하여, 반이중 송수신기는 고속의 데이터 신호에 응답할 수 있는 수신기와 고속으로 데이터 신호를 전송할 수 있는 송신기를 필요로 한다. 고속의 데이터 신호에 응답할 수 있는 수신기는 쉽게 구현될 수 있으나, 데이터의 고속 전송을 위한 송신기는 전송될 데이터 신호의 전력 상의 이유로 구현되기 어려운 실정이다.
실제로, 데이터의 고속 통신을 위하여 반이중 통신 시스템에 사용되고 있는 종래의 반이중 송신기로는 전류 모드의 송신기, 저전압 차동 신호용의 송신기 및 이중 저전압 차동 신호용의 송신기가 있다. 이들 송신기들이 데이터 신호의 고속 통신에 부적합하게 되는 이유를 도1 내지 도3을 참조하여 살펴보기로 한다. 도1 내지 도3은 전류 모드의 송신기, 저전압 차동 신호용의 송신기 및 이중 저전압 차동 신호용의 송신기를 각각 포함하는 반이중 통신 시스템을 나타낸다. 도1 내지 도3에 있어서, 동일한 구성요소들은 동일한 참조번호로 표시된다. 나아가, 본 발명의 요지와 관련되는 본 발명의 과제가 드러나게 하는데 장애가 될 수 있다고 판단되는 불필요한 공지의 기능 및 구성에 대한 상세한 기술은 생략되게 될 것이다.
도1은 종래의 전류 모드의 송신기가 적용되어진 반이중 통신 시스템을 도시한다. 도1의 전류 모드의 반이중 통신 시스템에 포함되어진 출력 구동기들(10,12) 각각은, 비반전 및 반전 전송 라인(TLP, TLN)을 각각 통해 다른 회로 모듈 칩에 포함되어진 수신 구동기(20,22) 쪽으로 전송되어질 비반전 및 반전 입력 라인(FDP및 FDN, 또는 SDP 및 SDN) 상의 비반전 및 반전 데이터 신호들을 차동-증폭한다.
이를 위하여, 출력 구동기(10, 12) 각각은 비반전 및 반전 입력 라인(FDP 및 FDN, 또는 SDP 및 SDN) 상의 비반전 및 반전 데이터 신호에 각각 응답하는 제1 및 제2 NMOS 트랜지스터(MN11, MN12)에 의하여 비반전 전송 라인(TLP)으로부터 싱크 노드(SN11)을 경유하여 전류 싱크(CRS11) 쪽으로 흐르는 전류량과 그리고 반전 전송 라인(TLN)로부터 싱크 노드(SN11)를 경유하여 전류 싱크(CRS11) 쪽으로 흐르는 전류량이 제어되게 한다. 이로 인하여, 비반전 및 반전 전송 라인(TLP, TLN) 각각을 통해 전송되는 비반전 및 반전 데이터 신호는 고전위(VDD)와 저전위(VSS) 사이의 중간 레벨을 기준으로 비대칭하게 변하는 파형을 각각 가지게 된다. 아울러, 도1의 반이중 통신 시스템은 비반전 및 반전 전송 라인(TLP, TLN) 각각의 양단에 50Ω의 종단 저항(RL11 내지 RL14)이 각각 접속되게 하여 신호의 반사를 방지한다. 이렇게 비반전 및 반전 전송 라인(TLP, TLN) 각각에는 50Ω의 종단저항(RL11 내지 RL14)가 병렬 접속되기 때문에, 비반전 및 반전 전송 라인(TLP, TLN) 각각을 통해 전송되는 비반전 및 반전 데이터 신호가 200㎷의 진폭을 가지게 하려면, 최소 8㎃ 정도의 전류가 비반전 및 반전 전송 라인(TLP, TLN) 각각에 흘러야만 한다. 결과적으로, 전류 모드의 반이중 통신 시스템에서는 전류의 소모가 가중되게 된다.
도1의 전류 모드의 반이중 통신 시스템에서의 문제점들을 해소하기 위한 방안으로서, 도2에 도시된 바와 같이 저전압 차동 신호용 송신기를 포함하는 반이중 통신 시스템이 제안되었다. 도2의 저전압 차동 신호용의 반이중 통신 시스템에 포함된 출력 구동기(30, 32) 각각은, 제1 전류 싱크(CRS31)가 접속되어진 제1 싱크 노드(SN31)로부터 비반전 및 반전 전송 라인(TLP, TLN)에 이르는 각각의 전류 통로 상의 전류량을 조절하는 제1 및 제2 PMOS 트랜지스터(MP31, MP32)와, 그리고 비반 전 및 반전 전송 라인(TLP, TLN) 각각으로부터 제2 전류 싱크(CRS32)가 접속되어진 제2 싱크 노드(SN32)에 이르는 각각의 전류 통로 상의 전류량을 조절하는 제1 및 제2 NMOS 트랜지스터(MN31, MN32)에 의하여, 비반전 및 반전 입력 라인(FDP 및 FDN, 또는 SDP 및 SDN) 상의 비반전 및 반전 데이터 신호가 차동-증폭되게 한다. 이에 따라, 저전압 차동 신호용 반이중 통신 시스템에서는 고전위 및 저전위 사이의 중간 레벨에서 대칭적으로 변하는 비반전 및 반전 데이터 신호들이 비반전 및 반전 전송 라인(TLP, TLN)을 통해 전송되게 한다. 이와 더불어, 저전압 차동 신호용 반이중 통신 시스템에서는 각 출력 구동기(30, 32)를 상대측의 수신 구동기(20, 22)와 연결시키는 비반전 및 반전 전송 라인(TLP, TLN) 사이에 하나의 교류용 종단 저항(RL21, RL22)만이 접속된다. 이에 따라, 저전압 차동 신호용 반이중 통신 시스템은 도1의 전류 모드의 반이중 통신 시스템에 비하여 25% 정도의 전류만이 소모되게 한다. 그러나, 이 저전압 차동 신호용 반이중 통신 시스템에서는, 출력 구동기(30, 32)에 포함되어진 PMOS 및 NMOS 트랜지스터들(MP31, MP32, MN31, MN32)이 동시에 절환되어야 하기 때문에 출력 구동기(30, 32)에 차동 데이터 신호를 공급하는 프리 구동기가 고속으로 동작하기 곤란하게 한다. 이로 인하여, 이 저전압 차동 신호용 반이중 통신 시스템은 데이터 신호를 고속 전송을 요구하는 회로 모듈 칩들 간의 통신에 적용되기 곤란하였다.
이러한 저전압 차동 신호용 반이중 통신 시스템에서의 데이터 신호의 고속 전송에 관한 문제를 해소하기 위하여, 도3에 도시된 바와 같은 이중 LVDS용 반이중 통신기 시스템이 제안되었다. 도3의 이중 저전압 차동 신호용 반이중 통신 시스템 에 있어서, 출력 구동기(50, 52) 각각은 도2에 도시된 출력 구동기(30,32)와는 달리 PMOS 트랜지스터들(MP31, MP32)과 NMOS 트랜지스터들(MN31,MN32)이 이중 차동 데이터 신호, 즉 비반전 및 반전 P채널 데이터 신호들과 비반전 및 반전 N채널 데이터 신호들에 각각 응답하게 한다. 이중 차동 데이터 신호, 즉 비반전 및 반전 P채널 데이터 신호들과 비반전 및 반전 N채널 데이터 신호들을 프리-증폭하기 위하여, 프리 구동기(40, 42)는 세개의 PMOS 트랜지스터(MP31 내지 MP33)를 포함하는 P채널 증폭부와 그리고 세개의 NMOS 트랜지스터(MN31 내지 MN33)를 포함하는 N채널 증폭부로 구성된다. 이러한 구성의 프리 구동기(40, 42)에 의하여, 이중 저전압 차동 신호용 반이중 통신 시스템에서는 데이터 신호의 고속 전송이 가능하게 된다.
그러나, 이중 저전압 차동 신호용의 반이중 통신 시스템에서는, 프리 구동기(40, 42)가 P채널 차동 데이터 신호와 N채널 차동 데이터 신호를 동기화되지 않은 별개의 회로들에 의해 각각 구동하기 때문에, 이중 차동 데이터 신호 간에 스큐(Skew, 즉 위상차)가 발생될 수 있다. 이로 인하여, 이중 LVDS용의 반이중 통신 시스템은 인쇄 회로 기판 상의 회로 모듈 칩들 간의 데이터 신호의 고속 통신을 곤란하게 할 수도 있다. 이에 더하여, 프리 구동기(40, 42)의 회로 구성도 2배로 복잡하게 된다. 나아가, 프리 구동기(40, 42)에 이중 차동 데이터 신호를 공급하여야 하는 도시하지 않은 이중 차동 데이터 신호원(반도체 메모리 칩의 경우, 일명 "데이터 멀티플렉서"라 불리는 병렬-직렬 데이터 변환기)도 역시 2배로 복잡하게 된다.
따라서, 본 발명의 목적은 인쇄 회로 기판 상의 회로 모듈 칩들 사이에서 데이터 신호가 고속으로 전송되게 할 수 있는 저전압 차동 신호용의 반이중 송신기를 제공함에 있다.
본 발명의 다른 목적은 인쇄 회로 기판 상의 회로 모듈 칩들 사이에서 데이터 신호가 고속으로 전송되게 하면서도 회로 구성을 단순화 할 수 있는 저전압 차동 신호용의 반이중 송신기를 제공함에 있다.
본 발명의 또 다른 목적은 인쇄 회로 기판 상의 회로 모듈 칩들 사이에서 데이터 신호가 고속으로 전송되게 할 수 있는 저전압 차동 신호용의 반이중 송수신기를 제공함에 있다.
본 발명의 또 다른 목적은 인쇄 회로 기판 상의 회로 모듈 칩들 사이에서 데이터 신호가 고속으로 전송되게 하면서도 회로 구성을 단순화 할 수 있는 저전압 차동 신호용의 반이중 송수신기를 제공함에 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 저전압 차동 신호용의 송신기는: 차동 데이터 신호를 입력하기 위한 입력단자들; 차동 전송 라인에 접속되어진 수신 구동기를 포함하여 차동 전송 라인 상의 차동 데이터 신호를 귀환시키는 귀환 루우프; 및 입력단자들로부터의 상기 차동 데이터 신호 및 상기 귀환 루우프로부터의 귀환된 차동 데이터 신호에 응답하여 상기 입력단자들 상의 상기 차동신호가 상기 차동 전송 라인을 통해 전송되게 하는 출력 구동기를 구비한다. 출력 구동기는 입력단자들로부터의 차동 데이터 신호에 각각 응답하여 차 동 전송 라인에서의 전류을 제어하는 한 쌍의 제1 채널의 트랜지스터; 및 귀환 루우프로부터 귀환되는 차동 데이터 신호에 각각 응답하여 차동 전송 라인에서의 전류를 제어하는 한 쌍의 제2 채널의 트랜지스터를 포함한다. 수신 구동기가 고전위 레벨 영역에서 구동되는 전류 모드의 차동 증폭기를 포함하는 경우에 한 쌍의 제2 채널의 트랜지스터로는 PMOS 트랜지스터가 사용되게 된다. 이와는 달리, 수신 구동기가 저전위 레벨 영역에서 구동되는 전류 모드의 차동 증폭기를 포함하는 경우에는 한 쌍의 제2 채널의 트랜지스터로는 NMOS 트랜지스터가 사용되게 된다.
본 발명의 일면에 따른 저전압 차동 신호용의 송신기는 입력단자들 및 상기 출력 구동기의 사이에 접속되어 입력단자들로부터 출력 구동기에 공급될 상기 차동 데이터 신호의 기준 전압 레벨을 이동시키는 프리 구동기를 추가로 구비한다. 이 경우, 출력 구동기는 프리 구동기로부터의 차동 데이터 신호에 각각 응답하여 상기 차동 전송 라인에서의 전류을 제어하는 한 쌍의 제1 채널의 트랜지스터, 및 귀환 루우프로부터 귀환되는 차동 데이터 신호에 각각 응답하여 차동 전송 라인에서의 전류를 제어하는 한 쌍의 제2 채널의 트랜지스터를 포함하게 된다. 프리 구동기가 저전위 레벨 영역에서 구동되는 전류 모드의 차동 증폭기를 포함하는 경우 한 쌍의 제1 채널의 트랜지스터로는 NMOS 트랜지스터가 되게 된다. 이와는 달리, 프리 구동기가 고전위 레벨 영역에서 구동되는 전류 모드의 차동 증폭기를 포함하면, 한 쌍의 제1 채널의 트랜지스터로는 PMOS 트랜지스터가 된다. 귀환 루우프는 입력단자들 상의 차동 데이터 신호와 같은 위상을 가지게끔 차동 전송 라인 상의 차동 데이터 신호를 출력 구동기 쪽으로 귀환시킨다.
본 발명의 다른 일면에 따른 저전압 차동 신호용 송신기는: 차동 데이터 신호를 입력하기 위한 입력단자들; 차동 전송 라인 상의 차동 데이터 신호를 입력단자들 상의 차동 데이터 신호와 같은 위상을 가지게끔 귀환시키는 귀환 루우프; 입력단자들로부터의 차동 데이터 신호 및 귀환 루우프로부터의 귀환된 차동 데이터 신호에 응답하여 상기 입력단자들 상의 상기 차동신호가 상기 차동 전송 라인을 통해 전송되게 하는 출력 구동기를 구비하는 형태로도 구현된다.
본 발명의 또 다른 일면에 따른 저전압용 차동 신호용 송수신기는: 차동 데이터 신호를 입력하기 위한 입력단자들; 차동 전송 라인을 통해 수신되는 차동 데이터 신호를 수신하여 출력단자들을 통해 송출하는 수신 구동기; 입력단자들로부터의 차동 데이터 신호 및 수신 구동기의 출력단자들 상의 차동 데이터 신호에 응답하여 입력단자들 상의 차동신호가 차동 전송 라인을 통해 전송되게 하는 출력 구동기를 구비한다. 출력 구동기에는 입력단자들로부터의 차동 데이터 신호에 각각 응답하여 차동 전송 라인에서의 전류을 제어하는 한 쌍의 제1 채널의 트랜지스터 및 수신 구동기의 출력단자들로부터 귀환되는 차동 데이터 신호에 각각 응답하여 차동 전송 라인에서의 전류를 제어하는 한 쌍의 제2 채널의 트랜지스터가 이용되게 된다. 수신 구동기가 고전위 레벨 영역에서 구동되는 전류 모드의 차동 증폭기를 포함하는 경우, 한 쌍의 제2 채널의 트랜지스터로는 PMOS 트랜지스터가 사용된다. 또한, 수신 구동기가 차동 전송 라인 상의 차동 데이터 신호에 각각 응답하여 상기 차동 전송 라인에서의 전류을 제어하기 위하여 고전위 영역에서 구동되는 한 쌍의 트랜지스터와 상기 차동 전송 라인 상의 차동 데이터 신호에 각각 응답하여 상 기 차동 전송 라인에서의 전류을 제어하기 위하여 저전위 영역에서 구동되는 한 쌍의 트랜지스터를 포함하는 경우에도 출력 구동기에 포함된 한 쌍의 제2 채널의 트랜지스터로는 PMOS 트랜지스터가 사용되게 된다. 이와는 달리, 수신 구동기가 저전위 레벨 영역에서 구동되는 전류 모드의 차동 증폭기를 포함하면, 한 쌍의 제2 채널의 트랜지스터로는 NMOS 트랜지스터가 사용된다.
아울러, 본 발명의 또 다른 일면에 따른 저전압 차동 신호용의 반이중 송수신기는 입력단자들 및 출력 구동기의 사이에 접속되어 입력단자들로부터 출력 구동기에 공급될 차동 데이터 신호의 기준 전압 레벨을 이동시키는 프리 구동기를 추가로 구비한다. 프리 구동기가 저전위 레벨 영역에서 구동되는 전류 모드의 차동 증폭기를 포함하는 경우, 한 쌍의 제1 채널의 트랜지스터로는 NMOS 트랜지스터가 사용되게 된다. 반대로, 프리 구동기가 고전위 레벨 영역에서 구동되는 전류 모드의 차동 증폭기를 포함하면, 한 쌍의 제1 채널의 트랜지스터로는 PMOS 트랜지스터가 사용된다. 귀환 루우프는 입력단자들 상의 차동 데이터 신호와 같은 위상을 가지게끔 차동 전송 라인 상의 차동 데이터 신호를 출력 구동기 쪽으로 귀환시킨다.
나아가, 본 발명의 또 다른 일면의 저전압 차동 신호용의 반이중 송수신기는: 차동 전송 라인을 통해 수신되는 차동 데이터 신호를 수신하여 출력단자들을 통해 송출하는 수신 구동기; 차동 데이터 신호를 입력하기 위한 입력단자들; 입력단자들 상의 차동 데이터 신호와 동일한 위상을 가지게끔 차동 전송 라인 상의 차동 데이터 신호를 귀환시키는 귀환 루우프; 및 입력단자들로부터의 차동 데이터 신호 및 귀환 루우프로부터의 차동 데이터 신호에 응답하여 입력단자들 상의 차동신 호가 상기 차동 전송 라인을 통해 전송되게 하는 출력 구동기를 구비하는 형태로도 구현된다.
상기한 본 발명의 목적들 외에 본 발명의 다른 목적들, 특징들 및 이점들은 첨부한 도면을 참조한 실시 예의 상세한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예가 첨부한 도면을 참조하여 상세하게 설명되어질 것이다.
도4은 본 발명의 실시 예에 따른 저전압 차동 신호용의 송신기가 적용되어진 반이중 통신 시스템을 도시하는 회로도이다. 도5a 내지 도5c는 도4에 도시된 시스템의 각 부분에서 나타나는 신호의 파형을 나타내는 파형도이다.
도4에 도시된 바와 같이, 본 발명의 실시 예에 따른 저전압 차동 신호용 송신기를 포함하는 반이중 통신 시스템은 제1 비반전 및 반전 입력 라인(FDP, FDN)과 비반전 및 반전 전송 라인(TLP, TLN) 사이에 직렬 접속되어진 제1 프리 구동기(70) 및 제1 출력 구동기(80)와 그리고 비반전 및 반전 전송 라인(TLP, TLN) 및 제1 비반전 및 반전 출력 라인(FQP, FQN)과 사이에 접속되어진 제1 수신 구동기(60)를 구비한다. 이들 제1 프리 구동기(60), 제1 출력 구동기(80) 및 제1 수신 구동기(60)는 인쇄 회로 기판(도시하지 않음) 상의 어느 한 회로 모듈 칩에 실장되게 되는 하나의 저전압 차동 신호용의 반이중 송수신기를 구성하게 된다. 이렇게 구성되어진 저전압 차동 신호용의 반이중 송수신기는, 송신 및 수신 동작이 교번되는 형태로, 비반전 및 반전 전송 라인(TLP, TLN)에 접속되는 다른 회로 모듈 칩에 실장되어진 다른 저전압 차동 신호용의 반이중 송수신기와 데이터 신호의 고속 통신을 수행하게 된다. 또한, 도4의 반이중 통신 시스템에는 제2 비반전 및 반전 입력 라인(SDP, SDN)과 비반전 및 반전 전송 라인(TLP, TLN) 사이에 직렬 접속되어진 제2 프리 구동기(72) 및 제2 출력 구동기(82)와 그리고 비반전 및 반전 전송 라인(TLP, TLN) 및 제2 비반전 및 반전 출력 라인(SQP, SQN)과 사이에 접속되어진 제2 수신 구동기(62)를 구비한다. 이들 제2 프리 구동기(72), 제1 출력 구동기(82) 및 제1 수신 구동기(62)도 역시 인쇄 회로 기판(도시하지 않음) 상의 다른 회로 모듈 칩에 실장되게 되는 다른 저전압 차동 신호용의 반이중 송수신기를 구성하게 된다. 이렇게 구성되어진 다른 저전압 차동 신호용의 반이중 송수신기도 제1 프리 구동기(70), 제1 출력 구동기(80) 및 제1 수신 구동기(60)의 구성을 가지는 반이중 송수신기와 마찬가지로 구동되게 된다. 나아가, 다른 저전압 차동 신호용의 반이중 송수신기를 구성하는 제2 프리 구동기(72), 제2 출력 구동기(82) 및 제2 수신 구동기(62)는 각각 대응되는 제1 프리 구동기(70), 제1 출력 구동기(80) 및 제1 수신 구동기(60)와 동일한 구성 및 동일한 기능을 가짐은 물론 작동에서도 동일하다. 따라서, 본 발명의 실시 예에 따른 저전압 차동 신호용의 송신기가 적용되어진 도4의 반이중 통신 시스템은 제1 프리 구동기(70), 제1 출력 구동기(80) 및 제1 수신 구동기(60)에 대해서만 상세하게 설명될 것이다. 제1 프리 구동기(70), 제1 출력 구동기(80) 및 제1 수신 구동기(60)에 대한 상세한 설명만을 통하더라도, 통상의 기술을 가지는 자라면 누구나 본 발명의 실시 예에 따른 저전압 차동 신호용의 송신기 및 그를 이용한 반이중 송수신기를 비롯하여 반이중 통신 시스템까지도 명백하 게 알 수 있을 것이다.
도4에 도시되어진 바와 같이, 제1 프리 구동기(70)는 비반전 및 반전 입력 라인(FDP, FDN) 상의 차동 데이터 신호들 간의 차신호를 증폭하여 비반전 및 반전 출력 노드(NQP, NQN)를 통해 제1 출력 구동기(80)에 공급하게 된다. 이를 위하여, 제1 프리 구동기(70)에 포함되어진 제1 NMOS 트랜지스터(MN71)는 비반전 입력 라인(DQP) 상의 비반전 데이터 신호의 전위에 따라 비반전 출력 노드(NQP)로부터 제1 싱크 노드(SN71) 쪽으로 흐르는 전류량을 제어한다. 이를 상세히 하면, 비반전 입력 라인(DQP) 상의 비반전 데이터 신호가 고전위를 가지는 경우, 제1 NMOS 트랜지스터(MN71)은 비반전 출력 노드(NQP)로부터 제1 싱크 노드(SN71) 쪽으로 흐르는 전류량이 많게 하여 비반전 출력 노드(NQP) 상에 저전위의 데이터 신호가 나타나게 한다. 반대로, 비반전 입력 라인(DQP) 상의 비반전 데이터 신호가 저전위인 경우에는, 비반전 출력 노드(NQP)로부터 제1 NMOS 트랜지스터(MN71)를 경유하여 제1 싱크 노드(SN71) 쪽으로 흐르는 전류량이 적게 되어, 비반전 출력 노드(NQP) 상에 나타나는 비반전 데이터 신호가 고전위를 가지게 한다. 한편, 반전 입력 라인(DQN) 상의 반전 데이터 신호에 응답하는 제2 NMOS 트랜지스터(MN72)도 제1 NMOS 트랜지스터(MN71)와 마찬가지로 반전 출력 노드(NQN)로부터 제1 싱크 노드(SN71) 쪽으로 흐르는 전류량을 제어하여, 반전 출력 노드(NQN) 상에 저전위 또는 고전위의 반전 데이터 신호가 나타나게 한다. 이 제2 NMOS 트랜지스터(MN72)에 의하여, 반전 출력 노드(NQN) 상의 반전 데이터 신호는 반전 입력 라인(DQN) 상의 반전 데이터 신호가 고전위를 가지면 저전위를 띠게 되고, 반면 반전 입력 라인(DQN) 상의 반전된 데이터 신호가 저전위인 경우에는 고전위를 가지게 된다.
이러한 제1 및 제2 NMOS 트랜지스터(MN71, MN72)에 의하여, 제1 비반전 및 반전 출력 노드(NQP, NQN) 상에는 제1 비반전 및 반전 입력 라인(FDP, FDN) 상의 차동 데이터 신호의 기준 전압 레벨과는 다른 기준 전압 레벨에서 스윙하는 차동 신호가 나타나게 된다. 이는 도5의 파형도를 통하여 명백하게 드러난다. 제1 비반전 및 반전 입력 라인(FDP, FDN) 상의 비반전 및 반전 데이터 신호는 도5a에 도시된 바와 같이 1.5V를 기준으로 하여 대략 0.6V 정도의 진폭으로 변하는 파형을 가진다. 자세하게는, 제1 비반전 및 반전 입력 라인(FDP, FDN) 상의 비반전 및 반전 데이터 신호는 1.2V 및 1.75V의 전압 레벨들 사이에서 스윙한다. 이러한 제1 비반전 및 반전 입력 라인(FDP, FDN) 상의 차동 신호는 제1 프리 구동기(70)에 의해 차동 증폭되어 도5b에 도시된 바와 같은 차동 신호가 제1 비반전 및 반전 출력 노드(NQP, NQN) 상에 나타나게 한다. 제1 비반전 및 반전 출력 노드(NQP, NQN) 상의 비반전 및 반전 데이터 신호는 0.85V를 기준으로 하여 대략 0.15V 정도의 진폭으로 변하는 파형을 가진다. 자세하게는, 제1 비반전 및 반전 출력 라인(NQP, NQN) 상의 비반전 및 반전 데이터 신호는 대략 1.2V 및 1.75V의 전압 레벨들 사이에서 스윙한다. 결과적으로, 제1 프리 구동기(70)는 비반전 및 반전 입력 라인(FDP, FDN) 상의 차동 신호의 기준 전압 레벨을 이동시킴과 아울러 1차적인 전류 증폭을 수행하는 것이 된다.
또한, 프리 구동기(70)는 비반전 출력 노드(NQP) 및 고전위 전원(VDD) 사이에 접속된 제1 저항(R71), 반전 출력 노드(NQN) 및 고전위 전원(VDD) 사이에 접속 되어진 제2 저항(R72), 그리고 제1 싱크 노드(SN71) 및 저전위 전원(VSS) 사이에 접속되어진 제3 NMOS 트랜지스터(MN73)를 추가로 구비한다. 제1 및 제2 저항(R71, R72)는 각각 제1 및 제2 NMOS 트랜지스터(MN71, MN72)의 부하 저항으로서 사용된다. 제3 NMOS 트랜지스터(MN73)는 제1 싱크 노드(SN71) 상에 흐르는 전류량을 일정하게 유지하는 전류 싱크의 기능을 한다. 이를 위하여, 제3 NMOS 트랜지스터(MN73)는 제작자 또는 사용자에 의하여 설정되어진 바이어스 전압 신호(FBS)의 전위 레벨에 따라 제1 전류 싱크(SN71)로부터 저전위 전원(VSS) 쪽으로 흐르는 전류량을 결정한다. 바이어스 전압 신호(FBS)가 높은 전위 레벨을 가지면, 제1 싱크 노드(SN71)로부터 저전위 전원(VSS) 쪽으로 흐르는 전류량이 많아지게 된다. 그러면, 제1 및 제2 NMOS 트랜지스터(MN71, MN72)에 의하여 차동-증폭되어진 비반전 및 반전 출력 노드(DQP, DQN) 상의 비반전 및 반전 데이터 신호들간의 차전압이 커지게 된다. 이와는 달리, 바이어스 전압 신호(FBS)가 낮은 전위 레벨이면, 제1 싱크 노드(SN71)로부터 저전위 전원(VSS) 쪽으로 흐르는 전류량이 적어지게 된다. 이 경우, 제1 및 제2 NMOS 트랜지스터(MN71, MN72)에 의하여 차동-증폭되어진 비반전 및 반전 출력 노드(DQP, DQN) 상의 비반전 및 반전 데이터 신호들간의 차전압이 작아지게 된다. 결과적으로, 제3 NMOS 트랜지스터(MN73)에 공급되는 바이어스 전압 신호(FBS)의 전위 레벨은 제1 프리 구동기(70)의 차동-증폭율을 조절하게 된다.
제1 출력 구동기(80)는 비반전 전송 라인(TLP) 및 제2 싱크 노드(SN81) 사이에 접속되어진 제4 NMOS 트랜지스터(MN81)와, 반전 전송 라인(TLN) 및 제2 싱크노드(SN81) 사이에 접속되어진 제5 NMOS 트랜지스터(MN82)와, 그리고 제2 싱크 노드 (SN81) 및 저전위 전원(VSS) 사이에 접속되어진 제1 전류 싱크(CRS81)를 구비한다. 제4 및 제5 NMOS 트랜지스터(MN81, MN82)는 제1 프리 구동기(70)의 비반전 및 반전 출력 노드(NQP, NQN) 상의 차동 데이터 신호들 간의 차성분을 증폭하여 차동-증폭되어진 비반전 및 반전 데이터 신호가 비반전 및 반전 전송 라인(TLP, TLN) 통해 송출되게 한다. 이를 상세히 하면, 제4 NMOS 트랜지스터(MN81)는 비반전 출력 노드(NQP) 상의 비반전 데이터 신호의 전위에 따라 비반전 전송 라인(TLP)로부터 제2 싱크 노드(SN81) 쪽으로 흐르는 전류량을 제어한다. 비반전 출력 노드(NQP) 상의 비반전 데이터 신호가 고전위를 가지는 경우, 제4 NMOS 트랜지스터(MN81)는 비반전 전송 라인(TLP)으로부터 제2 싱크 노드(SN81) 쪽으로 흐르는 전류량이 많게 하여 비반전 전송 라인(TLP) 상에 저전위의 데이터 신호가 나타나게 한다. 반대로, 비반전 출력 노드(NQP) 상의 비반전 데이터 신호가 저전위인 경우에는, 비반전 전송 라인(TLP)으로부터 제4 NMOS 트랜지스터(MN81)를 경유하여 제2 싱크 노드(SN81) 쪽으로 흐르는 전류량이 적게 되어, 비반전 전송 라인(TLP) 상에 나타나는 비반전 데이터 신호가 고전위를 가지게 한다. 한편, 반전 출력 노드(NQN) 상의 반전 데이터 신호에 응답하는 제5 NMOS 트랜지스터(MN82)도 제4 NMOS 트랜지스터(MN81)와 마찬가지로 반전 전송 라인(TLN)으로부터 제2 싱크 노드(SN81) 쪽으로 흐르는 전류량을 제어하여, 반전 전송 라인(TLN) 상에 저전위 또는 고전위의 반전 데이터 신호가 나타나게 한다. 이 제5 NMOS 트랜지스터(MN82)에 의하여, 반전 전송 라인(TLN) 상의 반전 데이터 신호는 반전 출력 노드(NQN) 상의 반전 데이터 신호가 고전위를 가지면 저전위를 가지게 되고, 반대로 반전 출력 노드(NQN) 상의 반전된 데이터 신호가 저전위인 경우에는 고전위를 가지게 된다. 제2 전류 싱크(CRS81)는 제2 싱크 노드(SN81) 상에 흐르는 전류량이 일정하게 유지되게 한다.
나아가, 제1 출력 구동기(80)에는 제3 싱크 노드(SN82) 및 비반전 전송 라인(TLP) 사이에 접속되어진 제1 PMOS 트랜지스터(MP81)와, 제3 싱크 노드(SN82) 및 반전 전송 라인(TLN) 사이에 접속되어진 제2 PMOS 트랜지스터(MP82)와, 그리고 고전위 전원(VDD) 및 제3 싱크 노드(SN82) 사이에 접속되어진 제2 전류 싱크(CRS82)를 구비한다. 제1 및 제2 PMOS 트랜지스터(MP81, MP82)도, 제4 및 제5 NMOS 트랜지스터(MN81, MN82)와 비슷하게, 제1 수신 구동기(60)의 제1 비반전 및 반전 출력 라인(FQP, FQN) 상의 차동 데이터 신호들 간의 차성분을 증폭하여 차동-증폭되어진 비반전 및 반전 데이터 신호가 비반전 및 반전 전송 라인(TLP, TLN) 통해 송출되게 한다. 이를 상세히 하면, 제1 PMOS 트랜지스터(MP81)는 제1 비반전 출력 라인(FQP) 상의 비반전 데이터 신호의 전위에 따라 제3 싱크 노드(SN82)로부터 비반전 전송 라인(TLP) 쪽으로 흐르는 전류량을 제어한다. 제1 비반전 출력 라인(FQP) 상의 비반전 데이터 신호가 고전위를 가지는 경우, 제1 PMOS 트랜지스터(MP81)는 제3 싱크 노드(SN82)로부터 비반전 전송 라인(TLP) 쪽으로 흐르는 전류량이 적게 하여 비반전 전송 라인(TLP) 상에 저전위의 데이터 신호가 나타나게 한다. 반대로, 제1 비반전 출력 라인(FQP) 상의 비반전 데이터 신호가 저전위인 경우에는, 제3 싱크 노드(SN82)로부터 비반전 전송 라인(TLP) 쪽으로 흐르는 전류량이 많게 되어, 비반전 전송 라인(TLP) 상에 나타나는 비반전 데이터 신호가 고전위를 가지게 한다. 이 제1 PMOS 트랜지스터(MP81)와 마찬가지로, 제1 반전 출력 라인(FQN) 상의 반전 데이터 신호에 응답하는 제2 PMOS 트랜지스터(MP82)도 제3 싱크 노드(SN82)로부터 반전 전송 라인(TLN) 쪽으로 흐르는 전류량을 제어하여, 반전 전송 라인(TLN) 상에 저전위 또는 고전위의 반전 데이터 신호가 나타나게 한다. 이 제2 PMOS 트랜지스터(MP82)에 의하여, 반전 전송 라인(TLN) 상의 반전 데이터 신호는 제1 반전 출력 라인(FQN) 상의 반전 데이터 신호가 고전위를 가지면 저전위를 띠게 되고, 반대로 제1 반전 출력 라인(FQN) 상의 반전된 데이터 신호가 저전위인 경우에는 고전위를 가지게 된다. 제3 전류 싱크(CRS82)는 제3 싱크 노드(SN82) 상에 흐르는 전류량이 일정하게 유지되게 한다. 아울러, 제2 전류 싱크(CRS82)는 제작자 또는 사용자에 의하여 제3 싱크 노드(SN82)에서의 전류량이 증감되게 세트됨으로써, 제1 및 제2 PMOS 트랜지스터(MP81, MP82)에 의한 차동-증폭율이 조절되게 한다.
제1 수신 구동기(60)는 비반전 및 반전 전송 라인(TLP, TLN) 사이에 접속되어진 종단 저항(R21)에 의하여 검출되는 비반전 및 반전 데이터 신호들간의 차성분을 차동-증폭하여, 그 차동-증폭되어진 비반전 및 반전 데이터 신호가 제1 비반전 및 반전 출력 라인(FQP, FQN) 상에 각각 나타나게 한다. 이를 위하여, 제1 수신 구동기(60)는 제4 및 제5 싱크 노드들(SN61, SN62) 사이에 병렬 접속되어진 제3 PMOS 및 제6 NMOS 트랜지스터(MP61, MN61)의 직렬 회로와 그리고 제4 PMOS 및 제7 NMOS 트랜지스터(MP62, MN62)의 직렬 회로를 구비한다.
제3 및 제4 PMOS 트랜지스터(MP61, MP62)는 제1 및 제2 PMOS 트랜지스터(MP81, MP82)와 비슷하게 비반전 및 반전 전송 라인(TLP, TLN) 상의 차동 데이터 신호을 차동-증폭한다. 제6 및 제7 NMOS 트랜지스터(MN61, MN62)도 제4 및 제5 NMOS 트랜지스터(MN81, MN82)와 비슷하게 비반전 및 반전 전송 라인(TLP, TLN) 상의 차동 데이터 신호를 차동-증폭하게 된다. 아울러, 제3 PMOS 트랜지스터(MP61)는 제6 NMOS 트랜지스터(MN61)과 함께 비반전 전송 라인(TLP) 상의 비반전 데이터 신호에 공통적으로 응답하여 비반전 데이터 신호를 푸쉬-풀(Push-Pull) 증폭을 수행한다. 이를 상세히 하면, 비반전 전송 라인(TLP) 상의 비반전 데이터 신호의 저전위 레벨 성분은 제3 PMOS 트랜지스터(MP61)에 의하여 증폭되고, 비반전 데이터 신호의 고전위 레벨 성분은 제6 NMOS 트랜지스터(MN61)에 의하여 증폭되게 된다. 마찬가지로, 반전 전송 라인(TLN) 상의 반전 데이터 신호에 공통적으로 응답하는 제4 PMOS 트랜지스터(MP62) 및 제7 NMOS 트랜지스터(MN62)도 대응되는 반전 데이터 신호의 저전위 레벨 성분 및 고전위 레벨 성분을 각각 증폭하여, 푸쉬-풀 증폭이 수행하게 된다. 이렇게 차동-증폭 및 푸쉬-풀 증폭이 동시에 수행됨에 따라, 제3 PMOS 트랜지스터(MP61)가 비반전 전송 라인(TLP) 상의 신호의 전위 레벨에 따라 제6 NMOS 트랜지스터(MN61)와 교번되는 형태로 활성영역(Active Region)이 아닌 포화영역(Satruation Region)에서 구동되는 것과 같은 효과가 나타나게 한다. 마찬가지로, 제4 PMOS 트랜지스터(MP62)도 반전 전송 라인(TLN) 상의 신호의 전위 레벨에 따라 제7 NMOS 트랜지스터(MN62)와 교번되는 형태로 포화영역에서 구동되는 것과 같은 효과가 나타나게 한다. 이 결과, 제1 비반전 및 반전 출력 라인(FQP, FQN) 상에는 진폭의 차이가 큰 비반전 및 반전 데이터 신호가 나타나게 된다. 이들 제1 비반전 및 반전 출력 라인(FQP, FQN) 상의 비반전 및 반전 데이터 신호는 각각 대응되는 비반전 및 반전 전송 라인(TLP, TLN) 상의 비반전 및 반전 데이터 신호와는 상반된 위상을 가지는 반면, 각각 대응되는 제1 프리 증폭기(70)의 비반전 및 반전 출력 노드(NQP, NQN) 상의 비반전 및 반전 데이터 신호와는 동일한 위상을 가진다.
이러한 제1 수신 구동기에는, 고전위 전원(VDD) 및 제4 싱크 노드(SN61) 사이에 접속되어진 제4 전류 싱크(CRS61)와 그리고 제5 싱크 노드(SN62) 및 저전위 전원(VSS) 사이에 접속되어진 제5 전류 싱크(CRS62)가 추가로 포함된다. 제4 전류 싱크(CRS61)는 제작자 또는 사용자에 의하여 제4 싱크 노드(SN61)에서의 전류량이 증감되게 세트됨으로써, 제3 및 제3 PMOS 트랜지스터(MP61, MP62)에 의한 차동-증폭율이 조절되게 한다. 또한, 제4 전류 싱크(CRS61)는 제4 싱크 노드(SN61)에 흐르는 전류량이 세트되어진 전류량을 유지하게 한다. 마찬가지로, 제5 전류 싱크(CRS62)는 제4 전류 싱크(CRS61)과 동일하게 제작자 또는 사용자에 의하여 제5 싱크 노드(SN62)에서의 전류량이 증감되게 세트됨으로써, 제6 및 제7 NMOS 트랜지스터(MN61, MN62)에 의한 차동-증폭율이 조절되게 한다. 이 제5 전류 싱크(CRS62)는 제5 싱크 노드(SN62)에 흐르는 전류량이 세트되어진 전류량을 유지하게 한다.
제1 비반전 및 반전 출력 라인(FQP, FQN) 으로부터 제1 출력 구동기(80) 쪽으로 귀환되는 차동 데이터 신호가 제1 프리 구동기(70)의 비반전 및 반전 출력 노드(NQP, NQN) 상의 차동 데이터 신호와 동일한 위상을 가짐에 따라, 제1 PMOS 트랜지스터(MP81)는 제4 NMOS 트랜지스터(MN81)와 함께 그리고 제2 PMOS 트랜지스터(MP82)는 제5 NMOS 트랜지스터(MN82)와 함께 푸쉬-풀 증폭 동작을 수행하게 된다. 이를 구체화하면, 제1 PMOS 트랜지스터(MP81)는 제1 비반전 출력 라인(FQP) 상의 비반전 데이터 신호의 저전위 레벨 성분을 증폭하는 반면에 제4 NMOS 트랜지스터(MN81)는 제1 비반전 출력 노드(NQP) 상의 비반전 데이터 신호의 고전위 레벨 성분을 증폭하게 된다. 비슷한 형태로, 제2 PMOS 트랜지스터(MP82) 및 제7 NMOS 트랜지스터(MN82)도 각각 대응되는 제1 반전 출력 라인(FQN) 상의 반전 데이터 신호의 저전위 레벨 성분 및 제1 반전 출력 노드(NQN) 상의 반전 데이터 신호의 고전위 레벨 성분을 증폭하게 된다. 이러한 증폭동작을 수행하는 제1 및 제2 PMOS 트랜지스터(MP81, MP82)와 제4 및 제5 NMOS 트랜지스터(MN81, MN82)에 의하여, 제1 프리 구동기(70)의 제1 비반전 및 반전 출력 노드(NQP, NQN) 상의 차동 데이터 신호는 큰 전류량을 가지게끔 증폭되게 된다. 따라서, 비반전 및 반전 전송 라인(TLP, TLN) 상에 나타나는 비반전 및 반전 데이터 신호가 가지는 커진 전류량은 전류량에 따라 비례적으로 변하는 진폭을 통하여 읽혀질 수 있다. 도5c를 참조하면, 비반전 및 반전 전송 라인(TLP, TLN) 상의 비반전 및 반전 데이터 신호는 제1 프리 구동기(70)의 제1 비반전 및 반전 출력 노드(NQP, NQN) 상의 신호들과 비슷한 0.85V의 기준 전압 레벨을 기준으로 대략 0.9V의 전압폭으로 변하는 파형을 가진다. 이를 자세히 하면, 제1 비반전 및 반전 전송 라인(TLP, TLN) 상의 비반전 및 반전 데이터 신호는 대략 0.3V 및 1.2V의 전압 레벨들 사이에서 스윙한다.
결과적으로, 비반전 및 반전 전송 라인(TLP, TLN) 상에는 제1 비반전 및 반전 출력 노드(NQP, NQN) 상의 차동 데이터 신호가 제1 출력 구동기(80)에 의하여 차동 및 푸쉬-풀 증폭되어진 비반전 및 반전 데이터 신호가 각각 나타나게 된다. 제1 출력 구동기(80)에 의하여 증폭되어진 비반전 및 반전 데이터 신호는 비반전 및 반전 전송 라인(TLP, TLN)을 통해 제2 수신 구동기(62) 쪽으로 전송되기에 충분한 큰 전류량(즉, 전력량)을 가지게 된다. 이렇게 전류 증폭되어진 비반전 및 반전 출력 라인(TLP, TLN) 상의 비반전 및 반전 데이터 신호들은 제1 비반전 및 반전 출력 노드(NQP, NQN) 상의 차동 데이터 신호에 비하여 큰 폭으로 스윙하게 된다. 이에 따라, 제1 비반전 및 반전 입력 라인(FDP, FDN) 상의 차동 데이터 신호는 제1 프리 구동기(70) 및 제1 출력 구동기(80)에 의하여 충분한 큰 전력을 가지게 됨으로써 비반전 및 반전 전송 라인(TLP, TLN)을 통해 제2 수신 구동기(62) 쪽으로 전송될 수 있게 된다. 아울러, 제1 출력 구동기(80)에 포함되어진 두개의 PMOS 트랜지스터(MP81, MP82) 및 두개의 NMOS 트랜지스터(MN81, MN82)가 대응되는 위상이 같은 별개의 차동 신호에 각각 응답함으로써, 데이터 신호가 전송 라인(TLP, TLN)을 통해 고속으로 전송되게 한다. 나아가, 제1 출력 구동기(80)가 제1 프리 구동기(70)를 비롯한 차동 신호원으로부터 하나의 차동 신호만을 요구함으로써, 제1 프리 구동기(70) 및 차동 데이터 신호원의 회로 구성이 간소화되게 한다.
본 발명은 도면에 도시된 실시 예들을 참고하여 설명되었으나 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위를 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다.
다른 실시 예로서, 제1 프리 구동기(70)가 NMOS 트랜지스터들(MN71 내지 MN73) 대신에 도3의 제1 프리 구동기(40)의 상단부에 포함되어진 3개의 PMOS 트랜지스터(MP41 내지 MP43)를 가지는 형태로 구현될 수 있다. 이 경우, 3개의 PMOS 트랜지스터(MP41 내지 MP43)을 포함하는 제1 프리 구동기(70)에서는 고전위 레벨 영역에서 변하는 차동 데이터 신호가 출력된다. 이에 따라, 제1 프리 구동기(70)에 의하여 증폭되어진 차동 데이터 신호는 제1 출력 구동기(80)의 제1 및 제2 PMOS 트랜지스터(MP81, MP82)의 게이트 단자들에 각각 공급되고, 제1 수신 구동기(60)에 연결되어진 제1 비반전 및 반전 출력 라인(FQP, FQN) 상의 차동 데이터 신호는 제1 출력 구동기(80)의 제4 및 제5 NMOS 트랜지스터(MN81, MN82)의 게이트 단자들 쪽으로 각각 귀환되게 된다.
이러한 다른 실시 예에 있어서도, 제1 수신 구동기(60)가 도1 및 도2에 도시된 바와 같이 두개의 NMOS 트랜지스터(MN21, MN22)를 포함하는 전류 모드의 차동 증폭기 형태의 제1 수신 구동기(20)로 대치되는 또 다른 실시 예가 제안 될 수 있다. 이 전류 모드의 제1 수신 구동기(20)에 의하여 증폭되어진 제1 비반전 및 반전 출력 라인(FQP, FQN) 상의 차동 신호는 저전위 레벨 영역에 변하기 때문에 제1 출력 구동기(80)의 제4 및 제5 NMOS 트랜지스터(MN81, MN82)의 게이트 단자들 쪽으로 각각 귀환되게 된다.
나아가, 도4에 도시된 제1 수신 구동기(60)가 두개의 PMOS 트랜지스터(MP61, MP62) 만를 포함하는 전류 모드의 차동 증폭기 형태를 가지는 또 다른 실시 예가 제안될 수 있다. 이 경우, 제6 및 제7 NMOS 트랜지스터(MN61, MN62)와 제5 전류 싱크(CRS62)가 제거되는 반면에 제1 비반전 출력 라인(FQP) 및 저전위 전원(VSS) 사이와 그리고 제1 반전 출력 라인(FQN) 및 저전위 전원(VSS) 사이에 저항이 각각 접속되게 된다. 제1 비반전 및 반전 출력 라인(FQP, FQN) 상의 차동 신호는 고전 위 레벨 영역에서 변하기 때문에 도4에서와 동일하게 제1 출력 구동기(80)의 제1 및 제2 PMOS 트랜지스터(MP81, MP82)의 게이트 단자들 쪽으로 각각 공급되게 된다.
이와 같이 일부의 회로가 변경 또는 변형됨에 의하여 여러가지 실시 예가 도출될 수 있으므로, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따른 저전압 차동 신호용의 송신기 및 그를 이용한 반이중 송수신기에 의하면, 제1 출력 구동기가 귀환되는 차동 신호와 입력 차동 신호 모두에 응답함으로써, 데이터 신호가 전송 라인을 통해 고속으로 전송되게 된다. 아울러, 본 발명의 실시 예에 따른 저전압 차동 신호용의 반이중 송수신기는 제1 출력 구동기가 제1 프리 구동기를 비롯한 차동 신호원으로부터 하나의 차동 신호만을 요구함으로써, 제1 프리 구동기를 비롯한 차동 데이터 신호원의 회로 구성이 간소화되게 한다.

Claims (22)

  1. 차동 데이터 신호를 입력하기 위한 입력단자들;
    차동 전송 라인에 접속되어진 수신 구동기를 포함하여 상기 차동 전송 라인 상의 차동 데이터 신호를 귀환시키는 귀환 루우프;
    상기 입력단자들로부터의 상기 차동 데이터 신호 및 상기 귀환 루우프로부터의 귀환된 차동 데이터 신호에 응답하여 상기 입력단자들 상의 상기 차동신호가 상기 차동 전송 라인을 통해 전송되게 하는 출력 구동기를 구비하는 것을 특징으로 하는 저전압 차동 신호용의 송신기.
  2. 제 1 항에 있어서, 상기 출력 구동기는
    상기 입력단자들로부터의 차동 데이터 신호에 각각 응답하여 상기 차동 전송 라인에서의 전류을 제어하는 한 쌍의 제1 채널의 트랜지스터; 및
    상기 귀환 루우프로부터 귀환되는 차동 데이터 신호에 각각 응답하여 상기 차동 전송 라인에서의 전류를 제어하는 한 쌍의 제2 채널의 트랜지스터를 구비하는 것을 특징으로 하는 저전압 차동 신호용의 송신기.
  3. 제 2 항에 있어서,
    상기 수신 구동기가 고전위 레벨 영역에서 구동되는 전류 모드의 차동 증폭기를 포함하고,
    상기 한 쌍의 제2 채널의 트랜지스터가 PMOS 트랜지스터인 것을 특징으로 하는 저전압 차동 신호용의 송신기
  4. 제 2 항에 있어서,
    상기 수신 구동기가, 상기 차동 전송 라인에서의 전류을 제어하기 위하여 상기 차동 전송 라인 상의 차동 데이터 신호에 각각 응답하여 고전위 영역에서 구동되는 한 쌍의 트랜지스터와, 그리고 상기 차동 전송 라인에서의 전류을 제어하기 위하여 상기 차동 전송 라인 상의 차동 데이터 신호에 각각 응답하여 저전위 영역에서 구동되는 한 쌍의 트랜지스터를 포함하고,
    상기 출력 구동기에 포함된 상기 한 쌍의 제2 채널의 트랜지스터가 PMOS 트랜지스터인 것을 특징으로 하는 저전압 차동 신호용의 송신기
  5. 제 2 항에 있어서,
    상기 수신 구동기가 저전위 레벨 영역에서 구동되는 전류 모드의 차동 증폭기를 포함하고,
    상기 한 쌍의 제2 채널의 트랜지스터가 NMOS 트랜지스터인 것을 특징으로 하 는 저전압 차동 신호용의 송신기
  6. 제 1 항에 있어서,
    상기 입력단자들 및 상기 출력 구동기의 사이에 접속되어 상기 입력단자들로부터 상기 출력 구동기에 공급될 상기 차동 데이터 신호의 기준 전압 레벨을 이동시키는 프리 구동기를 추가로 구비하는 것을 특징으로 하는 저전압 차동 신호용의 송신기.
  7. 제 6 항에 있어서, 상기 출력 구동기는
    상기 프리 구동기로부터의 차동 데이터 신호에 각각 응답하여 상기 차동 전송 라인에서의 전류을 제어하는 한 쌍의 제1 채널의 트랜지스터; 및
    상기 귀환 루우프로부터 귀환되는 차동 데이터 신호에 각각 응답하여 상기 차동 전송 라인에서의 전류를 제어하는 한 쌍의 제2 채널의 트랜지스터를 구비하는 것을 특징으로 하는 저전압 차동 신호용의 송신기.
  8. 제 7 항에 있어서,
    상기 프리 구동기가 저전위 레벨 영역에서 구동되는 전류 모드의 차동 증폭 기를 포함하고,
    상기 한 쌍의 제1 채널의 트랜지스터가 NMOS 트랜지스터인 것을 특징으로 하는 저전압 차동 신호용의 송신기
  9. 제 7 항에 있어서,
    상기 프리 구동기가 고전위 레벨 영역에서 구동되는 전류 모드의 차동 증폭기를 포함하고,
    상기 한 쌍의 제1 채널의 트랜지스터가 PMOS 트랜지스터인 것을 특징으로 하는 저전압 차동 신호용의 송신기
  10. 제 1 항에 있어서,
    상기 귀환 루우프가 상기 차동 전송 라인 상의 차동 데이터 신호를 상기 출력 구동기 쪽으로 상기 입력단자들 상의 차동 데이터 신호와 같은 위상을 가지게끔 귀환시키는 것을 특징으로 하는 저전압 차동 신호용의 송신기
  11. 차동 데이터 신호를 입력하기 위한 입력단자들;
    차동 전송 라인을 통해 수신되는 차동 데이터 신호를 수신하여 출력단자들을 통해 송출하는 수신 구동기;
    상기 입력단자들로부터의 상기 차동 데이터 신호 및 상기 수신 구동기의 출력단자들 상의 차동 데이터 신호에 응답하여 상기 입력단자들 상의 상기 차동신호가 상기 차동 전송 라인을 통해 전송되게 하는 출력 구동기를 구비하는 것을 특징으로 하는 저전압 차동 신호용의 송수신기.
  12. 제 11 항에 있어서, 상기 출력 구동기는
    상기 입력단자들로부터의 차동 데이터 신호에 각각 응답하여 상기 차동 전송 라인에서의 전류을 제어하는 한 쌍의 제1 채널의 트랜지스터; 및
    상기 수신 구동기의 출력단자들로부터 귀환되는 차동 데이터 신호에 각각 응답하여 상기 차동 전송 라인에서의 전류를 제어하는 한 쌍의 제2 채널의 트랜지스터를 구비하는 것을 특징으로 하는 저전압 차동 신호용의 송수신기.
  13. 제 12 항에 있어서,
    상기 수신 구동기가 고전위 레벨 영역에서 구동되는 전류 모드의 차동 증폭기를 포함하고,
    상기 한 쌍의 제2 채널의 트랜지스터가 PMOS 트랜지스터인 것을 특징으로 하는 저전압 차동 신호용의 송수신기
  14. 제 12 항에 있어서,
    상기 수신 구동기가, 상기 차동 전송 라인 상의 차동 데이터 신호에 각각 응답하여 상기 차동 전송 라인에서의 전류을 제어하기 위하여 고전위 영역에서 구동되는 한 쌍의 트랜지스터와 상기 차동 전송 라인 상의 차동 데이터 신호에 각각 응답하여 상기 차동 전송 라인에서의 전류을 제어하기 위하여 저전위 영역에서 구동되는 한 쌍의 트랜지스터를 포함하고,
    상기 출력 구동기에 포함된 상기 한 쌍의 제2 채널의 트랜지스터가 PMOS 트랜지스터인 것을 특징으로 하는 저전압 차동 신호용의 송수신기
  15. 제 12 항에 있어서,
    상기 수신 구동기가 저전위 레벨 영역에서 구동되는 전류 모드의 차동 증폭기를 포함하고,
    상기 한 쌍의 제2 채널의 트랜지스터가 NMOS 트랜지스터인 것을 특징으로 하는 저전압 차동 신호용의 송수신기
  16. 제 11 항에 있어서,
    상기 입력단자들 및 상기 출력 구동기의 사이에 접속되어 상기 입력단자들로부터 상기 출력 구동기에 공급될 상기 차동 데이터 신호의 기준 전압 레벨을 이동시키는 프리 구동기를 추가로 구비하는 것을 특징으로 하는 저전압 차동 신호용의 송수신기.
  17. 제 16 항에 있어서, 상기 출력 구동기는
    상기 프리 구동기로부터의 차동 데이터 신호에 각각 응답하여 상기 차동 전송 라인에서의 전류을 제어하는 한 쌍의 제1 채널의 트랜지스터; 및
    상기 귀환 루우프로부터 귀환되는 차동 데이터 신호에 각각 응답하여 상기 차동 전송 라인에서의 전류를 제어하는 한 쌍의 제2 채널의 트랜지스터를 구비하는 것을 특징으로 하는 저전압 차동 신호용의 송수신기.
  18. 제 17 항에 있어서,
    상기 프리 구동기가 저전위 레벨 영역에서 구동되는 전류 모드의 차동 증폭기를 포함하고,
    상기 한 쌍의 제1 채널의 트랜지스터가 NMOS 트랜지스터인 것을 특징으로 하는 저전압 차동 신호용의 송수신기
  19. 제 17 항에 있어서,
    상기 프리 구동기가 고전위 레벨 영역에서 구동되는 전류 모드의 차동 증폭기를 포함하고,
    상기 한 쌍의 제1 채널의 트랜지스터가 PMOS 트랜지스터인 것을 특징으로 하는 저전압 차동 신호용의 송수신기
  20. 제 11 항에 있어서,
    상기 귀환 루우프가 상기 차동 전송 라인 상의 차동 데이터 신호를 상기 출력 구동기 쪽으로 상기 입력단자들 상의 차동 데이터 신호와 같은 위상을 가지게끔 귀환시키는 것을 특징으로 하는 저전압 차동 신호용의 송수신기
  21. 차동 데이터 신호를 입력하기 위한 입력단자들;
    차동 전송 라인 상의 차동 데이터 신호를 상기 입력단자들 상의 차동 데이터 신호와 같은 위상을 가지게끔 귀환시키는 귀환 루우프;
    상기 입력단자들로부터의 상기 차동 데이터 신호 및 상기 귀환 루우프로부터의 귀환된 차동 데이터 신호에 응답하여 상기 입력단자들 상의 상기 차동신호가 상기 차동 전송 라인을 통해 전송되게 하는 출력 구동기를 구비하는 것을 특징으로 하는 저전압 차동 신호용의 송신기.
  22. 차동 전송 라인을 통해 수신되는 차동 데이터 신호를 수신하여 출력단자들을 통해 송출하는 수신 구동기;
    차동 데이터 신호를 입력하기 위한 입력단자들;
    상기 입력단자들 상의 차동 데이터 신호와 동일한 위상을 가지게끔 상기 차동 전송 라인 상의 차동 데이터 신호를 귀환시키는 귀환 루우프; 및
    상기 입력단자들로부터의 상기 차동 데이터 신호 및 상기 귀환 루우프로부터의 차동 데이터 신호에 응답하여 상기 입력단자들 상의 상기 차동신호가 상기 차동 전송 라인을 통해 전송되게 하는 출력 구동기를 구비하는 것을 특징으로 하는 저전압 차동 신호 용의 송수신기.
KR1020050053461A 2005-06-21 2005-06-21 저전압 차동 신호용 송신기와 그를 이용한 반이중 송수신기 KR100691378B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050053461A KR100691378B1 (ko) 2005-06-21 2005-06-21 저전압 차동 신호용 송신기와 그를 이용한 반이중 송수신기
US11/455,776 US7504863B2 (en) 2005-06-21 2006-06-20 Half-duplex communication system, low-voltage differential signaling transceiver of the system and pre-driver of the transceiver
CNB2006100945957A CN100530990C (zh) 2005-06-21 2006-06-21 半双工通信系统和低压差分信令收发器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050053461A KR100691378B1 (ko) 2005-06-21 2005-06-21 저전압 차동 신호용 송신기와 그를 이용한 반이중 송수신기

Publications (2)

Publication Number Publication Date
KR20060133691A true KR20060133691A (ko) 2006-12-27
KR100691378B1 KR100691378B1 (ko) 2007-03-09

Family

ID=37583731

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050053461A KR100691378B1 (ko) 2005-06-21 2005-06-21 저전압 차동 신호용 송신기와 그를 이용한 반이중 송수신기

Country Status (3)

Country Link
US (1) US7504863B2 (ko)
KR (1) KR100691378B1 (ko)
CN (1) CN100530990C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114175512A (zh) * 2019-09-23 2022-03-11 喜利得股份公司 稳健的通信

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7558552B1 (en) * 2004-11-19 2009-07-07 Xilinx, Inc. Integrated circuit and method of generating a bias current for a plurality of data transceivers
KR100780942B1 (ko) * 2005-08-26 2007-12-03 삼성전자주식회사 신호 전송 장치 및 신호 전송 방법
US7848713B2 (en) * 2007-09-10 2010-12-07 Qualcomm Incorporated Common mode signal attenuation for a differential duplexer
CN100530966C (zh) * 2007-11-01 2009-08-19 钰创科技股份有限公司 低电压差分讯号(lvds)的接收器
KR100911867B1 (ko) * 2008-07-07 2009-08-11 주식회사 하이닉스반도체 슬루율 제어를 위한 반도체 메모리 장치의 데이터 출력회로 및 슬루율 제어 방법
US9741398B1 (en) 2009-05-08 2017-08-22 Micron Technology, Inc. Using out-of-band signaling to communicate with daisy chained nonvolatile memories
WO2012103106A1 (en) * 2011-01-25 2012-08-02 Rambus Inc. Multi-modal communication interface
US9582454B2 (en) * 2014-03-18 2017-02-28 Intel Corporation Reconfigurable transmitter
JP6724640B2 (ja) * 2016-08-02 2020-07-15 株式会社デンソー 差動通信回路
CN106301450A (zh) * 2016-09-30 2017-01-04 浙江方大智控科技有限公司 用于半双工通讯的中继电路及半双工通讯线路
US10728013B2 (en) 2018-06-01 2020-07-28 Whelen Engineering Company, Inc. Half-duplex communication system
CN115296688B (zh) * 2022-08-08 2023-10-13 慷智集成电路(上海)有限公司 全双工发射接收电路、串行电路芯片、电子设备及车辆

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57115049A (en) 1981-01-08 1982-07-17 Oki Electric Ind Co Ltd Pulse signal transmitting and receiving circuit
JPS5979657A (ja) 1982-10-29 1984-05-08 Fuji Electric Co Ltd デ−タ伝送方式
JPH0974340A (ja) * 1995-09-04 1997-03-18 Toshiba Corp コンパレータ回路
US5977796A (en) * 1997-06-26 1999-11-02 Lucent Technologies, Inc. Low voltage differential swing interconnect buffer circuit
KR100325323B1 (ko) * 1999-03-10 2002-03-04 원 진 근거리 디지털 가입자 선로장치
KR20030010234A (ko) 2001-07-26 2003-02-05 권오경 차동 신호 검출회로
JP2003110022A (ja) * 2001-09-28 2003-04-11 Mitsubishi Electric Corp 半導体集積回路
KR20030039081A (ko) * 2001-11-10 2003-05-17 엘지이노텍 주식회사 반이중 통신 시스템
US6617888B2 (en) * 2002-01-02 2003-09-09 Intel Corporation Low supply voltage differential signal driver
JP2005051496A (ja) * 2003-07-28 2005-02-24 Kanji Otsuka 信号伝送システム及び信号伝送線路
KR100539241B1 (ko) * 2003-08-08 2005-12-27 삼성전자주식회사 동시 양방향 송수신기

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114175512A (zh) * 2019-09-23 2022-03-11 喜利得股份公司 稳健的通信
CN114175512B (zh) * 2019-09-23 2023-08-11 喜利得股份公司 稳健的通信

Also Published As

Publication number Publication date
KR100691378B1 (ko) 2007-03-09
CN1885729A (zh) 2006-12-27
CN100530990C (zh) 2009-08-19
US20070042722A1 (en) 2007-02-22
US7504863B2 (en) 2009-03-17

Similar Documents

Publication Publication Date Title
CN100530990C (zh) 半双工通信系统和低压差分信令收发器
KR100652391B1 (ko) 저전압 차동 신호 드라이버
KR0167471B1 (ko) Cmos 동시 전송 양방향 구동기/수신기
US7733128B2 (en) Transmitting apparatus
US6028455A (en) Signal transmitting circuit, signal receiving circuit, signal transmitting/receiving circuit, signal transmitting method, signal transmitting/receiving method, semiconductor integrated circuit, and control method thereof
KR101579554B1 (ko) 차동 통신 링크를 통해 통신하는데 이용되는 전압 모드 드라이버를 위한 디-엠퍼시스 회로
US6313662B1 (en) High speed low voltage differential signal driver having reduced pulse width distortion
KR100522284B1 (ko) 듀얼 게이트 트랜지스터 소자를 구비한 정전류 cmos 출력 구동 회로
US7129756B2 (en) Semiconductor integrated circuit
US10496591B2 (en) Converting a mode controlling differential signal in a drive circuit and a driving method
US7564270B1 (en) Differential output driver
US5977819A (en) CMOS gigabit serial link differential transmitter and receiver
KR20100107006A (ko) 저전압 애플리케이션들에서 멀티모드 출력 구성을 가지는 셀프-바이어싱 차동 시그널링 회로를 위한 장치 및 방법
JP5163437B2 (ja) 差動出力回路および通信装置
US7253663B2 (en) Apparatus and methods for self-biasing differential signaling circuitry having multimode output configurations for low voltage applications
KR100912091B1 (ko) 전력 소모를 줄일 수 있는 데이터 인터페이스 방법 및 장치
US8786321B2 (en) Power harvesting in open drain transmitters
US20140210520A1 (en) Low power low voltage differential driver
JP2000013450A (ja) 対称伝送線路を駆動する出力バッファ回路
US7358780B2 (en) Low voltage differential signal driver with high power supply rejection ration
US20090091357A1 (en) Low voltage differential signalling driver
JP2012514413A (ja) Ｃｏｇアプリケーションのためのインターフェースシステム
JP7051694B2 (ja) ドライバ回路およびその制御方法、並びに、送受信システム
JP2008147940A (ja) 半導体集積回路
JP2007325156A (ja) 受信装置および送受信システム

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20050621

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20060921

Patent event code: PE09021S01D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20070215

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070228

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070228

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20100216

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20110131

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20120131

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20130131

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20130131

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20140129

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20150202

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20150202

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20220126

Start annual number: 16

End annual number: 16

PR1001 Payment of annual fee

Payment date: 20230125

Start annual number: 17

End annual number: 17

PR1001 Payment of annual fee

Payment date: 20240125

Start annual number: 18

End annual number: 18