KR20060124555A

KR20060124555A - 반도체 웨이퍼 및 이것에 의해 형성한 반도체 장치

Info

Publication number: KR20060124555A
Application number: KR1020060027050A
Authority: KR
Inventors: 다카시 오스미
Original assignee: 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 2005-05-31
Filing date: 2006-03-24
Publication date: 2006-12-05
Also published as: JP2006339189A; US7915746B2; CN1897266A; US20110006438A1; US8164164B2; US20060267155A1; CN100530631C

Abstract

과제

반도체 웨이퍼의 보호층에 형성된 홈의 애스펙트비가 0.5 이상인 경우에 있어서도, 재배선을 형성할 때의 레지스트막에 파괴가 생기는 것을 방지하는 수단을 제공한다.

해결 수단

반도체 웨이퍼가, 집적 회로를 형성한 복수의 능동 영역과, 인접하는 능동 영역 사이에 형성된 다이싱 영역과, 능동 영역의 가장자리부에 형성된 시일링과, 시일링의 내측에 접근하여 형성된 배선과, 능동 영역을 덮는 보호층과, 능동 영역의 보호층 상에 형성된 보호막과, 보호막 상에 형성되고 집적 회로에 전기적으로 접속되는 재배선을 구비하고, 시일링과 배선 사이의 보호층에 형성된 홈의 애스펙트비가 0.5 이상인 경우에, 이 홈을 보호막으로 덮도록 한다.

반도체 웨이퍼

Description

반도체 웨이퍼 및 이것에 의해 형성한 반도체 장치{SEMICONDUCTOR WAFER AND SEMICONDUCTOR DEVICE FORMED THEREBY}

도 1 은 실시예 1 의 반도체 웨이퍼의 부분 단면을 나타내는 설명도.

도 2 는 실시예 1 의 반도체 웨이퍼의 일부를 나타내는 상면에서 본 설명도.

도 3 은 실시예 2 의 반도체 웨이퍼의 일부를 나타내는 상면에서 본 설명도.

도 4 는 실시예 2 의 반도체 웨이퍼의 부분 단면을 나타내는 설명도.

* 도면의 주요부분에 대한 부호의 설명 *

1 : 반도체 웨이퍼 2 : 반도체 기판

3 : 능동 영역 3a : 가장자리부

4 : 다이싱 영역 5 : 보호층

6 : 전극 패드 7 : 보호막

7a : 에지 8 : 시드층

9 : 재배선 9a : 스루 홀

11 : 시일링 12 : 배선

14 : 홈 16 : 레지스트막

21 : 가이드홈

[특허문헌 1] 일본 공개특허공보 평11-191541 호 (제 3 페이지 단락 0007 - 제 4 페이지 단락 0013, 도 1, 도 2)

본 발명은 웨이퍼 레벨 칩 사이즈 패키지형의 반도체 장치나 범프 전극을 갖는 IC 칩 등의 제조에 사용하는 반도체 웨이퍼 및 이것에 의해 형성한 반도체 장치에 관한 것이다.

종래의 웨이퍼 레벨 칩 사이즈 패키지형의 반도체 장치나 범프 전극을 갖는 IC 칩의 제조에 사용하는 반도체 웨이퍼는, 규소 기판 상에 설정된 복수의 소자 영역에 집적 회로를 형성하고, 인접하는 소자 영역 사이에 설정된 다이싱 영역에 패턴 형성 정밀도 측정용 마크나 전기 특성 평가용 소자를 형성하고, 소자 영역을 덮는 보호층을 형성할 때에 다이싱 영역의 패턴 형성 정밀도 측정용 마크 등을 부분적으로 보호층으로 덮어, 패턴 형성 정밀도 측정용 마크 등에 형성된 미세한 틈새에 휩쓸려 들어가는 공기 등에 의한 보호층 상에 재배선을 형성할 때의 레지스트막의 파괴를 방지함과 함께, 패턴 형성 정밀도 측정용 마크 등을 덮는 보호층과 소자 영역을 덮는 보호층 사이에 형성한 소정 간격의 미형성 영역에 의해 다이싱 영역을 다이싱 쏘오 (dicing saw) 로 절단할 때에 소자 영역 상의 보호층에 생기는 크랙을 방지하고 있다 (예컨대, 특허문헌 1 참조).

이러한 웨이퍼 레벨 칩 사이즈 패키지형의 반도체 장치 등에 있어서는, 최근 의 전자기기의 소형화나 판매 확대에 따라 반도체 장치의 가일층의 소형화나 증산에 대한 기대가 높아지고 있다.

이러한 반도체 장치의 가일층의 소형화나 증산의 기대에 부응하기 위해서는, 반도체 웨이퍼에 형성하는 집적 회로의 고밀도화에 의한 반도체 장치의 소형화나 다이싱 영역의 협소화에 의한 1 장의 반도체 웨이퍼에 의해 제조하는 반도체 장치의 제조수의 증가를 실현시키는 것이 필요로 된다.

그러나, 상기 기술한 종래의 기술에서는, 다이싱 영역의 보호층과 소자 영역을 덮는 보호층 사이에 형성한 소정 간격의 미형성 영역에 의해 다이싱 영역을 다이싱 쏘오로 절단할 때에 소자 영역의 보호층에 생기는 크랙을 방지하고 있기 때문에, 다이싱 영역을 협소화하면, 소정 간격을 충분히 넓게 할 수 없어, 보호층의 두께인 깊이를 소정 간격인 폭으로 나눈 애스펙트비가 0.5 이상이 되는 홈, 요컨대 깊이가 폭의 반 이상이 되는 홈이 된 경우에는, 그 후에 재배선을 형성할 때의 레지스트막의 프리베이크시에 홈에 휩쓸려 들어간 공기가 팽창하여 레지스트막에 파괴가 생겨, 예기치 않은 부위에 부정형으로 도금이 석출되어 외관 불량이 생기는 것 외에, 재배선의 도금 두께에 편차가 생긴다는 문제가 있다.

또, 반도체 장치의 소형화를 위해, 전원 배선 등을 통합한 배선을 능동 영역 상에 형성하는 경우에는, 보호층에 생기는 집적 회로로의 크랙의 진행을 막기 위해 배선의 외측의 능동 영역에 시일링을 형성하는 경우가 있다.

이 경우에, 소형화를 도모하기 위해 시일링을 배선에 접근시키면, 시일링과 배선 사이의 보호층에 홈이 형성되고, 이 홈의 애스펙트비가 0.5 이상일 때에는, 상기와 동일하게 재배선을 형성할 때의 레지스트막에 파괴가 생겨, 예기치 않은 부위에 부정형으로 도금이 석출되어 외관 불량이나 재배선의 도금 두께의 편차가 생긴다는 문제가 있다.

본 발명은, 상기의 문제점을 해결하기 위해 이루어진 것으로서, 보호층에 형성된 홈의 애스펙트비가 0.5 이상인 경우에 있어서도, 재배선을 형성할 때의 레지스트막에 파괴가 생기는 것을 방지하는 수단을 제공하는 것을 목적으로 한다.

과제를 해결하기 위한 수단

본 발명은 상기 과제를 해결하기 위해, 반도체 웨이퍼가, 집적 회로를 형성한 복수의 능동 영역과, 인접하는 상기 능동 영역 사이에 형성된 다이싱 영역과, 상기 능동 영역의 가장자리부에 형성된 시일링과, 이 시일링의 내측에 접근하여 형성된 제 1 배선과, 상기 능동 영역을 덮는 보호층과, 상기 능동 영역의 보호층 상에 형성된 보호막과, 이 보호막 상에 형성되고, 상기 집적 회로에 전기적으로 접속되는 제 2 배선을 구비하고, 상기 시일링과 상기 제 1 배선 사이의 상기 보호층에 형성된 홈의 애스펙트비가 0.5 이상인 경우에, 이 홈을 상기 보호막으로 덮는 것을 특징으로 한다.

발명을 실시하기 위한 최선의 형태

이하에, 도면을 참조하여 본 발명에 의한 반도체 웨이퍼의 실시예에 대하여 설명한다.

도 1 은 실시예 1 의 반도체 웨이퍼의 부분 단면을 나타내는 설명도, 도 2 는 실시예 1 의 반도체 웨이퍼의 일부를 나타내는 상면에서 본 설명도이다.

또한, 도 1 은 도 2 에 있어서의 A-A 단면선을 따른 부분 단면의 재배선을 형성한 후의 상태를 확대하여 나타내고, 도 2 는 재배선을 형성한 후에 레지스트막을 제거한 상태로 나타내고 있다.

도 1, 도 2 에 있어서, 1 은 반도체 웨이퍼로, 본 실시예에서는 웨이퍼 레벨 칩 사이즈 패키지형의 반도체 장치를 제조하기 위한 반도체 웨이퍼이다.

2 는 규소로 이루어지는 반도체 기판으로, 그 표면에는 도시하지 않은 집적 회로의 형성을 가능하게 한 영역인 능동 영역 (3) 이 복수 형성되고, 웨이퍼 레벨 칩 사이즈 패키지형의 반도체 장치를 제조할 때 다이싱 쏘오 등에 의해 절단하는 영역으로서 설정된 다이싱 영역 (4) 이, 인접하는 능동 영역 (3) 사이의 인접하는 보호층 (5) 의 단부의 단면 사이로서 설정되어 있다.

보호층 (5) 은 질화규소 (Si₃N₄) 나 2산화규소 (SiO₂) 등으로 형성된 이른바 패시베이션막으로서, 도 1 에 복수의 도트를 붙여 나타내는 바와 같이, 반도체 기판 (2) 의 능동 영역 (3) 의 상부 및 전극 패드 (6) 의 둘레 가장자리부에 형성되어, 능동 영역 (3) 의 중앙부 부근 (도 1 에서 오른쪽) 에 형성된 집적 회로를 보호 및 절연하는 기능을 갖고 있다.

전극 패드 (6) 는 능동 영역 (3) 상에 알루미늄 (Al) 등으로 형성된 패드로, 능동 영역 (3) 에 형성된 집적 회로의 소정 부위에 전기적으로 접속되어 있다.

7 은 보호막으로, 도 1 에 망을 쳐서 나타내는 바와 같이, 보호층 (5) 상에 폴리이미드 수지나 에폭시 수지, 폴리벤조옥사졸 수지 등의 비교적 강도가 높은 유기 재료로 형성되어, 보호층 (5) 상 및 보호층 (5) 에 에칭 등에 의해 형성된 구멍의 측면 등의 요철 등의 결함을 덮어 매끄럽게 하는 기능을 갖고 있다.

8 은 시드층으로, 도 1 에 굵은 실선으로 나타내는 바와 같이, 보호막 (7) 상, 보호층 (5) 상, 전극 패드 (6) 상 등에 형성된 니켈 (Ni) 이나 티탄 (Ti), 구리 (Cu) 등의 금속 재료에 의해 단층 또는 복층으로 형성된 금속 박막층으로서, 전해 도금법에 의한 재배선 (9) 의 도금시의 일방의 전극으로서의 기능, 반도체 웨이퍼 (1) 의 제조 공정에서 재배선 (9) 등의 상층을 구성하는 물질이 반도체 기판 (2) 측으로 확산되는 것을 방지하는 기능 및 재배선 (9) 과의 밀착성을 향상시키는 기능을 갖고 있다.

제 2 배선으로서의 재배선 (9) 은, 보호막 (7) 상의 시드층 (8) 에 형성된 구리 등의 도전성을 갖는 재료로 형성된 배선으로서, 보호층 (5) 및 보호막 (7) 을 관통하는 스루 홀 (9a) 에 의해 전극 패드 (6) 와 전기적으로 접속됨과 함께, 재배선 (9) 상의 소정의 위치에 형성된 도시하지 않은 포스트와 전극 패드 (6) 를 전기적으로 접속시키는 기능을 갖고 있다.

11 은 시일링으로, 능동 영역 (3) 주위의 가장자리부 (3a) 의 집적 회로의 소자가 형성되어 있지 않은 영역 상에 알루미늄 등에 의해 환상으로 형성된 환상 부재로서, 다이싱 영역 (4) 을 다이싱 쏘오 등에 의해 절단할 때에 보호층 (5) 의 단부에 생기는 크랙의 진행을 방지하여 크랙이 집적 회로에 미치는 것을 방지하는 기능을 갖고 있다.

12 는 제 1 배선으로서의 배선으로, 집적 회로의 회로 배선의 합리화 등을 위해 전원 배선 등을 통합하여 능동 영역 (3) 상에 알루미늄 등에 의해 환상으로 형성된 배선으로서, 능동 영역 (3) 에 형성된 집적 회로의 소정 부위에 전기적으로 접속되어 있다.

14 는 홈으로, 시일링 (11) 및 배선 (12) 을 보호층 (5) 으로 덮었을 때에 시일링 (11) 과 배선 (12) 사이의 보호층 (5) 에 형성되는 홈이다.

16 은 레지스트막으로, 재배선 (9) 을 형성할 때에 포토리소그래피에 의해 비교적 높은 점도를 갖는 레지스트제를 패터닝하여 형성되는 마스크 부재로서, 레지스트제를 반도체 웨이퍼 (1) 의 전체면에 도포하여 프리베이크에 의해 열 경화시킨 후에, 자외선 등의 빛에 의한 노광에 의해 노광된 부분이 변질되어 현상액에 용해되는 특성을 갖는 포지티브형의 감광성을 갖고 있다.

도 1 및 도 2 는, 본 실시예를 설명하기 위해 과장하여 그린 설명도이기 때문에, 실제 치수와 다른 상태로 그리고 있지만, 실제 치수는 매우 작은 것으로서, 예컨대, 시일링 (11) 이나 배선 (12) 의 높이는 2㎛ 정도, 시일링 (11) 과 배선 (12) 의 간격은 2㎛ 정도, 보호층 (5) 의 두께는 1㎛ 미만으로 형성되어 있다.

이와 같이, 본 실시예의 홈 (14) 은 보호층 (5) 의 형성에 의해 폭이 좁혀져 깊이를 폭으로 나눈 애스펙트비가 0.5 이상이 되어, 레지스트막 (16) 의 형성시에 홈 (14) 에 공기 등을 휩쓸어 레지스트막 (16) 을 파괴시키는 확률이 높아지기 때문에, 이 홈 (14) 을 덮도록 보호막 (7) 을 형성한다.

이 경우에, 보호막 (7) 의 에지 (7a) 는 시일링 (11) 의 폭 방향의 중앙부에 위치하도록 하고, 시일링 (11) 의 폭은 보호막 (7) 의 에지 (7a) 의 제작 정밀도의 상하한의 폭과 동등하게 하면 된다. 예컨대, 에지 (7a) 의 제작 정밀도가 ±3㎛ 인 경우에, 시일링 (11) 의 폭은 제작 정밀도의 상하한의 폭인 6㎛ 로 설정한다.

이와 같이 하면, 에지 (7a) 가 시일링 (11) 을 초과하여 다이싱 영역 (4) 측으로 어긋나 다이싱 영역 (4) 의 폭이 좁아지거나 능동 영역 (3) 의 단부에 걸려 에지 (7a) 를 양호한 품질로 형성할 수 없게 되거나, 또 에지 (7a) 가 시일링 (11) 에 도달하지 않아 홈 (14) 을 피복할 수 없게 되는 것을 방지하여 에지 (7a) 를 항상 시일링 (11) 의 평탄한 상면 상에 위치시켜서 양호한 품질로 형성할 수 있음과 함께, 홈 (14) 을 확실히 보호막 (7) 으로 덮을 수 있기 때문이다.

또, 본 실시예의 보호막 (7) 은 상기한 유기 재료로, 1.5 기압 이상의 내압성을 구비하도록 보호막 (7) 의 재료 및 막 두께를 설정하는 것이 바람직하다.

요컨대, 레지스트막 (16) 을 형성할 때의 레지스트제의 도포 후에 있어서의 경화를 위한 프리베이크시의 열처리 온도는 100∼150℃ 이고, 이 열처리 온도에 의해 보호막 (7) 을 형성할 때에 홈 (14) 에 가두어진 공기 등의 기체는 동등한 용적 변화로 인하여 1.27∼1.44 기압으로 상승하고, 이에 견디기 위해서는 1.5 기압 이상의 내압성을 요하기 때문이다.

또한, 본 실시예에서는 보호막 (7) 을 유기 재료로 형성하는 것으로서 설명하지만, 보호막 (7) 을 형성하는 재료는 질화규소나 2산화규소 등의 무기 재료이어 도 된다. 요컨대, 보호막 (7) 으로서의 기능을 구비하고, 보호막 (7) 을 형성한 후에 1.5 기압 이상의 내압성을 갖는 막을 형성할 수 있는 재료라면 어떠한 재료이어도 된다.

이하에, 본 실시예의 반도체 웨이퍼 (1) 에 의한 반도체 장치의 제조 방법에 대하여 설명한다.

원기둥 형상의 실리콘을 슬라이스하여 형성된 원형의 반도체 기판 (2) 의 복수의 능동 영역 (3) 의 중앙부에 도시하지 않은 집적 회로를 형성한 반도체 웨이퍼 (1) 를 준비하고, 반도체 기판 (2) 의 표면측의 전체면에 스퍼터링법 등에 의해 알루미늄막을 퇴적하고, 이것을 시일링 (11), 배선 (12) 및 전극 패드 (6) 의 소정의 형상으로 에칭하여 능동 영역 (3) 상에 시일링 (11), 배선 (12) 및 전극 패드 (6) 를 형성한다.

시일링 (11) 등을 형성한 후에, CVD (Chemical Vapor Deposition) 법 등에 의해 2산화규소로 이루어지는 보호층 (5) 을 형성하고, 전극 패드 (6) 의 부위 및 다이싱 영역 (4) 의 보호층 (5) 을 에칭에 의해 제거한다.

이 때, 시일링 (11) 과 배선 (12) 사이의 보호층 (5) 에 홈 (14) 이 형성된다.

보호층 (5) 및 전극 패드 (6) 상에 스핀 코트법 등에 의해 이미드 수지로 이루어지는 보호막 (7) 을 형성하고, 에칭에 의해 전극 패드 (6) 의 부위를 제거하여 전극 패드 (6) 에 도달하는 스루 홀 (9a) 을 형성함과 함께, 시일링 (11) 의 폭 방향의 중앙부보다 다이싱 영역 (4) 측의 부위의 보호막 (7) 을 제거하여 보호층 (5) 의 단부를 노출시켜, 홈 (14) 을 덮는 보호막 (7) 을 형성한다.

반도체 기판 (2) 의 표면측의 전체면에 스퍼터링법 등에 의해 시드층 (8) 을 형성하여 노출되어 있는 보호층 (5) 및 보호막 (7), 전극 패드 (6) 를 시드층 (8) 으로 덮는다.

리소그래피 등에 의해 시드층 (8) 상에 레지스트막 (16) 을 형성하여 재배선 (9) 을 형성하는 부위 이외의 영역을 마스킹하고, 노출되어 있는 시드층 (8) 상에 시드층 (8) 을 일방의 전극으로서 구리를 전해 도금법에 의해 노출시켜, 전극 패드 (6) 에 전기적으로 접속하는 재배선 (9) 을 형성한다.

이 때, 레지스트막 (16) 형성을 위한 프리베이크에 있어서, 온도가 상승했다고 해도 보호막 (7) 이 충분한 내압성을 갖고 있기 때문에, 보호막 (7) 의 형성시에 홈 (14) 에 잔류된 기체가 있었다 하더라도 그 압력 상승에 의해 보호막 (7) 이 파괴되는 일은 없어, 레지스트막 (16) 에 파괴가 생기는 일도 없다.

박리제를 사용하여 레지스트막 (16) 을 제거하고, 노출된 시드층 (8) 을 산소 가스 분위기 중에서의 플라즈마 에칭 등에 의해 제거하여 보호층 (5) 의 단부를 노출시킨다.

그리고, 반도체 웨이퍼 (1) 의 다이싱 영역 (4) 을 보호층 (5) 의 단부를 검출하거나 하여 인식하고, 다이싱 영역 (4) 을 다이싱 쏘오 등에 의해 절단하여 개개의 조각으로 분할하여, 본 실시예의 반도체 웨이퍼 (1) 에 의해 제조된 반도체 장치가 형성된다.

그 후, 본 실시예의 반도체 장치는, 재배선 (9) 의 소정의 부위에 와이어본 딩에 의해 와이어를 접합한 후에 에폭시 수지 등의 밀봉 수지로 밀봉된다.

또한, 본 실시예의 반도체 장치의 형성은 상기에 의하지 않고, 재배선 (9) 을 형성하여 레지스트막 (16) 을 제거한 후에, 다시 리소그래피 등에 의해 다이싱 영역 (4) 근방에 절단 위치를 나타내는 식별 마크나 재배선 (9) 의 소정의 부위에 포스트를 형성하고, 시드층 (8) 을 제거하여 밀봉 수지로 반도체 기판 (2) 의 표면측을 밀봉하고, 그 후, 식별 마크에 기초하여 반도체 웨이퍼 (1) 의 다이싱 영역 (4) 을 다이싱 쏘오 등에 의해 절단하여 개개의 조각으로 분할된 반도체 장치를 형성하도록 해도 된다.

이상 설명한 바와 같이, 본 실시예에서는, 반도체 웨이퍼의 능동 영역에 형성한 시일링과 배선 사이의 보호층에 형성되는 홈의 애스펙트비가 0.5 이상인 경우에, 이 홈을 보호막으로 덮도록 함으로써, 반도체 웨이퍼를 개개의 조각으로 분할할 때에 보호층에 생기는 크랙의 진행을 방지하기 위한 시일링과, 집적 회로의 회로 배선의 합리화를 위한 배선을 접근시켜 배치했다 하더라도, 이들 사이에 형성되는 홈을 덮는 보호막에 의해 홈에 잔류한 기체에 의한 레지스트막의 파괴를 방지할 수 있어, 예기치 않은 부위에 부정형으로 도금이 석출되는 일이 없어져, 외관 불량이나 재배선의 도금 두께의 편차의 발생을 방지할 수 있다.

또, 보호막의 에지를 시일링의 폭 방향의 중앙부에 위치하게 함으로써, 시일링의 평탄한 상면 상에 에지를 위치하게 하여 품질이 양호한 보호막을 갖는 반도체 웨이퍼를 얻을 수 있음과 함께, 홈을 보호막으로 확실히 덮을 수 있다.

또한, 시일링의 폭을 보호막의 에지의 제작 정밀도의 폭과 동등하게 함으로 써, 보호막의 에지를 항상 시일링의 평탄한 상면 상에 위치하게 할 수 있다.

또한, 보호막의 내압성을 1.5 기압 이상으로 함으로써, 레지스트막의 프리베이크시의 온도가 150℃ 였다 하더라도, 보호막의 파괴를 확실히 방지할 수 있다.

또한, 보호막을 폴리이미드 수지나 에폭시 수지, 폴리벤조옥사졸 수지 등의 유기 재료로 형성하도록 함으로써, 상기의 내압성을 갖는 보호막을 용이하게 형성할 수 있다.

또한, 본 실시예에서는 시일링이나 배선은 능동 영역의 가장자리부의 전체 둘레에 환상으로 형성하는 것으로서 설명했지만, 시일링이나 배선의 열 팽창에 기인하는 무기 보호막 등의 파손을 방지하기 위해 각각의 일부에 노치부나 중복부를 형성하도록 해도 된다.

[실시예 2]

도 3 은 실시예 2 의 반도체 웨이퍼의 일부를 나타내는 상면에서 본 설명도, 도 4 는 실시예 2 의 반도체 웨이퍼의 부분 단면을 나타내는 설명도이다.

또한, 도 4 는 도 3 에 있어서의 B-B 단면선을 따른 부분 단면의 재배선을 형성한 후의 상태를 확대하여 나타내고, 도 3 은 재배선을 형성한 후에 레지스트막을 제거한 상태로 나타내고 있다.

또, 상기 실시예 1 과 동일한 부분은, 동일한 부호를 붙여 그 설명을 생략한다.

도 3, 도 4 에 있어서, 21 은 가이드홈이고, 능동 영역 (3) 과 다이싱 영역 (4) 을 덮는 보호층 (5) 의 능동 영역 (3) 의 외측과 다이싱 영역 (4) 사이를 에칭 등에 의해 파고, 반도체 기판 (2) 의 표면을 노출시켜 형성된 환상의 홈으로서, 다이싱 영역 (4) 을 다이싱 쏘오 등에 의해 절단할 때에 다이싱 영역 (4) 을 식별하여 절단 부위를 나타내는 기능, 및 다이싱 영역 (4) 과 능동 영역 (3) 의 보호층 (5) 을 분리하여 절단시에 보호층 (5) 의 단부에 생기는 크랙의 진행을 막아 크랙이 집적 회로에 미치는 것을 방지하는 기능을 갖고 있다.

본 실시예의 가이드홈 (21) 은, 반도체 장치의 소형화나 제조수의 증대 등을 위해, 애스펙트비가 0.5 이상이 되도록 형성되고, 상기 실시예 1 과 동일한 이유로 가이드홈 (21) 을 덮도록 보호막 (7) 이 형성된다.

이 때문에, 본 실시예의 다이싱 영역 (4) 은, 인접하는 능동 영역 (3) 사이의 보호막 (7) 의 에지 (7a) 의 사이로서 설정되어 있다.

또, 본 실시예의 보호막 (7) 은 상기 실시예 1 과 동일한 유기 재료로 형성되고, 1.5 기압 이상의 내압성을 구비하도록 설정되어 있다.

능동 영역 (3) 의 중앙부에 집적 회로를 형성한 반도체 웨이퍼 (1) 를 준비하는 공정은 상기 실시예 1 과 동일하다.

준비된 반도체 웨이퍼 (1) 의 반도체 기판 (2) 의 표면측의 전체면에 스퍼터링법 등에 의해 알루미늄막을 퇴적하고, 이것을 전극 패드 (6) 의 소정의 형상으로 에칭하여 능동 영역 (3) 상에 전극 패드 (6) 를 형성한다.

전극 패드 (6) 를 형성한 후에, CVD 법 등에 의해 반도체 기판 (2) 의 표면 측의 전체면에 2산화규소로 이루어지는 보호층 (5) 을 형성하고, 에칭에 의해 전극 패드 (6) 의 부위를 제거함과 함께, 능동 영역 (3) 과 다이싱 영역 (4) 사이의 가이드홈 (21) 을 형성하는 영역의 보호층 (5) 을 파 반도체 기판 (2) 의 표면을 노출시켜, 능동 영역 (3) 의 외측에 가이드홈 (21) 을 형성한다.

실시예 1 과 동일하게 하여 보호층 (5) 등 및 전극 패드 (6) 상에 보호막 (7) 을 형성하고, 에칭에 의해 스루 홀 (9a) 을 형성함과 함께, 가이드홈 (21) 의 외측에 존재하는 다이싱 영역 (4) 의 보호막 (7) 을 제거하여 보호층 (5) 을 노출시켜, 가이드홈 (21) 을 덮는 보호막 (7) 을 형성한다.

실시예 1 과 동일하게 하여 시드층 (8) 을 형성하고, 노출되어 있는 보호층 (5) 및 보호막 (7), 전극 패드 (6) 를 시드층 (8) 으로 덮는다.

실시예 1 과 동일하게 하여 레지스트막 (16) 을 형성하고, 전해 도금법에 의해 재배선 (9) 을 형성한다.

이 때, 레지스트막 (16) 형성을 위한 프리베이크에 있어서, 온도가 상승했다고 해도 보호막 (7) 이 충분한 내압성을 갖고 있기 때문에, 보호막 (7) 의 형성시에 가이드홈 (21) 에 잔류한 기체가 있었다 하더라도 그 압력 상승에 의해 보호막 (7) 이 파괴되는 일은 없어, 레지스트막 (16) 에 파괴가 생기는 일도 없다.

그 후의 공정은, 상기 실시예 1 과 동일하기 때문에, 그 설명을 생략한다.

이와 같이 하여 본 실시예의 반도체 웨이퍼 (1) 에 의해 제조된 반도체 장치가 형성된다.

이 경우에, 반도체 웨이퍼 (1) 의 다이싱 영역 (4) 의 검출은, 가이드홈 (21) 의 검출에 의해 이루어진다.

또, 본 실시예의 반도체 장치의 형성은 상기 실시예 1 에서 설명한 바와 동일하게, 밀봉 수지로 반도체 웨이퍼 (1) 의 표면측을 밀봉한 후에 개개의 조각으로 분할하여 형성하도록 해도 된다.

이상 설명한 바와 같이, 본 실시예에서는, 반도체 웨이퍼의 능동 영역의 외측에 형성한 가이드홈의 애스펙트비가 0.5 이상인 경우에, 이 가이드홈을 보호막으로 덮도록 함으로써, 가이드홈에 의해 반도체 웨이퍼를 개개의 조각으로 분할할 때에 보호층에 생기는 크랙의 진행을 방지함과 함께, 가이드홈을 덮는 보호막에 의해 가이드홈에 잔류한 기체에 의한 레지스트막의 파괴를 방지할 수 있어, 예기치 않은 부위에 부정형으로 도금이 석출되는 일이 없어져, 외관 불량이나 재배선의 도금 두께의 편차의 발생을 방지할 수 있다.

또, 보호막을 폴리이미드 수지나 에폭시 수지, 폴리벤조옥사졸 수지 등의 유기 재료로 형성하고, 그 내압성을 1.5 기압 이상으로 함으로써, 레지스트막의 프리베이크시의 온도가 150℃ 였다 하더라도, 보호막의 파괴를 확실히 방지할 수 있음과 함께, 상기의 내압성을 갖는 보호막을 용이하게 형성할 수 있다.

또한, 상기 각 실시예에서는, 보호층으로 덮인 홈이나 가이드홈의 애스펙트비가 0.5 이상인 홈을 보호막으로 덮는 것으로서 설명했지만, 애스펙트비가 0.5 이상인 홈을 보호막으로 메우도록 해도 상기 각 실시예와 동일한 효과를 얻을 수 있다.

또, 상기 각 실시예에서는, 웨이퍼 레벨 칩 사이즈 패키지형의 반도체 장치 의 제조에 사용하는 반도체 웨이퍼를 예로 설명했지만, 범프 전극을 갖는 IC 칩의 제조에 사용하는 반도체 웨이퍼의 경우도 동일하다.

이에 따라, 본 발명은 애스펙트비가 0.5 이상인 홈을 덮는 보호막에 의해 홈에 잔류한 기체에 의한 레지스트막의 파괴를 방지할 수 있어, 예기치 않은 부위에 부정형으로 도금이 석출되는 일이 없어져, 외관 불량이나 재배선의 도금 두께의 편차를 방지할 수 있다는 효과가 얻어진다.

Claims

집적 회로를 형성한 복수의 능동 영역과, 인접하는 상기 능동 영역 사이에 형성된 다이싱 영역과, 상기 능동 영역의 가장자리부에 형성된 시일링과, 상기 시일링의 내측에 접근하여 형성된 제 1 배선과, 상기 능동 영역을 덮는 보호층과, 상기 능동 영역의 보호층 상에 형성된 보호막과, 상기 보호막 상에 형성되고 상기 집적 회로에 전기적으로 접속되는 제 2 배선을 구비하고,

상기 시일링과 상기 제 1 배선 사이의 상기 보호층에 형성된 홈의 애스펙트비가 0.5 이상인 경우에, 상기 홈을 상기 보호막으로 덮는 것을 특징으로 하는 반도체 웨이퍼.
제 1 항에 있어서,

상기 보호막의 에지가, 상기 시일링의 폭 방향의 중앙부에 위치하고 있는 것을 특징으로 하는 반도체 웨이퍼.
제 2 항에 있어서,

상기 시일링의 폭이, 상기 보호막의 에지의 제작 정밀도의 상하한의 폭과 동등한 것을 특징으로 하는 반도체 웨이퍼.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

상기 보호막이 1.5 기압 이상의 내압성을 구비하는 것을 특징으로 하는 반도체 웨이퍼.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

상기 보호막이 폴리이미드 수지와 에폭시 수지와 폴리벤조옥사졸 수지 중 어느 하나의 재료로 형성되어 있는 것을 특징으로 하는 반도체 웨이퍼.
집적 회로를 형성한 복수의 능동 영역과, 인접하는 상기 능동 영역 사이에 형성된 다이싱 영역과, 상기 능동 영역과 다이싱 영역을 덮는 보호층과, 상기 보호층의 상기 능동 영역의 외측을 파서 형성된 가이드홈과, 상기 능동 영역의 보호층 상을 덮는 보호막과, 상기 보호막 상에 형성되고 상기 집적 회로에 전기적으로 접속되는 제 2 배선을 구비하고,

상기 가이드홈의 애스펙트비가 0.5 이상인 경우에, 상기 가이드홈을 상기 보호막으로 덮는 것을 특징으로 하는 반도체 웨이퍼.
제 6 항에 있어서,

상기 보호막이 폴리이미드 수지와 에폭시 수지와 폴리벤조옥사졸 수지 중 어느 하나의 재료로 형성되고, 또한 1.5 기압 이상의 내압성을 구비하는 것을 특징으로 하는 반도체 웨이퍼.
제 1 항 내지 제 5 항 중 어느 한 항에 기재된 반도체 웨이퍼의 다이싱 영역을 절단하여 개개의 조각으로 형성된 것을 특징으로 하는 반도체 장치.
제 6 항 또는 제 7 항에 기재된 반도체 웨이퍼의 가이드홈 사이의 다이싱 영역을 절단하여 개개의 조각으로 형성된 것을 특징으로 하는 반도체 장치.