KR20060121228A - 레벨 시프트 회로와 이것을 이용한 액추에이터 장치 및광스위치 시스템 - Google Patents

Abstract

입력 전압의 고전위 레벨과 저전위 레벨의 양쪽을 시프트하는 레벨 시프트 회로, 이것을 이용한 마이크로 액추에이터 및 광 스위치가 개시된다. +5V 전원과 0V 전원에 접속되는 CMOS 인버터(11)는, 입력 신호에 따라, +5V를 H레벨로 하고 0V를 L레벨로 하는 출력 전압을 얻는다. +15V 전원과 0V 전원에 접속되는 단일 채널 MOS 인버터(12)는, CMOS 인버터(11)의 출력 전압에 따라, +15V를 H레벨로 하고 0V를 L레벨로 하는 출력 전압을 얻는다. +15V 전원과 -15V 전원에 접속되는 단일 채널 MOS 인버터(13)는, +15V를 H레벨로 하고 -15V를 L레벨로 하는 출력 전압을 얻는다. 인버터(12)는, 구동 소자로서 NMOS 트랜지스터(Q4)를 갖는다. 인버터(13)는, 구동 소자로서 역도전형의 PMOS 트랜지스터(Q5)를 갖는다.

레벨 시프트, 액추에이터, 광스위치

Description

레벨 시프트 회로와 이것을 이용한 액추에이터 장치 및 광스위치 시스템{LEVEL SHIFT CIRCUIT, ACTUATOR APPARATUS USING THE SAME, AND OPTICAL SWITCH SYSTEM}

본 발명은, 입력 신호의 전압치를 변환하여 다른 전압치로서 출력하는 레벨 시프트 회로와 이것을 이용한 액추에이터 장치 및 광스위치 시스템에 관한 것이다.

일본 특허 제2544815호 공보에는, 1칩의 IC에 모놀리식화된 회로에 의해 입력 전압의 고전위 레벨과 저전위 레벨의 양쪽을 시프트할 수 있는 레벨 시프트 회로가 개시되어 있다.

이 종래의 레벨 시프트 회로는, 초단 회로부와, 제 1의 중단 회로부와, 제 2의 중단 회로부와, 종단 회로부를 구비하고, 1칩의 반도체 집적 회로에 모놀리식화되어 있다. 상기 초단 회로부는, 제 1의 고전위 전원(+5V)과 제 1의 저전위 전원(0V)에 접속되는 인버터를 포함하고, 입력 신호에 응답하여 상기 제 1의 고전위 전원의 전압 레벨(+5V)을 H레벨로 하고 상기 제 1의 저전위 전원의 전압 레벨(0V)을 L레벨로 하는 출력 전압을 얻는다. 상기 제 1의 중단 회로부는, 상기 제 1의 고전위 전원(+5V)과 상기 제 1의 저전위 전원의 전압 레벨(0V)보다도 낮은 제 2의 저전위 전원(-10V)에 접속되는 인버터를 포함하고, 상기 초단 회로부의 출력 전압에 응답하여 상기 입력 신호와 역논리의 출력 전압으로서, 상기 제 1의 고전위 전원의 전압 레벨(+5V)을 H레벨로 하고 상기 제 2의 저전위 전원의 전압 레벨(-10V)을 L레벨로 하는 출력 전압을 얻는다. 제 2의 중단 회로부는, 상기 제 1의 고전위 전원의 전압 레벨(+5V)보다도 높은 제 2의 고전위 전원(+10V)과 상기 제 1의 저전위 전원(0V)에 접속되는 인버터를 포함하고, 상기 초단 회로부가 출력 전압에 응답하여 상기 입력 신호와 역논리의 출력 전압으로서, 상기 제 2의 고전위 전원(+10V)의 전압 레벨을 H레벨로 하고 상기 제 1의 저전위 전원의 전압 레벨(0V)을 L레벨로 하는 출력 전압을 얻는다. 상기 종단 회로부는, 상기 제 2의 고전위 전원(+10V)과 상기 제 2의 저전위 전원(-10V)에 접속되는 인버터를 포함하고, 상기 제 1의 중단 회로부의 출력 전압과 상기 제 2의 중단 회로부의 출력 전압에 응답하여 상기 입력 신호와 동일 논리의 출력 전압으로서, 상기 제 2의 고전위 전원의 전압 레벨(+10V)을 H레벨로 하고 상기 제 2의 저전위 전원의 전압 레벨(-10V)을 L레벨로 하는 출력 전압을 얻는다.

그런데, 미세가공(micromachining) 기술의 진전에 수반하여, 다양한 분야에 있어서 액추에이터의 중요성이 높아지고 있다. 마이크로 액추에이터가 이용되고 있는 분야의 한 예로서, 예를 들면, 광통신 등에 이용되어 광로를 전환하는 광스위치를 들 수 있다. 이와 같은 광스위치의 한 예로서, 예를 들면, 일본 특개2001-42233호 공보 및 일본 특개2003-334798호 공보에 개시된 광스위치를 들 수 있다.

일본 특개2001-42233호 공보 및 일본 특개2003-334798호 공보에 개시된 각 광스위치에서 채용되고 있는 마이크로 미러를 이동시키는 각 마이크로 액추에이터 는, 고정부에 대해 이동 가능하게 된 가동부를 가지며, 스프링력으로 가동부가 상방 위치(마이크로 미러가 입사광을 반사시키는 위치)로 복귀하도록 구성되어 있다. 그리고, 고정부에 제 1의 전극부(고정 전극)가 배치되고, 가동부에 제 2의 전극부(가동 전극)가 배치되어 있다. 제 1 및 제 2의 전극부 사이에 전압을 인가하여 양자의 사이에 정전력을 발생시킴으로써, 가동부가 하방 위치인 마이크로 미러가 입사광을 그대로 통과시키는 위치로 이동되어 지지된다. 제 1 및 제 2의 전극부 사이에의 전압의 인가를 정지하면, 스프링력에 의해 가동부가 상방 위치로 복귀한다.

그러나, 일본 특허 제2544815호 공보에 개시된 레벨 시프트 회로에서는, 중단에 2개의 회로부(제 1 및 제 2의 중단 회로부)를 갖기 때문에, MOS 트랜지스터 등의 소자를 다수 필요로 하고 있다. 이 때문에, 미세화가 곤란하고, 또한, 제조시의 수율이 저하되고 있다.

또한, 레벨 시프트 회로는, 용도에 의해서는, 입력 전압의 고전위 레벨과 저전위 레벨과의 차가 비교적 큰 것이 요구된 경우가 있다. 이와 같은 경우, 해당 레벨 시프트 회로는, 고내압인 것이 요구된다. 예를 들면, 일본 특개2001-42233호 공보 및 일본 특개2003-334798호 공보에 개시되어 있는 광스위치에서 채용되고 있는 정전력을 이용하는 마이크로 액추에이터를 제어하기 위해, 레벨 시프트 회로를 이용하여 가동 전극과 고정 전극 사이에 전압을 공급하는 경우, 해당 전압은 비교적 큰 것이 요구되기 때문에, 해당 레벨 시프트 회로는 비교적 높은 내압을 갖는 것이 요구된다.

또한, 레벨 시프트 회로는, 일반적인 반도체장치와 마찬가지로, 구조가 간단 하고 제조가 용이한 것이 요구된다.

본 발명은, 이와 같은 사정을 감안하여 이루어진 것으로서, 입력 전압의 고전위 레벨과 저전위 레벨의 양쪽을 시프트할 수 있고, 게다가, 소자 수가 적어도 됨과 함께 구조가 간단하고, 미세화 및 고내압화가 용이함과 함께, 용이하게 제조할 수 있는 레벨 시프트 회로와 이것을 이용한 마이크로 액추에이터 및 광스위치를 제공하는 것을 목적으로 한다.

상기 과제를 해결하기 위해, 본 발명의 제 1의 양태에 의한 레벨 시프트 회로는, (a) 제 1의 고전위 전원과 제 1의 저전위 전원에 접속되는 CMOS 인버터를 포함하고, 입력 신호에 따라 상기 제 1의 고전위 전원의 전압 레벨 또는 이에 가까운 전압 레벨을 H레벨로 하고 상기 제 1의 저전위 전원의 전압 레벨 또는 이에 가까운 전압 레벨을 L레벨로 하는 출력 전압을 얻는 제 1의 회로부와, (b) 상기 제 1의 고전위 전원의 전압 레벨보다도 높은 제 2의 고전위 전원과 상기 제 1의 저전위 전원에 접속된 제 1의 단일 채널 MOS 인버터를 포함하고, 상기 제 1의 회로부의 출력 전압에 따라, 상기 제 2의 고전위 전원의 전압 레벨 또는 이에 가까운 전압 레벨을 H레벨로 하고 상기 제 1의 저전위 전원의 전압 레벨 또는 이에 가까운 전압 레벨을 L레벨로 하는 출력 전압을 얻는 제 2의 회로부와, (c) 상기 제 2의 고전위 전원과 상기 제 1의 저전위 전원의 전압 레벨보다도 낮은 제 2의 저전위 전원에 접속되는 제 2의 단일 채널 MOS 인버터를 포함하고, 상기 제 2의 회로부의 출력 전압에 따라, 상기 제 2의 고전위 전원의 전압 레벨 또는 이에 가까운 전압 레벨을 H레벨로 하고 상기 제 2의 저전위 전원의 전압 레벨 또는 이에 가까운 전압 레벨을 L레벨로 하는 출력 전압을 얻는 제 3의 회로부를 구비한 것이다. 그리고, 상기 제 1의 단일 채널 MOS 인버터는, 구동 소자로서 NMOS 트랜지스터를 가지며, 상기 제 2의 단일 채널 MOS 인버터는, 구동 소자로서 PMOS 트랜지스터를 갖는다.

본 발명의 제 2의 양태에 의한 레벨 시프트 회로는, 상기 제 1의 양태에 있어서, 해당 레벨 시프트 회로의 출력 전압을 상기 입력 신호와 동일 논리의 전압으로 하기 위한 인버터를 포함하는 제 4의 회로부를 또한 구비한 것이다.

본 발명의 제 3의 양태에 의한 레벨 시프트 회로는, 상기 제 2의 양태에 있어서, 상기 제 4의 회로부에 포함되는 상기 인버터는, 상기 제 2의 고전위 전원과 상기 제 2의 저전위 전원에 접속되고, 상기 제 4의 회로부는, 상기 제 3의 회로부의 출력 전압에 따라, 상기 제 2의 고전위 전원의 전압 레벨 또는 이에 가까운 전압 레벨을 H레벨로 하고 상기 제 2의 저전위 전원의 전압 레벨 또는 이에 가까운 전압 레벨을 L레벨로 하는 출력 전압을 취득하고, 상기 제 4의 회로부에 포함되는 상기 인버터는, 구동 소자로서 PMOS 트랜지스터를 갖는 제 3의 단일 채널 MOS 인버터인 것이다.

본 발명의 제 4의 양태에 의한 레벨 시프트 회로는, 상기 제 1 내지 제 3의 어느 하나의 양태에 있어서, 상기 각 회로부가 동일한 반도체 기판에 마련된 것이다.

본 발명의 제 5의 양태에 의한 레벨 시프트 회로는, 상기 제 4의 양태에 있어서, 상기 CMOS 인버터에 포함되는 NMOS 트랜지스터의 드레인 및 소스, 및, 상기 제 1의 단일 채널 MOS 인버터에 포함되는 NMOS 트랜지스터의 소스 및 드레인은, 동일한 P형 반도체 영역중에 배치되고, 상기 CMOS 인버터에 포함되는 PMOS 트랜지스터의 드레인 및 소스는, 제 1의 N형 웰 중에 배치되고, 상기 제 2의 단일 채널 MOS 인버터에 포함되는 5PMOS 트랜지스터의 드레인 및 소스는, 상기 제 1의 N형 웰과는 다른 제 2의 N형 웰 중에 배치된 것이다. 상기 제 1의 N형 웰과 상기 제 2의 N형 웰은, 동일 프로세스로 동시에 형성할 수 있다. 양자를 동시에 형성하면, 제조 공정을 간략화할 수 있기 때문에, 바람직하다.

본 발명의 제 6의 양태에 의한 마이크로 액추에이터 장치는, 고정부와 해당 고정부에 대해 이동할 수 있도록 마련된 가동부를 갖는 마이크로 액추에이터와, 상기 마이크로 액추에이터를 제어하는 제어 수단을 구비하고, 상기 고정부는 제 1의 전극부를 가지며, 상기 가동부는, 상기 제 1의 전극부와의 사이의 전압에 의해 정전력이 생길 수 있는 제 2의 전극부를 가지며, 상기 제어 수단은, 상기 제 1 내지 제 5의 어느 하나의 양태에 의한 레벨 시프트 회로를 포함하고, 해당 레벨 시프트 회로의 출력 전압에 의거하여 상기 제 1 및 제 2의 전극부 사이에 소망하는 전압을 공급하는 것이다.

본 발명의 제 7의 양태에 의한 광스위치 시스템은, 상기 제 6의 양태에 의한 마이크로 액추에이터 장치와, 상기 마이크로 액추에이터의 상기 가동부에 마련된 미러를 구비한 것이다.

이하에 설명하는 바와 같이, 본 발명에 의하면, 입력 전압의 고전위 레벨과 저전위 레벨의 양쪽을 시프트할 수 있고, 게다가, 소자 수가 적어도 됨과 함께 구조가 간단하고, 미세화 및 고내압화가 용이함과 함께, 용이하게 제조할 수 있는 레벨 시프트 회로와 이것을 이용한 마이크로 액추에이터 및 광스위치 시스템을 제공할 수 있다.

도 1은 본 발명의 제 1의 실시의 형태에 의한 레벨 시프트 회로를 도시하는 전기 회로도.

도 2는 본 발명의 제 1의 실시의 형태에 의한 레벨 시프트 회로의 구조의 한 예를 모식적으로 도시하는 개략 단면도.

도 3은 본 발명의 제 2의 실시의 형태에 의한 레벨 시프트 회로를 도시하는 전기 회로도.

도 4는 제 1 및 제 2의 실시의 형태에서의 제 1의 회로부의 입출력 특성을 도시하는 도면.

도 5는 제 1 및 제 2의 실시의 형태에서의 제 2의 회로부의 입출력 특성을 도시하는 도면.

도 6은 제 1 및 제 2의 실시의 형태에서의 제 3의 회로부의 입출력 특성을 도시하는 도면.

도 7은 제 2의 실시의 형태에서의 제 4의 회로부의 입출력 특성을 도시하는 도면.

도 8은 제 1의 실시의 형태의 변형예에 의한 레벨 시프트 회로를 도시하는 전기 회로도.

도 9는 제 1의 실시의 형태의 다른 변형예에 의한 레벨 시프트 회로를 도시하는 전기 회로도.

도 10은 본 발명의 제 3의 실시의 형태에 의한 광스위치 시스템을 도시하는 개략 구성도.

도 11은 본 발명의 제 3의 실시의 형태에 의한 광스위치 시스템에서 이용되고 있는 디바이스에 탑재되어 있는 하나의 광스위치를 모식적으로 도시하는 개략 평면도.

도 12는 도 11 중의 X11-X12선에 따른 개략 단면도.

도 13은 도 11 중의 X13-X14선에 따른 개략 단면도.

도 14는 도 11 중의 X15-X16선에 따른 개략 단면도.

도 15는 도 11 중의 Y11-Y12선에 따른 개략 단면도.

도 16은 도 11 중의 Y13-Y14선에 따른 개략 단면도.

도 17은 도 11 중의 Y15-Y16선에 따른 개략 단면도.

도 18은 도 11 중의 Y17-Y18선에 따른 개략 단면도.

도 19A 및 도 19B는 본 발명의 제 1의 실시의 형태에서의, 마이크로 액추에이터에 마련된 미러에 의한 광의 전환 상태를 모식적으로 도시하는 개략 측면도.

도 20은 본 발명의 제 1의 실시의 형태에서의, 광스위치 및 이것을 제어하는 제어 회로를 도시하는 전기 회로도.

도 21A, 도 21B, 도 21C는, 도 20 중의 각 부분의 신호 파형을 도시하는 도면.

도 22는 본 발명의 제 4의 실시의 형태에 의한 광스위치 시스템에서 이용되고 있는 디바이스에 탑재되어 있는 하나의 광스위치를 모식적으로 도시하는 개략 평면도.

도 23은 본 발명의 제 4의 실시의 형태에서의 제어 회로를 도시하는 전기 회로도.

이하, 본 발명에 의한 레벨 시프트 회로와 이것을 이용한 액추에이터 장치 및 광스위치 시스템에 관해, 도면을 참조하여 설명한다.

[제 1의 실시의 형태]

도 1은, 본 발명의 제 1의 실시의 형태에 의한 레벨 시프트 회로를 도시하는 전기 회로도이다.

본 실시의 형태에 의한 레벨 시프트 회로는, 도 1에 도시한 바와 같이, 입력 신호로서 0V 내지 +5V의 입력 전압을 받는 입력 단자(1)와, 레벨 시프트 후의 출력 신호로서 +15V 내지 -15V의 출력 전압을 출력하는 출력 단자(2)와, CMOS 인버터(11)를 포함하는 제 1의 회로부(A)와, 제 1의 단일 채널 MOS 인버터(12)를 포함하는 제 2의 회로부(B)와, 제 2의 단일 채널 MOS 인버터(13)를 포함하는 제 3의 회로부(C)를 구비하고 있다.

본 실시의 형태에서는, 제 1의 회로부(A)는, 하나의 CMOS 인버터(11)로 구성되어 있다. CMS 인버터(11)는, PMOS 트랜지스터(Q1)와, NMOS 트랜지스터(Q2)로 구성되어 있다.

PMOS 트랜지스터(Q1)의 소스는, +5V의 고전위 전원(제 1의 고전위 전원)(3)에 접속된다. PMOS 트랜지스터(Q1)의 드레인은, NMOS 트랜지스터(Q2)의 드레인에 접속되어 있다. NMOS 트랜지스터(Q2)의 소스는, 0V의 저전위 전원(제 1의 저전위 전원)(4)에 접속된다(즉, 접지된다). PMOS 트랜지스터(Q1)의 게이트 및 NMOS 트랜지스터(Q2)의 게이트는, 입력 단자(1)에 접속되어 있다. PMOS 트랜지스터(Q1)의 드레인과 NMOS 트랜지스터(Q2)의 드레인과의 접속 중점(中點)은, CMOS 인버터(11)의 출력 단자(본 실시의 형태에서는, 제 1의 회로부(A)의 출력 단자)로 되어 있고, 제 2의 회로부(B)의 후술하는 NMOS 트랜지스터(Q4)의 게이트(본 실시의 형태에서는, 제 2의 회로부(B)의 입력 단자)에 접속되어 있다. PMOS 트랜지스터(Q1)의 게이트 대향 영역(채널을 구성하는 영역)은, +5V의 고전위 전원(3)에 접속되어 있다. NMOS 트랜지스터(Q2)의 게이트 대향 영역은, 0V의 저전위 전원(4)에 접속되어 있다. 예를 들면, PMOS 트랜지스터(Q1)의 임계치는 -1.5V, NMOS 트랜지스터(Q2)의 임계치는 +1.5V로 설정되어 있다.

본 실시의 형태에서는, 제 2의 회로부(B)는, 하나의 단일 채널 MOS 인버터(12)로 구성되어 있다. 단일 채널 MOS 인버터(12)는, 부하로서의 디프레션형 NMOS 트랜지스터(Q3)와, 구동 소자로서의 인핸스먼트형 NMOS 트랜지스터(Q4)로 구성되어 있다. 다만, 단일 채널 MOS 인버터(12)에서는, 부하로서, 디프레션형 NMOS 트랜지스터(Q3)에 대신하여, 인핸스먼트형 NMOS 트랜지스터 또는 저항을 이용하여도 좋다.

NMOS 트랜지스터(Q3)의 드레인은, +15V의 고전위 전원(제 2의 고전위 전 원)(5)에 접속된다. NMOS 트랜지스터(Q3)의 소스는, NMOS 트랜지스터(Q4)의 드레인에 접속되어 있다. NMOS 트랜지스터(Q4)의 소스는, 0V의 저전위 전원(제 1의 저전위 전원)(4)에 접속된다. NMOS 트랜지스터(Q3)의 게이트는, NMOS 트랜지스터(Q3)의 소스와 NMOS 트랜지스터(Q4)의 드레인과의 접속 중점에 접속되어 있다. NMOS 트랜지스터(Q4)의 게이트는, 단일 채널 MOS 인버터(12)의 입력 단자(본 실시의 형태에서는, 제 2의 회로부(B)의 인력 단자)로 되어 있고, 전술한 바와 같이 제 1의 회로부(A)의 출력 단자에 접속되어 있다. NMOS 트랜지스터(Q3)의 소스와 NMOS 트랜지스터(Q4)의 드레인과의 접속 중점은, 단일 채널 MOS 인버터(12)의 출력 단자(본 실시의 형태에서는, 제 2의 회로부(B)의 출력 단자)로 되어 있고, 제 3의 회로부(C)의 후술하는 PMOS 트랜지스터(Q5)의 게이트(본 실시의 형태에서는, 제 3의 회로부(C)의 입력 단자)에 접속되어 있다. NMOS 트랜지스터(Q3)의 게이트 대향 영역 및 NMOS 트랜지스터(Q4)의 게이트 대향 영역은, 0V의 저전위 전원(4)에 접속된다. 예를 들면, NMOS 트랜지스터(Q3)의 임계치는 -3.3V, NMOS 트랜지스터(Q4)의 임계치는 +1.2V로 설정되어 있다.

본 실시의 형태에서는, 제 3의 회로부(C)는, 하나의 단일 채널 MOS 인버터(13)로 구성되어 있다. 단일 채널 MOS 인버터(13)는, 구동 소자로서의 인핸스먼트형 PMOS 트랜지스터(Q5)와, 부하로서의 디프레션형 PMOS 트랜지스터(Q6)로 구성되어 있다. 다만, 단일 채널 MOS 인버터(13)에서는, 부하로서, 디프레션형 PMOS 트랜지스터(Q6)에 대신하여, 인핸스먼트형 PMOS 트랜지스터 또는 저항을 이용하여도 좋다.

PMOS 트랜지스터(Q5)의 소스는, +15V의 고전위 전원(제 2의 고전위 전원)(5)에 접속된다. PMOS 트랜지스터(Q5)의 드레인은, PMOS 트랜지스터(Q6)의 소스에 접속되어 있다. PMOS 트랜지스터(Q6)의 드레인은, -15V의 저전위 전원(제 2의 저전위 전원)(6)에 접속된다. PMOS 트랜지스터(Q5)의 게이트는, 단일 채널 MOS 인버터(13)의 입력 단자(본 실시시의 형태에서는, 제 3의 회로부(C)의 입력 단자)로 되어 있고, 전술한 바와 같이 제 2의 회로부(B)의 출력 단자에 접속되어 있다. PMOS 트랜지스터(Q6)의 게이트는, PMOS 트랜지스터(Q5)의 드레인과 PMOS 트랜지스터(Q6)의 소스와의 접속 중점에 접속되어 있다. PMOS 트랜지스터(Q5)의 드레인과 PMOS 트랜지스터(Q6)의 소스와의 접속 중점은, 단일 채널 MOS 인버터(13)의 출력 단자(본 실시의 형태에서는, 제 3의 회로부(C)의 출력 단자)로 되어 있고, 출력 단자(2)에 접속되어 있다. PMOS 트랜지스터(Q5)의 게이트 대향 영역 및 PMOS 트랜지스터(Q6)의 게이트 대향 영역은, +15V의 고전위 전원(5)에 접속된다. 예를 들면, PMOS 트랜지스터(Q5)의 임계치는 -3.0V, PMOS 트랜지스터(Q6)의 임계치는 +5.0V로 설정되어 있다.

여기서, 본 실시의 형태에 의한 레벨 시프트 회로의 동작에 관해, 설명한다.

입력 단자(1)에 L레벨인 0V의 입력 신호가 인가되면, PMOS 트랜지스터(Q1)가 온 상태로 NMOS 트랜지스터(Q2)가 오프 상태로 되기 때문에, 제 1의 고전위 전압원(3)의 전압(+5V(H레벨))이, 제 1의 회로부(A)로부터 출력되고 제 2의 회로부(B)에 입력된다.

따라서, 제 2의 회로부(B)에서는, NMOS 트랜지스터(Q4)의 게이트에 +5V가 인 가되기 때문에, NMOS 트랜지스터(Q4)는 온 상태로 되고, 제 1의 저전위 전원의 전압(0V)에 가까운 전압(거의 0V, L레벨)이, 제 2의 회로부(B)로부터 출력되고 제 3의 회로부(C)에 입력된다. 또한, 단일 채널 MOS 인버터(12)에서의 부하인 NMOS 트랜지스터(Q3)는, 온 상태를 유지한다.

그 결과, 제 3의 회로부(C)에서는, PMOS 트랜지스터(Q5)의 게이트에 거의 0V가 인가되기 때문에, PMOS 트랜지스터(Q5)는 온 상태로 되고, 제 2의 고전위 전원(5)의 전압(+15V)에 가까운 전압(거의 +15V, H레벨)이 출력되어 출력 단자(2)에 주어진다. 또한, 단일 채널 MOS 인버터(13)에서의 부하인 PMOS 트랜지스터(Q6)는, 온 상태를 유지한다.

한편, 입력 단자(1)에 H레벨인 +5V의 입력 신호가 입력된 경우, 전술한 동작의 모든 논리가 반전한 동작으로 되고, PMOS 트랜지스터(Q1)가 오프 상태로 NMOS 트랜지스터(Q2)가 온 상태로 되어 제 1의 회로부(A)로부터 L레벨(0V)이 출력되고, NMOS 트랜지스터(Q3)가 온 상태를 유지한 채로 NMOS 트랜지스터(Q4)는 오프 상태로 되어 제 2의 회로부(B)로부터 H레벨(+15V)이 출력되고, PMOS 트랜지스터(Q6)가 온 상태를 유지한 채로 PMOS 트랜지스터(Q5)는 오프 상태로 되어, 제 3의 회로부(C)로부터 L레벨(거의 15V)이 출력되어 출력 단자(2)에 주어진다.

이와 같이 하여, 입력 단자(1)에 입력된 0V 내지 +5V의 입력 전압에 대해, 고저 양 전위에 관해 전압 레벨이 시프트한 +15V 내지 -15V의, 입력 전압과는 역논리의 출력 전압이 출력 단자(2)로부터 얻어지게 된다.

일본 특허 제2544815호 공보에 개시된 종래의 레벨 시프트 회로에서는 중단 에 2개의 회로부(제 1 및 제 2의 중단 회로부)가 필요하였음에 대해, 본 실시의 형태에서는, 중단에는, 단일 채널 MOS 인버터(B)로 구성된 하나의 회로부(B)밖에 존재하지 않기 때문에, 일본 특허 제2544815호 공보에 개시된 종래의 레벨 시프트 회로에 비하여, 소자 수가 대폭적으로 적어진다. 따라서, 본 실시의 형태에 의하면, 특허 문헌 1에 개시된 종래의 레벨 시프트 회로에 비하여, 미세화가 용이하게 됨과 함께, 제조시의 수율이 향상한다.

여기서, 본 실시의 형태에 의한 레벨 시프트 회로의 구조의 한 예에 관해, 도 2를 참조하여 설명한다. 도 2는, 이 구조를 모식적으로 도시한 개략 단면도이다.

도 2에 도시한 바와 같이, P형 반도체 기판(21)에는, 그 표면측에, 서로 다른 2개의 N웰(22, 23)이 형성되어 있다. N웰(22) 중에는, PMOS 트랜지스터(Q1)의 소스(P+형 확산 영역)(1S) 및 드레인(P+형 확산 영역)(1D)이 배치되어 있다. 또한, N웰(22) 중에는, N웰(22)을 전극(24)을 통하여 +5V의 고전위 전원(3)에 접속하기 위한 N+형 확산 영역(25)도 배치되어 있다. PMOS 트랜지스터(Q1)의 소스(1S)는, 전극(1s)을 통하여 전극(24)에 접속되어 있고, +5V의 고전위 전원(3)에 접속된다. PMOS 트랜지스터(Q1)의 게이트(1G)는, 입력 단자(1) 및 NMOS 트랜지스터(Q2)의 게이트(2G)에 접속되어 있다. PMOS 트랜지스터(Q1)의 드레인(1D)은, 전극(1d)을 통하여, 또는 전극(2d)을 통하여 NMOS 트랜지스터(Q2)의 드레인(2D)에 접속됨과 함께, NMOS 트랜지스터(Q4)의 게이트(4G)에 접속되어 있다.

P형 반도체 기판(P형 반도체 영역)(21)에는, 그 표면측에, NMOS 트랜지스 터(Q2)의 소스(N+형 확산 영역)(2S) 및 드레인(N+형 확산 영역)(2D), NMOS 트랜지스터(Q3)의 소스(N+형 확산 영역)(3S) 및 드레인(N+형 확산 영역)(3D), 및, NMOS 트랜지스터(Q4)의 소스(N+형 확산 영역)(4S) 및 드레인(N+형 확산 영역)(4D)이 배치되어 있다. 또한, P형 반도체 기판(21)의 표면측에는, P형 반도체 기판(21)을 전극(26)을 통하여 0V의 저전위 전원(접지)(4)에 접속하기 위한 P+형 확산 영역(27)도 배치되어 있다. NMOS 트랜지스터(Q2)의 소스(2S)는, 전극(2s)을 통하여 전극(26)에 접속되어 있다. NMOS 트랜지스터(Q4)의 소스(4S)는, 전극(4s)을 통하여 전극(26)에 접속되어 있다. 이로써, 각 소스(2S, 4S)가 0V의 저전위 전원(4)에 접속된다. NMOS 트랜지스터(Q4)의 드레인(4D)은, 전극(4d)을 통하여, 또는 전극(3s)을 통하여 NMOS 트랜지스터(Q3)의 소스(3S)에 접속됨과 함께, NMOS 트랜지스터(Q3)의 게이트(3G) 및 PMOS 트랜지스터(Q5)의 게이트(5G)에 접속되어 있다. NMOS 트랜지스터(Q3)의 드레인(3D)은, 전극(3d)을 통하여 +15V의 고전위 전원(5)에 접속된다.

N웰(23) 중에는, PMOS 트랜지스터(Q5)의 소스(P+형 확산 영역)(5S) 및 드레인(P+형 확산 영역)(5D), 및, PMOS 트랜지스터(Q6)의 소스(P+형 확산 영역)(6S) 및 드레인(P+형 확산 영역)(6D)이 배치되어 있다. 또한, N웰(23) 중에는, N웰(23)을 전극(28)을 통하여 +15V의 고전위 전원(5)에 접속하기 위한 N+형 확산 영역(29)도, 배치되어 있다. PMOS 트랜지스터(Q5)의 소스(5S)는, 전극(5s)을 통하여 전극(28)에 접속되어 있고, +15V의 고전위 전원(5)에 접속된다. PMOS 트랜지스터(Q5)의 드레인(5D)은, 전극(5d)을 통하여, 또는 전극(6s)을 통하여 PMOS 트랜지스터(Q6)의 소 스(6S)에 접속됨과 함께, PMOS 트랜지스터(Q6)의 게이트(6G) 및 출력 단자(2)에 접속되어 있다. PMOS 트랜지스터(Q6)의 드레인(6D)은, 전극(6d)을 통하여 -15V의 저전위 전원(6)에 접속된다.

이와 같이, 도 2에 도시한 예에서는, 제 1의 회로부(A)의 CMOS 인버터(11)에 포함되는 NMOS 트랜지스터(Q2)의 드레인(2D) 및 소스(2S), 및, 제 2의 회로부(B)의 단일 채널 MOS 인버터(13)에 포함되는 NMOS 트랜지스터(Q3, Q4)의 드레인(3D, 4D) 및 소스(3S, 4S)가, 동일한 P형 반도체 영역(P형 반도체 기판(21)) 중에, 통합하여 배치되어 있다. 또한, 제 1의 회로부(A)의 CMOS 인버터(11)에 포함되는 PMOS 트랜지스터(Q1)의 드레인(1D) 및 소스(1S)는, 제 1의 N형 웰(22) 중에 배치되어 있다. 또한, 제 3의 회로부(C)의 단일 채널 MOS 인버터(13)에 포함되는 PMOS 트랜지스터(Q5, Q6)의 드레인(5D, 6D) 및 소스(5S, 6S)는, 제 1의 N형 웰(22)과는 다른 제 2의 N형 웰(23) 중에, 통합하여 배치되어 있다.

따라서, 도 2에 도시한 예에서는, 필요한 반도체 영역의 수가 3개(즉, P형 반도체 기판(21), N웰(22) 및 N웰(23))로 매우 적어도 되고, 게다가, N형 웰(22)과 N형 웰(23)은 전기적으로 분리할 필요가 있지만, 프로세스적인 구조로는 동일한 것으로 좋아, 한번의 웰 확산으로 형성할 수 있다. 이 때문에, 도 2에 도시한 구조는 극히 간단하게 되어 있고 그 제조가 용이하게 됨과 함께, 용이하게 내압을 높일 수 있고, 또한, 래치 업이 생길 가능성도 극히 저감된다.

본 실시의 형태에서, 도 2에 도시한 바와 같은 간단한 구조를 실현할 수 있는 주된 이유는, 제 2의 회로부(B)의 인버터로서, NMOS 트랜지스터(Q4)를 구동 소 자로서 가지는 단일 채널 MOS 인버터(12)가 채용되고 있는 한편, 제 3의 회로부(C)의 인버터로서, NMOS 트랜지스터(Q4)와는 역도전형의 PMOS 트랜지스터(Q4)를 구동 소자로서 가지는 단일 채널 MOS 인버터(13)가 채용되고 있기 때문이다. 예를 들면, 본 실시의 형태에서, 단일 채널 MOS 인버터(13)를 CMOS 인버터로 치환하거나, 단일 채널 MOS 인버터(12, 13)를 각각 CMOS 인버터로 치환하거나 하면, 필요한 반도체 영역의 수가 쓸데없이 증대하거나 특별한 분리 확산 영역이 필요하게 되거나 한다. 또한, 전술한 바와 같은 구성을 채용함으로써 도 2에 도시한 바와 같은 간단한 구조를 실현할 수 있는 것은, 본 발명자의 연구의 결과로서 판명된 것이다.

그리고, 각 전원(3 내지 6)의 전압 레벨의 값이 전술한 예로 한정되는 것이 아닌 것은, 말할 필요도 없다.

[제 2의 실시의 형태]

도 3은, 본 발명의 제 2의 실시의 형태에 의한 레벨 시프트 회로를 도시하는 전기 회로도이다. 도 3에서, 도 1 중의 요소와 동일 또는 대응하는 요소에는 동일 부호를 붙이고, 그 중복되는 설명은 생략한다.

본 실시의 형태가 상기 제 1의 실시의 형태와 다른 곳은, 제 3의 회로부(C)와 출력 단자(2) 사이에, 제 4의 회로부(D)가 배치되어 있는 점뿐이다.

본 실시의 형태에서는, 제 4의 회로부(D)는, 제 3의 회로부(C)의 단일 채널 MOS 인버터(13)와 동일한 구성을 갖는 단일 채널 MOS 인버터(14)로 구성되어 있다. 즉, 단일 채널 MOS 인버터(14)는, 구동 소자로서의 인핸스먼트형 PMOS 트랜지스터(Q7)와, 부하로서의 디프레션형 PMOS 트랜지스터(Q8)로 구성되어 있다. 다만, 단 일 채널 MOS 인버터(14)에서는, 부하로서, 디프레션형 PMOS 트랜지스터(Q8)에 대신하여, 인핸스먼트형 PMOS 트랜지스터 또는 저항을 이용하여도 좋다.

PMOS 트랜지스터(Q7)의 소스는, +15V의 고전위 전원(제 2의 고전위 전원)(5)에 접속된다. PMOS 트랜지스터(Q7)의 드레인은, PMOS 트랜지스터(Q8)의 소스에 접속되어 있다. PMOS 트랜지스터(Q8)의 드레인은, -15V의 저전위 전원(제 2의 저전위 전원)(6)에 접속된다. PMOS 트랜지스터(Q7)의 게이트는, 단일 채널 MOS 인버터(14)의 입력 단자(본 실시의 형태에서는, 제 4의 회로부(D)의 입력 단자)로 되어 있고, 제 3의 회로부(C)의 출력 단자(단일 채널 MOS 인버터(13)의 출력 단자, 즉, PMOS 트랜지스터(Q5)의 드레인과 PMOS 트랜지스터(Q6)의 소스와의 접속 중점)에 접속되어 있다. PMOS 트랜지스터(Q8)의 게이트는, PMOS 트랜지스터(Q7)의 드레인과 PMOS 트랜지스터(Q8)의 소스와의 접속 중점에 접속되어 있다. PMOS 트랜지스터(Q7)의 드레인과 PMOS 트랜지스터(Q8)의 소스와의 접속 중점은, 단일 채널 MOS 인버터(14)의 출력 단자(본 실시의 형태에서는, 제 4의 회로부(D)의 출력 단자)로 되어 있고, 출력 단자(2)에 접속되어 있다. PMOS 트랜지스터(Q7)의 게이트 대향 영역 및 PMOS 트랜지스터(Q8)의 게이트 대향 영역은, +15V의 고전위 전원(5)에 접속된다. 예를 들면, PMOS 트랜지스터(Q7)의 임계치는 -3.0V, PMOS 트랜지스터(Q8)의 임계치는 +5.0V로 설정되어 있다.

본 실시의 형태에 의하면, 제 4의 회로부(D)에 의해, 제 3의 회로부(C)의 출력 전압과 역논리의 전압이 출력되고, 이 역논리의 전압이 출력 단자(2)에 주어진다. 따라서, 상기 제 1의 실시의 형태에서는, 입력 단자(1)에의 입력 전압(0V 내지 +5V) 과는 역논리의 출력 전압(+15V 내지 -15V)이 출력 단자(2)로부터 얻어짐에 대해, 본 실시의 형태에서는, 입력 단자(1)에의 입력 전압(0V 내지 +5V)과 동일 논리의 출력 전압( -15V 내지 +15V)이 출력 단자(2)로부터 얻어진다. 따라서, 본 실시의 형태에 의한 레벨 시프트 회로는, 입력 전압에 대해 동일 논리의 출력 전압을 이용하는 용도에 적합하다.

또한, 본 실시의 형태에 의하면, 상기 제 1의 실시의 형태와 같은 이점을 얻을 수 있다.

또한, 본 실시의 형태에 의하면, 제 4의 회로부(D)를 마련함에 의해, 출력 단자(2)로부터의 출력 전압의 H레벨 및 L레벨을 각각 정확하게 제 2의 고전위 전원(5)의 전압 레벨(+15V) 및 제 2의 저전위 전원(6)의 전압 레벨( -15V)로 할 수 있다는 이점도 얻을 수 있다.

이 점에 관해, 도 4 내지 도 7를 참조하여 설명한다. 도 4는 제 1 및 제 2의 실시의 형태에서의 제 1의 회로부(A)의 입출력 특성을 도시하는 도면, 도 5는 제 1 및 제 2의 실시의 형태에서의 제 2의 회로부(B)의 입출력 특성을 도시하는 도면, 도 6은 제 1 및 제 2의 실시의 형태에서의 제 3의 회로부(C)의 입출력 특성을 도시하는 도면, 도 7은 제 2의 실시의 형태에서의 제 4의 회로부(D)의 입출력 특성을 도시하는 도면이다.

제 1의 회로부(A)는, 무비율형(無比率型) 인버터인 CMOS 인버터(11)로 구성되어 있음에 의해 도 4에 도시한 입출력 특성을 갖고 있기 때문에, 도 4에서 알 수 있는 바와 같이, 제 1의 회로부(A)에 대한 입력 전압 범위(즉, 입력 단자(1)에의 입력 전압 범위)(0V 내지 +5V)에 대해, 제 1의 회로부(A)의 출력 전압 범위는, 정확하게 0V 내지 +5V가 된다.

제 2의 회로부(B)는, 비율형(比率型) 인버터인 단일 채널 MOS 인버터(12)로 구성되어 있음에 의해 도 5에 도시한 입출력 특성을 갖고 있기 때문에, 도 5에서 알 수 있는 바와 같이, 제 1의 회로부(A)의 출력 전압의 범위(즉, 제 2의 회로부(B)의 입력 전압 범위)(0V 내지 +5V)에 대해, 제 2의 회로부(B)의 출력 전압 범위는, V1 내지 +15V로 된다.

제 3의 회로부(C)는, 비율형 인버터인 단일 채널 MOS 인버터(13)로 구성되어 있음에 의해 도 6에 도시한 입출력 특성을 갖고 있기 때문에, 도 6에서 알 수 있는 바와 같이, 제 2의 회로부(B)의 출력 전압의 범위(즉, 제 3의 회로부(C)의 입력 전압 범위)(V1 내지 +15V)에 대해, 제 3의 회로부(C)의 출력 전압 범위는, -15V 내지 V2가 된다.

따라서, 상기 제 1의 실시의 형태에서는, 출력 단자(2)로부터의 출력 전압이 제 3의 회로부(C)의 출력 전압이기 때문에, 출력 단자(2)의 출력 전압 범위는 -15V 내지 V2가 되고, H레벨의 전압 레벨은, 정확하게는 +15V로 되지 않고, (15V-V2)만큼 저하되어 버린다.

제 4의 회로부(D)는, 비율형 인버터인 단일 채널 MOS 인버터(14)에 의해 구성되어 있음에 의해 도 7에 도시한 입출력 특성(도 6에 도시한 입출력 특성과 동일)을 갖고 있지만, 제 4의 회로부(D)의 입력 전압 범위(즉, 제 3의 회로부(C)의 출력 전압 범위)가 -15V 내지 V2로 비교적 넓기 때문에, 도 7에서 알 수 있는 바와 같이, 정확하게 15V 내지 +15V가 되다.

따라서, 상기 제 2의 실시의 형태에 의하면, 출력 단자(2)로부터의 출력 전압의 H 레벨 및 L레벨을 각각 정확하게 제 2의 고전위 전원(5)의 전압 레벨(+15V) 및 제 2의 저전위 전원(6)의 전압 레벨( -15V)로 할 수 있다는 이점도 얻어지는 것이다.

이 이점을 얻을 필요가 없는 경우에 있어서, 상기 제 1의 실시의 형태와 같은 이점을 얻으면서, 입력 단자(1)에의 입력 전압과 동일 논리의 출력 전압을 출력 단자(2)로부터 얻기 위해서는, 인버터를 어느 위치에 배치하여도 좋다. 예를 들면, 상기 제 1의 실시의 형태를 도 8이나 도 9에 도시한 바와 같이 변형하여도 좋다.

도 8은 상기 제 1의 실시의 형태의 변형예에 의한 레벨 시프트 회로를 도시하는 전기 회로도이다. 도 9는 상기 제 1의 실시의 형태의 다른 변형예에 의한 레벨 시프트 회로를 도시하는 전기 회로도이다. 도 8 및 도 9에서, 도 1 중의 요소와 동일 또는 대응하는 요소에는 동일 부호를 붙이고, 그 중복되는 설명은 생략한다.

도 8에 도시한 변형예가 상기 제 1의 실시의 형태와 다른 곳은, 제 1의 회로부(A)와 입력 단자(2) 사이에, 제 1의 회로부(A)의 CMOS 인버터(11)와 동일한 구성을 갖는 CMOS 인버터(15)로 구성된 회로부(E)가 배치되어 있는 점뿐이다. CMOS 인버터(15)를 구성하는 PMOS 트랜지스터(Q9) 및 NM020S 트랜지스터(Q10)는, CMOS 인버터(11)를 구성하는 PMOS 트랜지스터(Q1) 및 NMOS 트랜지스터(Q2)에 각각 상당하고 있다.

도 9에 도시한 변형예가 상기 제 1의 실시의 형태와 다른 곳은, 제 2의 회로 부(B)와 제 3의 회로부(C) 사이에, 제 2의 회로부(B)의 단일 채널 MOS 인버터(12)와 동일한 구성을 갖는 단일 채널 MOS 인버터(16)로 구성된 회로부(F)가 배치되어 있는 점뿐이다. 단일 채널 MOS 인버터(16)를 구성하는 NMOS 트랜지스터(Q11) 및 NMOS 트랜지스터(Q12)는, 단일 채널 MOS 인버터(12)를 구성하는 NMOS 트랜지스터(Q3) 및 NMOS 트랜지스터(Q4)에 각각 상당하고 있다.

또한, 본 발명에서는, 예를 들면, 도 8 또는 도 9에 도시한 레벨 시프트 회로에서, 제 3의 회로부(C)와 출력 단자(2) 사이에, 도 3 중의 회로부(D)에 상당하는 회로부(제 3의 회로부(C)의 단일 채널 MOS 인버터(13)와 동일한 구성을 갖는 단일 채널 MOS 인버터로 구성된 회로부)를 배치하여도 좋다. 이 경우, 입력 단자(1)에의 입력 전압과 역논리의 출력 전압이 출력 단자(2)로부터 얻어지게 된다. 이점 이외에 관해서는, 상기 제 2의 실시의 형태와 같은 이점을 얻을 수 있다.

[제 3의 실시의 형태]

도 10은 본 발명의 제 3의 실시의 형태에 의한 광스위치 시스템을 도시한 개략 구성도이다. 설명의 편의상, 도 10에 도시한 바와 같이, 서로 직교하는 X축, Y축 및 Z축을 정의한다(후술하는 도면에 대해서도 마찬가지이다). 도 1에서, X'축 및 Y'축은, X축 및 Y축을 각각 Z축 주위로 45° 회전한 축을 나타낸다. 디바이스(101)의 기판(121)의 면이 XY평면과 평행하게 되어 있다. 또한, Z축방향의 +측을 상측, Z축방향의 -측을 하측이라고 하는 경우가 있다.

본 실시의 형태에 의한 광스위치 시스템은, 도 1에 도시한 바와 같이, 디바이스(101)와, 1개의 광입력용 광파이버(102)와, 1개의 광출력용 광파이버(103)와, 1개의 광출력용 광파이버(104)를 구비하고 있다.

디바이스(101)는, 도 10에 도시한 바와 같이, 기판(121)과, 기판(121)상에 배치된 1개의 미러(200)를 구비하고 있다. 광입력용 광파이버(102)는, 기판(121)에 대한 Y'축방향의 한쪽의 측으로부터 Y'축방향으로 입사광을 유도하도록, XY평면과 평행한 면 내에 배치되어 있다. 광출력용 광파이버(103)는, 광입력용 광파이버(2)와 대향하도록 기판(121)에 대한 다른쪽의 측에 배치되고, 디바이스(101)의 미러(200)에 의해 반사되지 않고 Y'축방향으로 진행하는 광이 입사하도록, XY평면과 평행한 면 내에 배치되어 있다. 광출력용 광파이버(104)는, 디바이스(101)의 미러(200)에 의해 반사되어 -X'축방향으로 진행하는 광이 입사하도록, XY평면과 평행한 면 내에 배치되어 있다. 미러(200)는, 광입력용 광파이버(102)의 출사 광로와 광출력용 광파이버(104)의 입사 광로와의 교차로에 대해, 후술하는 마이크로 액추에이터(111)에 의해 진출 및 퇴출 가능하게 Z축방향으로 이동할 수 있도록, 기판(121)상에 배치되어 있다. 또한, 본 예에서는, 미러(200) 방향은, 그 법선이 XY평면과 평행한 면 내에서 Y'축과 45°를 이루는 Y축과 평행하게 되도록 설정되어 있다. 다만, 그 각도는 적절히 변경하는 것도 가능하고, 미러(200)의 각도를 변경하는 경우에는, 그 각도에 따라 광출력용 광파이버(104) 방향을 설정하면 좋다.

다음에, 도 10 중의 디바이스(101)에 탑재되어 있는 광스위치의 구조에 관해, 도 11 내지 도 18을 참조하여 설명한다. 도 11은 본 발명의 제 3의 실시의 형태에 의한 광스위치 시스템에서 이용되고 있는 디바이스(101)에 탑재되어 있는 하나의 광스위치(즉, 하나의 마이크로 액추에이터(111) 및 이에 의해 구동되는 하나 의 미러(200))를 모식적으로 도시한 개략 평면도이다. 도 11에서는, 가동부 및 다리부(脚部)의 표면에 전체에 걸쳐 형성된 보호막으로서의 SiN막(144)은 생략하여 도시하고, 본래 실선으로 그어야 할 볼록조부(凸條部)(149, 150)의 라인을 파선으로 나타내고, Al막(142)에 해칭을 붙이고 있다. 도 12는, 도 11 중의 X11-X12선에 따른 개략 단면도이다. 도면에는 도시하고 있지 않지만, 도 11 중의 X19-X20선에 따른 개략 단면도는 도 12와 같게 된다. 도 13은, 도 11 중의 X13-X14선에 따른 개략 단면도이다. 도면에는 도시하고 있지 않지만, 도 11 중의 X17-X18선에 따른 개략 단면도는 도 13과 같게 된다. 도 14는, 도 11 중의 X15-X16선에 따른 개략 단면도이다. 도 15는, 도 11 중의 Y11-Y12선에 따른 개략 단면도이다. 도 16은, 도 11 중의 Y13-Y14선에 따른 개략 단면도이다. 도 17은, 도 11 중의 Y15-Y16선에 따른 개략 단면도이다. 도 18은, 도 11 중의 Y17-Y18선에 따른 개략 단면도이다. 또한, 도 12 내지 도 18에서는, 들보 구성부(梁構成部)(132, 134)가 Z축방향으로 만곡하지 않은 것으로 하여 도시하고 있지만, 들보 구성부(132, 134)는, 실제로는, 가동부가 힘을 받지 않은 상태에 있어서, 해당 들보 구성부(132, 134)를 구성하는 막의 응력에 의해 +Z방향으로 만곡하고 있다.

본 실시의 형태에서는, 마이크로 액추에이터(111)는 편측 지지 들보 구조를 갖고 있다.

실시의 형태에서 이용되고 있는 마이크로 액추에이터(111)는, 실리콘 기판(121)과, 다리부(122a, 123a)와, Z축방향에서 본 평면으로 보아(平面視) 주로 X축방향으로 병행(竝行)하여 늘어난 2개의 대판형상(帶板狀)의 들보부(梁部)(124, 125)와, 들보부(124, 125)의 선단(자유단, +X방향의 단부)에 마련되고 그들의 사이를 기계적으로 접속하는 평면으로 보아 직사각형 형상의 접속부(126)와, 들보부(124)를 구성하는 들보 구성부(133) 및 들보부(125)를 구성하는 들보 구성부(135)의 고정단측 끼리를 보강을 위해 기계적으로 접속하는 접속부(127)와, 고정 전극(제 1의 전극부)(128)을 구비하고 있다.

들보부(124)의 고정단(-X방향의 단부)은, 기판(121)상의 실리콘 산화막 등의 절연막(129)상에 형성된 Al막으로 이루어지는 배선 패턴(130)(도 11에서는 생략)을 각각 통하여 기판(121)으로부터 세워지는 입상부(立上部)를 갖는 다리부(122a)를 통하여, 기판(121)에 기계적으로 접속되어 있다. 마찬가지로, 들보부(125)의 고정단(-X방향의 단부)은, 기판(121)상의 절연막(129)상에 형성된 Al막으로 이루어지는 배선 패턴(도시 생략)을 통하여 기판(121)으로부터 세워지는 입상부를 갖는 다리부(123a)를 통하여, 기판(121)에 기계적으로 접속되어 있다. 전술한 바와 같이, 들보부(124, 125)의 자유단 사이가 접속부(126)로 기계적으로 접속되고, 들보 구성부(132, 134)의 고정단측 끼리가 접속부(127)로 기계적으로 접속되어 있다. 따라서, 본 실시의 형태에서는, 들보부(124, 125) 및 접속부(126, 127)가, 전체로서, 편측 지지 구조를 갖는 가동부를 구성하고 있다. 본 실시의 형태에서는, 기판(121), 고정 전극(128) 및 절연막(129)이, 고정부를 구성하고 있다.

들보부(124)는, 상기 가동부의 고정단과 자유단 사이에 기계적으로 X축방향으로 직렬로 접속된 2개의 들보 구성부(132, 133)를 갖고 있다. 들보 구성부(132)는, Z축방향에서 본 평면으로 보아 X축방향으로 늘어난 대판형상으로 구성되어 있 다. 들보 구성부(133)는, 대판형상으로 구성되고, 도 11에 도시한 바와 같이, Z축방향에서 본 평면으로 보아, 주로 X축방향으로 늘어나 있지만, -X측의 위치에서 Y축방향으로 절곡된 형상을 갖고 있다. 고정단측(-X측)의 들보 구성부(132)는 Z축방향으로 휠 수 있는 판스프링부로 되어 있음에 대해, 자유단측(+X측)의 들보 구성부(133)는 Z축방향(기판(121)측 및 그 반대측)으로의 휨 및 그 밖의 방향으로의 휨에 대해 실질적으로 강성을 갖는 강성부로 되어 있다.

들보 구성부(132)는, 하측의 SiN막(141)과 중간의 Al막(142)과 상측의 보호막으로서의 SiN막(144)이 적층된 3층의 박막으로서, 판스프링으로서 작용하도록 구성되어 있다. 들보 구성부(132)에서의 Al막(142)은, 정전력용(靜電力用)의 가동 전극으로의 배선의 일부로서 이용되고 있다.

들보 구성부(133)는, 들보 구성부(132)로부터 그대로 연속하여 늘어난 하측의 SiN막(141)과 중간의 Al막(142)과 상측의 보호막으로서의 SiN막(144)이 적층된 3층의 박막으로 구성되어 있다. 그러나, 후술하는 볼록조부(149, 150)를 형성함에 의해, 들보 구성부(133)에 전술한 강성을 주고 있다.

도 12에서는, 들보 구성부(132)가 Z축방향으로 만곡하지 않은 것으로서 도시하고 있지만, 들보 구성부(132)는, 실제로는, 구동 신호가 공급되지 않은 상태에서, 막(141, 142, 144)의 응력에 의해, 상방(기판(121)과 반대측, +Z방향)으로 만곡하고 있다. 이와 같은 만곡 상태는, 막(141, 142, 144)의 성막 조건을 적절히 설정함에 의해, 실현할 수 있다. 한편, 들보 구성부(133)는, 구동 신호의 공급의 유무에 관계없이 Z축방향으로 실질적으로 만곡하고 있지 않고, 전술한 강성을 갖음에 의해, 막(141, 142, 144)의 응력에 의해 만곡하는 일 없이 항상 평판형상의 상태를 유지한다. 이와 같이, 들보 구성부(132)와 들보 구성부(133)는, 들보부(124)가 힘을 받지 않는 상태에서, 다른 만곡·비만곡 상태를 갖고 있다.

본 실시의 형태에서는, 다리부(122a)는, 들보 구성부(132)를 구성하는 SiN막(141, 144) 및 Al막(142)이 그대로 연속하여 늘어남에 의해 구성되어 있다. Al막(142)은, 다리부(122a)에서 SiN막(141)에 형성된 개구를 통하여 배선 패턴(130)에 전기적으로 접속되어 있다. 또한, 다리부(122a)의 상부에는, 다리부(122a)의 강도를 보강하기 위해, 볼록조부(151)가 Z방향에서 본 평면으로 보아 입구자(口字) 형상으로 형성되어 있다.

들보부(125) 및 다리부(123a)는, 전술한 들보부(124) 및 다리부(122a)와 각각 완전히 동일한 구조를 갖고 있다. 들보부(125)를 구성하는 들보 구성부(134, 135)는, 들보부(124)를 구성하는 들보 구성부(132, 133)에 상당하고 있다. 또한, 다리부(123a)의 상부에는, 전술한 볼록조부(151)에 상당하는 볼록조부(152)가 형성되어 있다.

접속부(127)는, 들보 구성부(133, 135)로부터 그대로 연속하여 늘어난 SiN막(141, 144)의 2층막으로 구성되어 있다. 접속부(127)에는, 들보 구성부(133, 135)로부터의 Al막(142)은 늘어나 있지 않고, 접속부(127)에서는, 전혀 전기적인 접속은 행하여지지 않는다.

본 실시의 형태에서는, 들보 구성부(133, 135) 및 접속부(126, 127)에 일괄하여 강성을 부여하기 위해, 도 11 중의 파선으로 도시한 바와 같이, 평면으로 보 아 이들의 일괄된 영역의 외주측을 둘러감도록(周回) 볼록조부(149)가 형성되고, 상기 일괄된 영역의 내주측을 둘러감도록 볼록조부(150)가 형성되어 있다. 이 볼록조부(149, 150)에 의해, 들보 구성부(133, 135)가 보강되어 강성을 갖고 있다. 들보 구성부(133, 135)는, 구동 신호의 공급의 유무에 관계없이 Z축 방향으로 실질적으로 만곡하지 않고, 전술한 강성을 갖음에 의해, 막(141, 142, 144)의 응력에 의해 만곡되는 일 없이 항상 평판형상의 상태를 유지한다.

접속부(126)는, 들보 구성부(133, 135)를 구성하는 SiN막(141, 144)및 Al막(142)이 그대로 연속하여 늘어남에 의해 구성되어 있다. 접속부(126)에는, 피구동체로서의 Au, Ni 또는 그 밖의 금속으로 이루어지는 미러(200)가 마련되어 있다.

접속부(126)에서의 Al막(142)의 부분이, 정전력용의 가동 전극(제 2의 전극부)으로서 겸용되고 있다. 이 가동 전극에 대향하는 기판(121)상의 영역에는, Al막으로 이루어지는 정전력용의 고정 전극(128)이 형성되어 있다. 도면에는 도시하고 있지 않지만, 고정 전극(128)을 구성하는 Al막은 배선 패턴으로서도 늘어나 있고, 상기 배선 패턴(130)과 함께 이용함에 의해, 고정 전극(128)과 가동 전극으로서 겸용된 접속부(126)에서의 Al막(142)과의 사이에 전압(정전력용 전압)을 인가할 수 있도록 되어 있다.

이상의 설명에서 알 수 있는 바와 같이, 본 실시의 형태에서는, 들보부(124, 125) 및 접속부(126, 127)가 구성하는 가동부가, 기판(121), 고정 전극(128) 및 절연막(129)으로 이루어지는 고정부에 대해, 상하로(Z축방향으로) 이동할 수 있도록 되어 있다. 즉, 본 실시의 형태에서는, 상기 가동부는, 판스프링을 구성하는 들보 구성부(132, 134)의 스프링력에 의해 복귀하려고 하는 상측 위치와, 접속부(126)가 고정 전극(128)에 맞닿는 하측 위치와의 사이를, 이동할 수 있도록 되어 있다. 상기 상측 위치에 있어서, 고정 전극(128)과 고정 전극(128)과 가동 전극으로서 겸용된 접속부(126)에서의 Al막(142)과의 사이에 정전력용 전압을 인가하면, 양자의 사이에 생기는 정전력에 의해, 상기 가동부가 하측 위치로 이동하여 클램프 된다. 이 하측 위치에서, 상기 정전력용 전압 인가를 정지하면, 들보 구성부(132, 134)의 스프링력에 의해, 상기 가동부가 상측 위치로 복귀한다.

따라서, 본 실시의 형태에서는, 상기 정전력용 전압을 제어함으로써, 미러(200)가 상측(즉 기판(121)과 반대측)에 지지된 상태 및 미러(200)가 하측(즉 기판(121)측)에 지지된 상태로 할 수 있다. 본 실시의 형태에서는, 후술하는 바와 같이, 디바이스(101)에 탑재된 제어 회로에 의해, 외부로부터의 광로 전환 상태 지령 신호에 응답하여, 해당 광로 전환 상태 지령 신호가 가리키는 광로 전환 상태를 실현하기 위해, 이와 같은 제어가 행하여지도록 되어 있다.

도 19A, 도 19B는, 마이크로 액추에이터(111)에 마련된 미러(200)에 의한 광의 전환 상태를 모식적으로 도시한 개략 측면도이다. 도 19A는 미러(200)가 상측에 지지되어 광로에 진출한 상태, 도 19B는 미러(200)가 하측에 지지되고 광로로부터 퇴출한 상태를 도시하고 있다. 또한, 도 19A, 도 19B에서, 각 부분의 구조는 대폭적으로 간략화하여 도시하고 있다. 도 19A, 도 19B에서, K는, 미러(200)의 진출 위치에 대한 광로의 단면(斷面)을 나타내고 있다.

도 19A에 도시한 바와 같이, 상기 정전력이 인가되지 않은 상태에서는, 들보 구성부(132, 134)가 그것들을 구성하는 막의 응력에 의해 +Z방향으로 만곡한 상태로 복귀하고, 미러(200)가 상측에 지지된다. 이로써, 미러(200)가 광로(K)에 진출하고, 해당 광로에 입사한 광을 반사시킨다. 이 상태로부터, 광로에 입사한 광을 미러(200)로 반사시키지 않고 그대로 통과시키는 상태로 전환하는 경우에는, 상기 정전력을 인가하면 좋다.

도 20은, 디바이스(101)에 탑재되어 있는, 광스위치 및 이것을 제어하는 제어 회로를 도시하는 전기 회로도이다. 도 11 내지 도 18에 도시한 하나의 광스위치는, 전기 회로적으로는, 1개의 콘덴서(고정 전극(128)와 가동 전극(접속부(126)에서의 Al막(142))이 이루는 콘덴서에 상당)로 간주할 수 있다. 도 20에서는, 이 광스위치를 콘덴서(C1)로서 표기하고 있다. 콘덴서(C1)의 한쪽측 전극이 고정 전극, 다른쪽측 전극이 가동 전극으로 되어 있다.

디바이스(101)에 탑재되어 있는 제어 회로는, 도 20에 도시한 바와 같이, 펄스 발생 회로(201)와, 레벨 시프트 회로(202 내지 205)와, 스위칭 소자로서의 MOS 트랜지스터(206, 207)를 구비하고 있다.

펄스 발생 회로(201)는, 도 21A에 도시한 바와 같이, 소정 주파수로 0V와 +5V를 반복하는 펄스 신호(Vp)를 출력한다. 레벨 시프트 회로(202)는, 펄스 발생 회로(201)로부터의 펄스 신호(Vp)를 입력 신호로 하여, 도 21B에 도시한 바와 같이, 펄스 신호(Vp)와 동일 논리로 -15V 내지 +15V의 구동 펄스 신호(Va)를 출력한다. 이 구동 펄스 신호(Va)는, 콘덴서(C1)의 한쪽 전극에 공급됨과 함께, MOS 트랜지스터(206)의 드레인에 공급된다. 본 실시의 형태에서는, 레벨 시프트 회로(202) 로서, 전술한 도 3, 도 8 및 도 9의 어느 하나에 도시한 레벨 시프트 회로가 이용되고 있다.

레벨 시프트 회로(203)는, 펄스 발생 회로(201)로부터의 펄스 신호(Vp)를 입력 신호로 하여, 펄스 신호(Vp)와 역논리로 +15V 내지 -15V의 구동 펄스 신호(Vb)를 출력한다. 이 구동 펄스 신호(Vb)는, 콘덴서(C1)의 다른쪽 전극에 공급하기 위해, MOS 트랜지스터(207)의 드레인에 공급된다. 본 실시의 형태에서는, 레벨 시프트 회로(203)로서, 전술한 도 1에 도시한 레벨 시프트 회로가 이용되고 있다.

또한, 레벨 시프트 회로(202)로서 도 3에 도시한 레벨 시프트 회로를 이용하는 경우, 그 출력 단자(2)로부터 구동 펄스 신호(Va)를 얻을 수 있는 동시에, 도 1에 도시한 레벨 시프트 회로의 PMOS 트랜지스터(Q5)의 드레인과 PMOS 트랜지스터(Q6)의 소스와의 접속 중점으로부터 구동 펄스 신호(Vb)를 얻을 수 있다. 따라서, 그 접속 중점으로부터 얻은 구동 펄스 신호(Vb)를 이용하면, 레벨 시프트 회로(203)를 제거하는 것도 가능한다.

본 실시의 형태에서는, 외부로부터의 광로 전환 상태 지령 신호는, 도 19A에 도시한 전환 상태를 지령하는 경우에는 0V(또는 +5V)가 됨과 함께, 도 19B에 도시한 전환 상태를 지령하는 경우에는 +5V(또는 0V)가 되도록 되어 있다. 이와 같이 광로 전환 상태 지령 신호는 0V 내지 5V이다. 한편, -15V 내지 +15V의 구동 펄스 신호(Va)가 콘덴서(C1)의 한쪽 전극에 인가되고, 콘덴서(C1)의 다른쪽 전극이 MOS 트랜지스터(206, 207)의 소스에 접속되어 있기 때문에, MOS 트랜지스터(206, 207)의 소스의 전위는, 15V 내지 +15V의 범위로 변화할 수 있다. 따라서, 광로 전환 상 태 지령 신호를 MOS 트랜지스터(206, 207)의 게이트에 직접 인가하여도, MOS 트랜지스터(206, 207)를 적절하게 온·오프시킬 수는 없다.

그래서, 본 실시의 형태에서는, MOS 트랜지스터(206, 207)를 적절하게 온·오프할 수 있도록, 레벨 시프트 회로(204, 205)가 마련되어 있다. 레벨 시프트 회로(204)는, 광로 전환 상태 지령 신호를 입력으로 하고, 그 신호와 동일 논리로 -15V 내지 +15V의 스위칭 제어 신호(Va)를 출력하여 MOS 트랜지스터(206)의 게이트에 공급한다. 레벨 시프트 회로(205)는, 광로 전환 상태 지령 신호를 입력으로 하고, 그 신호와 역논리로 +15V 내지 -15V의 스위칭 제어 신호(Vb)를 출력하여 MOS 트랜지스터(207)의 게이트에 공급한다. 이로써, 광로 전환 상태 지령 신호에 따라, MOS 트랜지스터(206, 207)는 상보적으로 온·오프하도록 되어 있다. 즉, 광로 전환 상태 지령 신호가 도 19A에 도시한 전환 상태를 지령하는 경우에는, MOS 트랜지스터(206)가 온함과 함께 MOS 트랜지스터(207)가 오프하는 상태로 되는 한편, 광로 전환 상태 지령 신호가 도 19B에 도시한 전환 상태를 지령하는 경우에는, MOS 트랜지스터(206)가 오프함과 함께 MOS 트랜지스터(207)가 온하는 상태가 되도록 되어 있다.

따라서, 광로 전환 상태 지령 신호가 도 19A에 도시한 전환 상태를 지령하는 경우에는, 콘덴서(C1)의 양 전극에 각각 구동 펄스 신호(Va)가 인가되기 때문에, 콘덴서(C1)의 양 전극 사이의 인가 전압의 절대치는, 구동 펄스 신호(Va)가 교류 펄스 신호임에도 불구하고 0V로 일정하게 되고, 가동 전극 및 고정 전극 사이에 정전력이 인가되지 않고, 도 19A에 도시한 상태가 된다. 한편, 광로 전환 상태 지령 신호가 도 19B에 도시한 전환 상태를 지령하는 경우에는, 콘덴서(C1)의 한쪽 전극에 구동 펄스 신호(Va)가 인가됨과 함께 다른쪽 전극에 역상의 구동 펄스 신호(Vb)가 인가되기 때문에, 콘덴서(C1)의 양 전극 사이의 인가 전압의 절대치는, 구동 펄스 신호(Va, Vb)가 교류 펄스 신호임에도 불구하고 30V로 일정하게 되고, 가동 전극 및 고정 전극 사이에 정전력이 인가되고, 도 19B에 도시한 상태가 된다.

이와 같이, 콘덴서(C1)의 양 전극을 교류 구동 펄스(Va, Vb)로 구동하면, 구동 펄스에 직류 성분이 없기 때문에, 가동 전극을 지지하고 있는 절연물의 차지 업 현상을 방지할 수 있다. 만약 차지 업이 생기면, 절연물이 차지 업 하고 있는 분의 전압이 인가 전압에 겹쳐져 버려, 고정 전극과 가동 전극과의 사이의 전압차가 변화하기 때문에, 정상적인 동작을 행할 수 없게 되지만, 그와 같은 가능성이 없어져, 바람직하다.

본 실시의 형태에 의하면, 전술한 바와 같이, 각 레벨 시프트 회로(202 내지 205)로서, 상기 도 1, 도 3, 도 8 및 도 9의 어느 하나의 레벨 시프트 회로가 이용되고 있기 때문에, 디바이스(101) 또는 광스위치 시스템 전체의, 소형화나 제조의 용이화에 의한 비용 저감 등을 도모할 수 있다.

여기서, 상기 디바이스(101)의 제조 방법의 한 예의 개요를 설명한다. 우선, 통상의 반도체 제조 기술에 의해, 실리콘 기판(121)상에 도 20에 도시한 제어 회로를 형성한다. 다음에, 제어 회로가 형성된 실리콘 기판(121)상에, 마이크로 액추에이터(111) 및 미러(200)의 부분을, 막의 형성 및 패터닝, 에칭, 희생층의 형성·제거 등의 반도체 제조 기술을 통하여 형성함으로써, 디바이스(101)를 제조할 수 있 다. 또한, 미러(200)는, 예를 들면, 상기 일본 특개2001-42233호 공보에 개시되어 있는 바와 같이, 미러(200)에 대응하는 홈을 레지스트에 형성한 후, 전해 도금에 의해 미러(200)가 되어야 할 Au, Ni 그 밖의 금속을 성장시키고, 그 후에 상기 레지스트를 제거함으로써, 형성할 수 있다.

본 실시의 형태에 의한 광스위치 시스템은, 단일한 광스위치를 이용한 것이였지만, 본 발명에서는, 본 실시의 형태를 변형하여 2차원 광스위치를 이용한 광스위치 시스템으로 하여도 좋다. 이 경우, 예를 들면, 도 10에서, 광입력용 광파이버(102) 및 광출력용 광파이버(103)를 m개씩 병치(竝置)하고, 광출력용 광파이버(103)를 n개 병치하고, 미러(200)를 m×n개, m개의 광입력용 광파이버(2)의 출사 광로와 광출력용 광파이버(4)의 입사 광로와의 교차로에 대해 각각, 후술하는 마이크로 액추에이터(111)에 의해 진출 및 퇴출 가능하게 Z축방향으로 이동할 수 있도록, 2차원 매트릭스 형상으로 기판(121)상에 배치하고, 디바이스(101)에서 마이크로 액추에이터(111)를 미러(200)와 1대1로 마련한다. 그리고, 디바이스(101)에서, 각 광스위치(마이크로 액추에이터(111)를 미러(200)의 조(組))에 대해, 1대1로, 도 20에 도시한 제어 회로를 마련하면 좋다. 이 경우, m×n의 수가 많아지면, 광로 전환 상태 지령 신호를 공급하기 위한 단자가 증대하여 버리기 때문에, 이것을 피하기 위해, 어드레스 디코더나 각 광스위치의 X어드레스 및 Y어드레스를 선택하는 선택 스위치 등을 마련하고, 선택된 광스위치의 마이크로 액추에이터(111)를 선택적으로 동작시킬 수 있도록 하는 등의 변형을 가하는 것이 바람직하다.

이와 마찬가지로, 이하에 설명하는 제 4의 실시의 형태에 의한 광스위치 시 스템을 변형하여 2차원 광스위치를 이용한 광스위치 시스템을 얻을 수도 있다.

[제 4의 실시의 형태]

도 22는, 본 발명의 제 4의 실시의 형태에 의한 광스위치 시스템에서 이용되고 있는 디바이스(101)에 탑재되어 있는 하나의 광스위치(즉, 하나의 마이크로 액추에이터(211) 및 이에 의해 구동되는 하나의 미러(200))를 모식적으로 도시한 개략 평면도이고, 도 11에 대응하고 있다. 도 22에서는, 가동부 및 다리부의 표면에 전체에 걸쳐 형성된 보호막으로서의 SiN막(144)은 생략하여 도시하고, 본래 실선으로 그어야 할 볼록조부(149, 150)의 라인을 파선으로 나타내고, Al막(142, 143)에 각각 다른 해칭을 붙이고 있다. 도 22에서, 도 11 내지 도 18 중의 요소와 동일 또는 대응하는 요소에는 동일 부호를 붙이고, 그 중복되는 설명은 생략한다.

도 23은, 본 발명의 제 4의 실시의 형태에 의한 광스위치 시스템에서 이용되고 있는 디바이스(101)에 탑재되어 있는 제어 회로를 도시하는 전기 회로도이다. 도 23에서, 도 20 중의 요소와 동일 또는 대응하는 요소에는 동일 부호를 붙이고, 그 중복되는 설명은 생략한다.

본 실시의 형태에 의한 광스위치 시스템이 상기 제 3의 실시의 형태에 의한 광스위치 시스템과 다른 곳은, 도 11 내지 도 18에 도시한 마이크로 액추에이터(111)에 대신하여 도 22에 도시한 마이크로 액추에이터(211)가 디바이스(101)에 탑재되어 있는 점과, 도 20에 도시한 제어 회로에 대신하여 도 23에 도시한 제어 회로가 디바이스(101)에 탑재되어 있는 점과, 디바이스(101)에 대해 후술하는 바와 같이 자계를 발생하는 자계(磁界) 발생부가 추가되어 있는 점뿐이다.

도 22에 도시한 마이크로 액추에이터(211)가 도 11 내지 도 18에 도시한 마이크로 액추에이터(111)와 다른 곳은, 이하에 설명하는 점뿐이다. 양자가 기본적으로 다른 곳은, 상기 제 1의 실시의 형태에서는 정전력만을 이용하도록 구성되어 있음에 대해, 본 실시의 형태에서는 정전력뿐만 아니라 로렌츠력도 이용하도록 구성되어 있는 점이다.

마이크로 액추에이터(211)에서는, 들보부(124)의 고정단(-X방향의 단부)은, 기판(121)상의 실리콘 산화막 등의 절연막(129)상에 형성된 Al막으로 이루어지는 2개의 배선 패턴(도시 생략)을 각각 통하여 기판(121)으로부터 세워지는 입상부를 갖는 2개의 개별 다리부(122a, 122b)로 이루어지는 다리부(122)를 통하여, 기판(121)에 기계적으로 접속되어 있다. 마찬가지로, 들보부(125)의 고정단(-X방향의 단부)은, 기판(121)상의 절연막(129)상에 형성된 Al막으로 이루어지는 2개의 배선 패턴(도시 생략)을 각각 통하여 기판(121)으로부터 세워지는 입상부를 갖는 2개의 개별 다리부(123a, 123b)로 이루어지는 다리부(123)를 통하여, 기판(121)에 기계적으로 접속되어 있다.

들보 구성부(132)는, 하측의 SiN막(141)과 중간의 Al막(142, 143)과 상측의 보호막으로서의 SiN막(144)이 적층된 3층(단, Al막(142, 143) 사이의 간극에서는 2층)의 박막으로, 판스프링으로서 작용하도록 구성되어 있다. Al막(142)과 Al막(143)은, 동일 계층으로 형성되어 있지만, 도 22에 도시한 바와 같이, 약간 Y축방향으로 간극을 두고 형성되고, 서로 전기적으로 분리되어 있다. 이것은, Al막(142)을 정전력용의 가동 전극으로의 배선으로서 이용하고, Al막(143)을 로렌츠 력용의 전류 경로를 형성하기 위한 배선으로서 이용하기 위해서이다. 정전력용의 배선에서는 거의 전류를 흐르게 하지 않는 한편, 로렌츠력용의 배선에서는 비교적 큰 전류를 흐르게 하기 위해, 로렌츠력용의 배선의 전기 저항을 저감하기 위해, Al막(142)은 폭이 좁게 형성되고, Al막(143)은 폭이 넓게 형성되어 있다..

들보 구성부(133)는, 들보 구성부(132)로부터 그대로 연속하여 늘어난 하측의 SiN막(141)과 중간의 Al막(142, 143)과 상측의 보호막으로서의 SiN막(144)이 적층된 3층(단, Al막(142, 143) 사이의 간극에서는 2층)의 박막으로, 구성되어 있다.

본 실시의 형태에서는, 다리부(122)는, 들보 구성부(132)를 구성하는 SiN막(141, 144) 및 Al막(142, 143)이 그대로 연속하여 늘어남에 의해 구성되고, 2개의 개별 다리부(122a, 122b)를 갖고 있다. 다리부(122)가 2개의 개별 다리부(122a, 122b)를 갖고 있는 것은, 정전력용의 배선과 로렌츠력용의 배선을 분리하여, Al막(142)과 Al막(143)을 기판(121)상의 다른 배선 패턴(130, 131)에 각각 전기적으로 접속시키기 위해서이다. Al막(142)은, 개별 다리부(122a)에서 SiN막(141)에 형성된 개구를 통하여 소정의 배선 패턴에 전기적으로 접속되어 있다. Al막(143)은, 개별 다리부(122b)에서 SiN막(141)에 형성된 개구를 통하여 소정의 배선 패턴에 전기적으로 접속되어 있다. 또한, 다리부(122)의 상부에는, 다리부(122)의 강도를 보강하기 위해, 볼록조부(151)가 Z방향에서 본 평면으로 보아 개별 다리부(122a, 122b)를 일괄하여 둘러싸도록 입구자 형상으로 형성되어 있다.

들보부(125) 및 다리부(123)는, 전술한 들보부(124) 및 다리부(122)와 각각 완전히 동일한 구조를 갖고 있다. 들보부(125)를 구성하는 들보 구성부(134, 135) 는, 들보부(124)를 구성하는 들보 구성부(132, 133)에 상당하고 있다. 다리부(123)를 구성하는 개별 다리부(123a, 123b)는, 다리부(122)를 구성하는 개별 다리부(122a, 122b)에 각각 상당하고 있다. 또한, 다리부(123)의 상부에는, 전술한 볼록조부(151)에 상당하는 볼록조부(152)가 형성되어 있다.

접속부(127)는, 들보 구성부(133, 135)로부터 그대로 연속하여 늘어난 SiN막(141, 144)의 2층막으로 구성되어 있다. 접속부(127)에는, 들보 구성부(133, 135)로부터의 Al막(142, 143)은 늘어나 있지 않고, 접속부(127)에서는, 전혀 전기적인 접속은 행하여지고 있지 않는다.

접속부(126)는, 들보 구성부(133, 135)를 구성하는 SiN막(141, 144) 및 Al막(142, 143)이 그대로 연속하여 늘어남에 의해 구성되어 있다. 접속부(126)에는, 피구동체로서의 Au, Ni 또는 그 밖의 금속으로 이루어지는 미러(200)가 마련되어 있다.

접속부(126)에서, Al막(142)과 Al막(143)은 도 22에 도시한 바와 같이 분리되어 있고, 접속부(126)에서의 Al막(142)의 부분이 정전력용의 가동 전극으로서 겸용되고 있다. 이 가동 전극에 대향하는 기판(121)상의 영역에는, Al막으로 이루어지는 정전력용의 고정 전극(도시 생략)이 형성되어 있다. 도면에는 도시하지 않지만, 고정 전극을 구성하는 Al막은 배선 패턴으로서도 늘어나 있고, 고정 전극과 가동 전극으로서 겸용된 접속부(126)에서의 Al막(142)과의 사이에 전압(정전력용 전압)을, 인가할 수 있게 되어 있다.

한편, 전술한 설명에서 알 수 있는 바와 같이, Al막(143)에 의해, 다리 부(122)의 개별 다리부(122b) 아래의 배선 패턴(도시 생략)으로부터, 들보 구성부(132)→ 들보 구성부(133)→ 접속부(126)→ 들보 구성부(135)→ 들보 구성부(134)를 경유하여, 다리부(123)의 개별 다리부(123b) 아래의 배선 패턴(도시 생략)에 이르는, 전류 경로가 구성되어 있다. 이 전류 경로 중, 접속부(126)에서의 Y축방향에 따른 전류 경로가, X축방향의 자계 내에 놓였을 때에, Z축방향을 향하는 로렌츠력을 발생시키는 부분으로 되어 있다. 도면에는 도시하고 있지 않지만, 본 실시의 형태에서는, 디바이스(101)의 하부 등에, 이 X축방향의 자계를 발생하는 자계 발생부로서의 자석 등이 마련되어 있다. 따라서, 상기 전류 경로에 전류(로렌츠력용 전류)가 흐르면, 접속부(126)에서의 Al막(143)에 로렌츠력(구동력)이 Z방향으로 작용한다. 또한, 이 로렌츠력의 방향이 +Z방향인지 -Z방향인지는, 로렌츠력용 전류의 방향에 의해 정해진다.

따라서, 본 실시의 형태에서는, 상기 전극 사이 전압 및 로렌츠력용 전류를 제어함으로써, 미러(200)가 상측(즉 기판(121)과 반대측)에 지지된 상태 및 미러(200)가 하측(즉 기판(121)측)에 지지된 상태로 할 수 있다. 본 실시의 형태에서는, 후술하는 바와 같이, 이와 같은 제어가 행하여지도록 되어 있다.

도 23에 도시한 제어 회로가 도 20에 도시한 제어 회로와 다른 곳은, 이하에 설명하는 점뿐이다. 도 22에 도시한 하나의 광스위치는, 전기 회로적으로는, 1개의 콘덴서(고정 전극과 가동 전극(접속부(126)에서의 Al막(142))이 이루는 콘덴서에 상당)와, 1개의 코일(접속부(126)에서의 Al막(13)에 상당)로 간주할 수 있다. 도 23에서는, 이 광스위치의 콘덴서를 도 20과 같이 C1로 표기하는 외에, 이 광스위치 의 코일을 L1로 표기하고 있다.

본 실시의 형태에서는, 코일(L1)이 추가되어 있음에 수반하여, 도 23에 도시한 바와 같이, 구동력 제어 신호 생성 회로(251) 및 전류 공급 회로(252)가 추가되어 있다.

구동력 제어 신호 생성 회로(251)는, 로렌츠력을 발생시키는 지시를 +5V(또는 0V)로 나타냄과 함께 로렌츠력을 발생시키지 않는 지시를 0V(또는 +5V)로 나타내는 로렌츠력 제어 신호를, 전류 공급 회로(252)에 공급한다. 전류 공급 회로(252)는, 구동력 제어 신호 생성 회로(251)로부터 로렌츠력을 발생시키는 지시를 나타내는 구동력 제어 신호를 수취하고 있는 기간만, 코일(L1)에 로렌츠력이 하향으로 발생하는 전류를 흐르게 한다.

또한, 구동력 제어 신호 생성 회로(251)는, 정전력을 발생시키는 지시를 +5V(또는 0V)로 나타냄과 함께 정전력을 발생시키지 않는 지시를 0V(또는 +5V)로 나타내는 정전력 제어 신호를, 광로 전환 상태 지령 신호 대신에, 레벨 시프트 회로(204, 205)에 공급한다.

그리고, 구동력 제어 신호 생성 회로(251)는, 외부로부터의 광로 전환 상태 지령 신호에 따라, 미러(200)가 상측 위치에 지지되어 있는 상태로부터 미러(200)를 하측 위치로 전환하는 것을 나타내는 지령 신호를 받고 나서, 미러(200)가 하측 위치로 이동하기까지의 기간만큼, 로렌츠력을 발생시키는 취지의 로렌츠력 제어 신호를 전류 공급 회로(232)에 공급한다. 이로써 발생한 로렌츠력에 의해, 미러(200)가 상측 위치로부터 하측 위치로 이동하여 간다. 구동력 제어 신호 생성 회로(251) 는, 미러(200)가 하측 위치로 이동한 후에, 정전력을 발생시키는 취지의 정전력 제어 신호를 레벨 시프트 회로(204, 205)에 공급한다. 이로써 발생한 정전력에 의해, 미러(200)는 하측 위치에 지지된다. 이와 같이 하여, 미러(200)는 정전력에 의해 하측 위치에 래치된다. 구동력 제어 신호 생성 회로(251)는, 미러(200)가 정전력에 의해 하측 위치에 래치된 후에는, 로렌츠력을 발생시키지 않는 취지의 로렌츠력 제어 신호를 전류 공급 회로(252)에 준다.

구동력 제어 신호 생성 회로(251)는, 그 후에, 미러(200)를 하측 위치로부터 상측 위치로 전환하는 취지의 광로 전환 상태 지령 신호를 받으면, 정전력을 발생시키지 않는 취지의 정전력 제어 신호를 레벨 시프트 회로(204, 205)에 공급한다. 이때, 구동력 제어 신호 생성 회로(251)는, 전류 공급 회로(252)에는 로렌츠력을 발생시키지 않는 취지의 로렌츠력 제어 신호를 공급하고 있기 때문에, 정전력도 로렌츠력도 발생하지 않는 상태로 되고, 가동부의 스프링력에 의해 미러(200)가 상방 위치로 이동하여 그 상측 위치에서 지지된다.

본 실시의 형태에 의하면, 전술한 제 3의 실시의 형태와 마찬가지로, 각 레벨 시프트 회로(202 내지 205)로서, 전술한 도 1, 도 3, 도 8 및 도 9의 어느 하나의 레벨 시프트 회로가 이용되고 있기 때문에, 디바이스(101) 또는 광스위치 시스템 전체의, 소형화나 제조의 용이화에 의한 비용 저감 등을 도모할 수 있다.

이상, 본 발명의 각 실시의 형태 및 변형예에 관해 설명하였지만, 본 발명은 이들로 한정되는 것이 아니다. 예를 들면, 본 발명에 의한 마이크로 액추에이터 장치는, 광스위치 시스템뿐만 아니라, 다른 다양한 용도에 이용할 수 있다. 또한, 본 발명에 의한 레벨 시프트 회로는, 마이크로 액추에이터 장치뿐만 아니라, 다른 다양한 용도에 이용할 수 있다.

Claims (11)

1. 제 1의 고전위 전원과 제 1의 저전위 전원에 접속되는 CMOS 인버터를 포함하고, 입력 신호에 따라 상기 제 1의 고전위 전원의 전압 레벨 또는 이에 가까운 전압 레벨을 H레벨로 하고 상기 제 1의 저전위 전원의 전압 레벨 또는 이에 가까운 전압 레벨을 L레벨로 하는 출력 전압을 얻는 제 1의 회로부와,

   상기 제 1의 고전위 전원의 전압 레벨보다도 높은 제 2의 고전위 전원과 상기 제 1의 저전위 전원에 접속되는 제 1의 단일 채널 MOS 인버터를 포함하고, 상기 제 1의 회로부의 출력 전압에 따라, 상기 제 2의 고전위 전원의 전압 레벨 또는 이에 가까운 전압 레벨을 H레벨로 하고 상기 제 1의 저전위 전원의 전압 레벨 또는 이에 가까운 전압 레벨을 L레벨로 하는 출력 전압을 얻는 제 2의 회로부와,

   상기 제 2의 고전위 전원과 상기 제 1의 저전위 전원의 전압 레벨보다도 낮은 제 2의 저전위 전원에 접속되는 제 2의 단일 채널 MOS 인버터를 포함하고, 상기 제 2의 회로부의 출력 전압에 따라, 상기 제 2의 고전위 전원의 전압 레벨 또는 이에 가까운 전압 레벨을 H레벨로 하고 상기 제 2의 저전위 전원의 전압 레벨 또는 이에 가까운 전압 레벨을 L레벨로 하는 출력 전압을 얻는 제 3의 회로부를 구비하고,

   상기 제 1의 단일 채널 MOS 인버터는, 구동 소자로서 NMOS 트랜지스터를 가지며,

   상기 제 2의 단일 채널 MOS 인버터는, 구동 소자로서 PMOS 트랜지스터를 갖 는 것을 특징으로 하는 레벨 시프트 회로.
2. 제 1항에 있어서,

   해당 레벨 시프트 회로의 출력 전압을 상기 입력 신호와 동일 논리의 전압으로 하기 위한 인버터를 포함하는 제 4의 회로부를 더 구비하는 것을 특징으로 하는 레벨 시프트 회로.
3. 제 2항에 있어서,

   상기 제 4의 회로부에 포함되는 상기 인버터는, 상기 제 2의 고전위 전원과 상기 제 2의 저전위 전원에 접속되고,

   상기 제 4의 회로부는, 상기 제 3의 회로부의 출력 전압에 따라, 상기 제 2의 고전위 전원의 전압 레벨 또는 이에 가까운 전압 레벨을 H레벨로 하고 상기 제 2의 저전위 전원의 전압 레벨 또는 이에 가까운 전압 레벨을 L레벨로 하는 출력 전압을 취득하고,

   상기 제 4의 회로부에 포함되는 상기 인버터는, 구동 소자로서 PMOS 트랜지스터를 갖는 제 3의 단일 채널 MOS 인버터인 것을 특징으로 하는 레벨 시프트 회로.
4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,

   상기 각 회로부가 동일한 반도체 기판에 마련된 것을 특징으로 하는 레벨 시 프트 회로.
5. 제 4항에 있어서,

   상기 CMOS 인버터에 포함되는 NMOS 트랜지스터의 드레인 및 소스, 및, 상기 제 1의 단일 채널 MOS 인버터에 포함되는 NMOS 트랜지스터의 소스 및 드레인은, 동일한 P형 반도체 영역중에 배치되고,

   상기 CMOS 인버터에 포함되는 PMOS 트랜지스터의 드레인 및 소스는, 제 1의 N형 웰 중에 배치되고,

   상기 제 2의 단일 채널 MOS 인버터에 포함되는 PMOS 트랜지스터의 드레인 및 소스는, 상기 제 1의 N형 웰과는 다른 제 2의 N형 웰 중에 배치된 것을 특징으로 하는 레벨 시프트 회로.
6. 고정부와 해당 고정부에 대해 이동할 수 있도록 마련된 가동부를 갖는 마이크로 액추에이터와, 상기 마이크로 액추에이터를 제어하는 제어 수단을 구비하고,

   상기 고정부는 제 1의 전극부를 가지며,

   상기 가동부는, 상기 제 1의 전극부와의 사이의 전압에 의해 정전력이 생길 수 있는 제 2의 전극부를 가지며,

   상기 제어 수단은, 제 1항 내지 제 3항 중 어느 한 항에 기재된 레벨 시프트 회로를 포함하고, 해당 레벨 시프트 회로의 출력 전압에 의거하여 상기 제 1 및 제 2의 전극부 사이에 소망하는 전압을 공급하는 것을 특징으로 하는 마이크로 액추에 이터 장치.
7. 제 6항에 기재된 마이크로 액추에이터 장치와, 상기 마이크로 액추에이터의 상기 가동부에 마련된 미러를 구비한 것을 특징으로 하는 광스위치 시스템.
8. 고정부와 해당 고정부에 대해 이동할 수 있도록 마련된 가동부를 갖는 마이크로 액추에이터와, 상기 마이크로 액추에이터를 제어하는 제어 수단을 구비하고,

   상기 고정부는 제 1의 전극부를 가지며,

   상기 가동부는, 상기 제 1의 전극부와의 사이의 전압에 의해 정전력이 생길 수 있는 제 2의 전극부를 가지며,

   상기 제어 수단은, 제 4항에 기재된 레벨 시프트 회로를 포함하고, 해당 레벨 시프트 회로의 출력 전압에 의거하여 상기 제 1 및 제 2의 전극부 사이에 소망하는 전압을 공급하는 것을 특징으로 하는 마이크로 액추에이터 장치.
9. 제 8항에 기재된 마이크로 액추에이터 장치와, 상기 마이크로 액추에이터의 상기 가동부에 마련된 미러를 구비한 것을 특징으로 하는 광스위치 시스템.
10. 고정부와 해당 고정부에 대해 이동할 수 있도록 마련된 가동부를 갖는 마이크로 액추에이터와, 상기 마이크로 액추에이터를 제어하는 제어 수단을 구비하고,

    상기 고정부는 제 1의 전극부를 가지며,

    상기 가동부는, 상기 제 1의 전극부와의 사이의 전압에 의해 정전력이 생길 수 있는 제 2의 전극부를 가지며,

    상기 제어 수단은, 제 5항에 기재된 레벨 시프트 회로를 포함하고, 해당 레벨 시프트 회로의 출력 전압에 의거하여 상기 제 1 및 제 2의 전극부 사이에 소망하는 전압을 공급하는 것을 특징으로 하는 마이크로 액추에이터 장치.
11. 제 10항에 기재된 마이크로 액추에이터 장치와, 상기 마이크로 액추에이터의 상기 가동부에 마련된 미러를 구비한 것을 특징으로 하는 광스위치 시스템.

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