KR20060115736A - 레이저 퓨즈의 구조와 프로그래밍 - Google Patents

레이저 퓨즈의 구조와 프로그래밍 Download PDF

Info

Publication number
KR20060115736A
KR20060115736A KR1020067008586A KR20067008586A KR20060115736A KR 20060115736 A KR20060115736 A KR 20060115736A KR 1020067008586 A KR1020067008586 A KR 1020067008586A KR 20067008586 A KR20067008586 A KR 20067008586A KR 20060115736 A KR20060115736 A KR 20060115736A
Authority
KR
South Korea
Prior art keywords
fuse link
layer
fuse
vias
electrically conductive
Prior art date
Application number
KR1020067008586A
Other languages
English (en)
Other versions
KR100754317B1 (ko
Inventor
디네쉬 에이. 바다미
톰 씨. 리
바오젠 리
제랄드 마투시에위츠
윌리암 티. 모트시프
크리스토퍼 디. 머지
킴밸 엠. 왓슨
진 이. 윈
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20060115736A publication Critical patent/KR20060115736A/ko
Application granted granted Critical
Publication of KR100754317B1 publication Critical patent/KR100754317B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H01L23/5254—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명은 레이저 퓨즈를 제조하는 방법 및 구조와 그 레이저 퓨즈를 프로그래밍하는 방법에 관한 것이다. 레이저 퓨즈는 자체 패시베이트된 전기적 도전성 제1 물질로 채워진 두 비아들을 포함하는 제1 유전체층을 포함한다. 퓨즈 링크는 제1 유전체층 상부에 위치한다. 그 퓨즈 링크는 두 비아들을 전기적으로 접속하고, 레이저빔에 노출된 후 전기 저항이 변화하는 특성을 갖는 제2 물질을 포함한다. 두 메사들은 퓨즈 링크 위에 그리고 두 비아들 바로 위쪽에 위치한다. 두 메사들은 각각 자체 패시베이트된 전기적 도전성 제3 물질을 포함한다. 레이저 퓨즈는 레이저빔을 퓨즈 링크에 지향함으로써 프로그래밍된다. 레이저빔은 퓨즈 링크로의 상기 레이저빔의 영향으로 퓨즈 링크의 전기 저항이 변화하되 상기 퓨즈 링크가 끊어지지는 않도록 제어된다. 그러한 전기 저항의 변화는 감지되어 디지털 신호로 변환된다.
레이저 퓨즈, 프로그래밍, 레이저빔

Description

레이저 퓨즈의 구조와 프로그래밍{STRUCTURE AND PROGRAMMING OF LASER FUSE}
본 발명은 레이저 퓨즈의 설계 및 레이저 퓨즈를 프로그래밍하는 방법에 관한 것이다.
종래의 일반적인 레이저 퓨즈는 레이저빔을 그 레이저 퓨즈에 지향함으로써 프로그래밍된다. 퓨즈의 가열 및 팽창은 퓨즈 위의 패시베이션(passivation)을 개방시키고 퓨즈를 증발시킨다. 이제 레이저 퓨즈의 단부들이 개방되고 회로에 걸친 산화 및 부식에 민감해진다. 또한, 퓨즈의 팽창은 주위의 장치들에게 손상을 줄 수 있는 아래쪽 또는 측면으로의 크랙을 야기할 수 있다.
그 결과, 퓨즈 프로그래밍에 의해 퓨즈 주위의 장치들에 야기되는 부식 및 산화를 최소화하도록 레이저 퓨즈를 설계하는 것이 필요하다. 또한, 퓨즈 주위로의 크래킹(cracking) 위험을 줄이는 레이저 퓨즈 프로그래밍 방법이 필요하다.
본 발명은 전자 구조(electronic structure)를 형성하는 방법을 제공한다. 상기 방법은 제1 유전체층에 적어도 두 비아들(vias)을 형성하는 단계; 두 비아들을 자체 패시베이트된(self-passivated) 전기적 도전성 제1 물질로 채우는 단계; 제1 유전체층의 상부에 레이저빔에 노출된 후 전기 저항이 변하는 특성을 갖는 제2 물질을 포함하는 퓨즈 링크층을 형성하는 단계; 퓨즈 링크층 위에 자체 패시베이트된 전기적 도전성 제3 물질을 포함하는 메사층(mesa layer)을 형성하는 단계; 및 퓨즈 링크층으로부터 두 비아들을 전기적으로 접속하는 퓨즈 링크층을 형성하고, 메사층으로부터 두 비아들 바로 위쪽에 위치하는 두 메사들을 형성하는 단계를 포함한다.
본 발명은 또한 자체 패시베이트된 전기적 도전성 제1 물질로 채워진 적어도 두 비아들을 포함하는 제1 유전체층; 두 비아들을 전기적으로 접속하고 레이저빔에 노출된 후 전기 저항이 변화하는 특성을 갖는 제2 물질을 포함하는, 제1 유전체층 상부의 퓨즈 링크; 및 퓨즈 링크 위 그리고 두 비아들 바로 위쪽에 위치하는, 각각 자체 패시베이트된 전기적 도전성 제3 물질을 포함하는 두 메사들을 포함하는 전자 구조를 제공한다.
본 발명은 또한 레이저 퓨즈를 프로그래밍하는 방법으로서, 레이저 퓨즈는 레이저빔에 노출된 후 전기 저항이 변화하는 특성을 갖는 물질을 포함하는 퓨즈 링크를 포함하고, 상기 방법은 퓨즈 링크로의 레이저빔의 영향으로 퓨즈 링크의 전기 저항이 변화하되 퓨즈 링크가 끊어지지는 않도록 제어되는 레이저빔을 퓨즈 링크에 지향하는 단계를 포함하는 방법을 제공한다.
본 발명은 또한 둘 모두 전기적 도전성 제1 물질로 채워진 제1 비아 및 제2 비아를 적어도 포함하는 제1 유전체층; 제1 및 제2 비아들에 있는 전기적 도전성 제1 물질의 바로 위쪽이고 물리적으로도 접촉하고 있는 곳에 각각 위치하며, 전기적 도전성 제2 산소 게터 물질을 포함하는 제1 산소 게터 실드(oxygen-getter shield) 및 제2 산소 게터 실드; 및 제1 및 제2 산소 게터 실드들을 전기적으로 접속하는, 레이저빔에 노출된 후 전기 저항이 변화하는 특성을 갖는 제3 물질을 포함하는 퓨즈 링크를 포함하는 전자 구조를 제공한다.
본 발명은 레이저 퓨즈 밑의 장치들의 산화 및 부식을 최소화하는 레이저 퓨즈의 제조 방법 및 구조를 제공한다.
본 발명은 또한 레이저 퓨즈 주위의 구조에 크래킹을 야기하지 않는 레이저 퓨즈 프로그래밍 방법을 제공한다.
도 1은 본 발명의 실시예들에 따라, 기판상에 두 비아들을 포함하는 층간 절연막(ILD; Inter-Level Dielectric)층을 포함하는 전자 구조의 정-단면도.
도 2는 도 1에서 TaN(탄탈륨 질화물)층에 이어 W(텅스텐)층을 ILD층 위에 증착한 후의 모습을 도시한 도면.
도 3은 도 2에서 두 메사들(mesas)과 두 비아들 위를 제외하고 대부분의 W층을 식각한 후의 모습을 도시한 도면.
도 4는 도 3에서 두 비아들 위와 그 사이의 영역을 제외하고 대부분의 TaN층을 식각하여 남아있는 TaN층이 퓨즈 링크가 된 후의 모습을 도시한 도면.
도 5는 도 4에서 ILD 물질의 패시베이션층이 도 4의 전체 구조(100) 위에 증착된 후의 모습을 도시한 도면.
도 6은 개구를 생성하기 위해 퓨즈 링크 위의 패시베이션층 섹션이 식각된 후의 모습을 도시한 도면.
도 7은 도 6의 구조에서 퓨즈 링크가 레이저빔에 노출된 후의 모습을 도시한 도면.
도 8a 내지 8e는 본 발명의 실시예들에 따라 일련의 제조 단계들을 거치는 전자 구조의 정-단면도.
도 1은 본 발명의 실시예에 따라, 레이저 퓨즈를 형성하는데 사용되는 전자 구조(electronic structure; 100)의 정-단면도이다. 일 실시예에서, 전자 구조(100)는 실리콘 기판(105)의 상부에 층간 절연막(ILD; Inter-Layer Dielectric)층(110)을 포함한다. ILD층(110)은 예컨대 알루미늄(Al)로 채워진 두 비아들(vias; 120a 및 120b)을 포함한다. 일 실시예에서, ILD층(110)은 저유전체(low-K), 실리콘 질화물 또는 실리콘 산화물로 만들어질 수 있다.
예를 들어, ILD층(110)은 실리콘 기판(105)의 상부에 증착될 수 있다. 그 다음, 두 비아들(120a 및 120b)이 식각 공정에 의해 생성된다. 일 실시예에서, 식각 공정은 몇 개의 단계들을 포함할 수 있다. 처음으로, 포지티브 포토레지스트층(positive photoresist layer; 도시하지 않음)이 ILD층(110)의 상부에 증착되고 두 비아들(120a 및 120b)이 위치할 ILD층(110)의 두 영역을 노출시키도록, 포토레지스트층 위에 패턴이 생성된다. 그 다음, 상기 ILD층(110)의 두 노출된 영역은 식각 공정에 의해 식각되어 두 비아들(120a 및 120b)을 생성한다. 그 후, 포토레지스트층이 제거되고 알루미늄이 전체 ILD층(110) 위로 증착되어 두 비아들(120a 및 120b)을 알루미늄으로 채울 수 있게 된다. 그 다음, 비아들(120a 및 120b) 외부의 잉여 알루미늄은 화학 기계적 연마(CMP; chemical mechanical polishing)에 의해 제거되어, 도 1의 전자 구조(100)가 된다. 간결함을 위하여, 알루미늄이 채워진 비아들(120a 및120b)에 전기적으로 접속된, ILD층 아래의 감지 회로(sensing circuit)를 포함하는 장치들은 도시되지 않았다.
도 2는 도 1에서 TaN층(탄탈륨 질화층; 210)에 이어 W층(텅스텐층; 220)을 ILD층(110) 위에 증착한 후의 모습을 도시한다. 일 실시예에서, TaN층(210)은 물리기상증착(PVD; Physical Vapor Deposition)이나 화학기상증착(CVD; Chemical Vapor Deposition) 공정에 의해 ILD층(110) 위에 증착된다. 그 다음, W층(220)은 CVD 공정에 의해 TaN층(210) 위에 증착된다. 일 실시예에서, TaN층(210)은 수백 옹스트롬 두께가 될 수 있다.
도 3은 도 2에서 각각의 두 비아들(120a 및 120b) 위의 두 메사들(mesas; 220a 및 220b)을 제외하고 대부분의 W층(220)을 식각한 후의 모습을 도시한다. 일 실시예에서, 식각 공정은 몇 개의 단계들을 포함할 수 있다. 처음으로, 포지티브 포토레지스트층(도시하지 않음)이 W층(220) 위에 증착될 수 있다. 그 다음, 두 비아들(120a 및 120b)의 바로 위쪽에 있는 W층(220)의 두 영역을 덮고 보호하기 위해서 포토레지스트층상에 패턴이 생성된다. 그 다음, W층(220)의 노출된(포토레지스트층에 의해 보호되지 않는) 영역을 제거하기 위해 식각(건식 또는 습식)이 수행될 수 있다. 마지막으로, 포토레지스트층이 제거된다. 두 비아들(120a 및 120b)의 바로 위쪽에 생성되는 두 W 메사들(220a 및 220b)로서 구조(100)의 결과가 도 3에 도시된다.
도 4는 도 3에서 두 비아들(120a 및 120b) 위의 영역 및 그 사이의 영역을 제외하고 대부분의 TaN층(210)을 식각한 후의 모습을 도시한다. 일 실시예에서, 식각 공정은 몇 개의 단계들을 포함할 수 있다. 처음으로, 포지티브 포토레지스트층(도시하지 않음)이 두 W 메사들(220a 및 220b)도 덮일 수 있도록 TaN층(210) 위에 증착될 수 있다. 그 다음, 두 비아들(120a 및 120b)의 바로 위쪽과 그 사이에 있는 영역의 TaN층(210)만을 덮기/보호하기 위해서 포토레지스트층상에 패턴이 생성된다. 그 다음, TaN층(210)의 노출된(포토레지스트층에 의해 덮이지 않은) 영역을 제거하기 위하여 식각(건식 또는 습식)이 수행될 수 있다. 마지막으로, 포토레지스트층이 제거된다. 두 비아들(120a 및 120b)의 바로 위쪽과 그 사이에 생성되는 TaN 퓨즈 링크(210')로서 구조(100)의 결과가 도 4에 도시된다. TaN 퓨즈 링크(210')는 알루미늄이 채워진 두 비아들(120a 및 120b)을 전기적으로 접속한다.
도 5는 도 4에서 ILD 물질의 패시베이션층(510)이 도 4의 전체 구조(100) 위에 증착된 후의 모습을 도시한다. ILD 패시베이션층(510)은 구조(100)를 포함하는 웨이퍼상의 장치들을 오염 물질 및 습기로부터 보호하는 것을 목적으로 한다. ILD 패시베이션층(510)은 또한 스크래치 보호층의 기능도 한다. 일 실시예에서, ILD 패시베이션층(510)은 실리콘 질화물(SixNy)로 만들 수 있다. 일 실시예에서, ILD 패시베이션층(510)은 CVD(화학기상증착) 공정에 의해 도 4의 구조(100) 위에 증착된다.
도 6은 도 5에서 개구(610)를 생성하기 위해 퓨즈 링크(210') 위쪽의 ILD층(510) 섹션을 식각한 후의 모습을 도시한다. 일 실시예에서, 식각 공정은 몇 개의 단계들을 포함할 수 있다. 처음으로, 포지티브 포토레지스트층(도시하지 않음)이 ILD층(510) 위에 증착될 수 있다. 그 다음, TaN 퓨즈 링크(210')의 바로 위쪽에 있는 ILD층(510) 영역만을 노출시키기 위해, 마스크를 이용하여 포토레지스트층상에 패턴이 생성된다. 그 다음, ILD층(510)의 노출된(포토레지스트층에 의해 덮이지 않은) 영역을 부분적으로 제거하기 위해 식각(건식 또는 습식)이 수행될 수 있다. 마지막으로, 포토레지스트층이 제거된다. 부분적으로 노출되는 두 W 메사들(220a 및 220b)과 남아있는 ILD층(510c)에 의해 덮이는 퓨즈 링크(210')로서 구조(100)의 결과가 도 6에 도시된다. 일 실시예에서, 본 발명의 레이저 퓨즈는, TaN 퓨즈 링크(210') 및 알루미늄이 채워진 두 비아들(120a 및 120b)을 포함하는 것으로 생각될 수 있어서, 앞으로는 레이저 퓨즈(210', 120)로 언급될 수 있다. 퓨즈 링크(210')는 TaN층(210)에서 유래하는 것이므로, TaN층(210)은 퓨즈 링크층(210)으로 언급될 수 있다. 이와 유사하게, 두 비아들(220a 및 220b)은 W층(220)에서 유래하고, 상기 층(220)은 메사층(220)으로 언급될 수 있다.
일 실시예에서, 레이저 퓨즈(210', 120)의 프로그래밍은 개구(610)를 통해서 레이저 소스(620)로부터의 레이저빔(630)을 아래 방향으로 레이저 퓨즈(210', 120)의 TaN 퓨즈 링크(210')상에 지향하는 것을 포함한다. 퓨즈 링크(210')는 레이저빔(630)의 일부 에너지를 흡수한다. 레이저빔(630)의 에너지 레벨은 퓨즈 링크(210')를 물리적으로 손상시키거나 끊어(blow off) 주위의 구조에 크랙킹을 야기 하게 되는 에너지 레벨의 아래로 제어되지만, 퓨즈 링크(210')를 구성하는 물질(즉, TaN)의 상(phase)을 변화시키기에 충분할 정도로 강하다. 도 7은 도 6의 구조(100)에서 퓨즈 링크(210')가 레이저빔(630)에 노출된 후의 모습을 도시한다. 도 7에 도시된 바와 같이, 퓨즈 링크(210')에는 기하학적 변화가 없다. 그러나, 도 7에서, 퓨즈 링크(210'')를 구성하는 물질(즉, TaN)이 상변화를 겪었고, 그로인해 상이한 특성(즉, 더 높은 전기 저항)을 갖게 됨을 나타내기 위하여 새로운 참조 번호(210'')가 부여되었다. TaN에서의 상변화 결과, TaN 퓨즈 링크(210'')의 전기 저항은 증가한다. 즉, 퓨즈 링크(220'')를 경유하는 두 비아들(120a 및 120b) 사이의 전기적 도전성 경로의 전기 저항이 증가한다. 일 실시예에서, 이 전기 저항 증가는 감지 회로(도시하지 않음)에 의해 감지되어 디지털 신호(예컨대, 낮은 전기 저항에 대응하는 논리 1부터 높은 전기 저항에 대응하는 논리 0까지)로 변환된다. 그 결과, 레이저 퓨즈(210', 120)는 종래 기술처럼 개방 회로를 생성하기 위해 퓨즈를 끊지 않고 프로그래밍된다. 그러므로, 크래킹 가능성 및 정도가 최소화된다. TaN 물질의 경우, TaN 전기 저항을 충분히 증가시키기 위해 필요한 레이저 에너지 레벨은 종래의 일반적인 레이저 퓨즈를 끊는데 필요한 것보다 훨씬 낮다. 그 결과, 종래 기술과 비교하면, 본 발명의 퓨즈 프로그래밍으로 야기되는 크래킹의 가능성 및 정도가 훨씬 낮다. ILD층(510c)의 ILD 물질은 레이저빔을 투과시키므로, ILD층(510c)의 두께는 본 발명의 퓨즈 프로그래밍 방법에서 크게 문제가 되지 않는다. 레이저빔(630)의 대부분의 에너지는 퓨즈 링크(220')에 도달할 수 있고 레이저 퓨즈(210', 120)의 전기 저항의 증가를 야기한다. 그 결과, 두 W 메사들(220a 및 220b)이 외부 세계{예컨대, 본딩 패드들(bond pads)}에 전기적으로 접속될 필요가 없다면 레이저 퓨즈(210', 120) 바로 위쪽의 ILD층(510) 영역을 제거하는 단계는 생략될 수 있다. 두 W 메사들(220a 및 220b)이 외부 세계에 전기적으로 접속될 필요가 있는 경우, 퓨즈 링크(210') 바로 위쪽의 ILD층(510) 부분은 메사들(220a 및 220b)을 노출시키기 위해 제거될 수 있다. 퓨즈 링크(210') 상부에 ILD층(510c; 도 6)이 남아있는지 또는 아무것도 남아있지 않는지는 퓨즈 프로그래밍 공정에 큰 문제가 되지 않는다.
위에서 설명된 실시예들에서, 두 비아들(120a 및 120b)은 양호한 전기 도전체이며 양호한 자체 패시베이트된(self-passivated) 재료이기도 한 알루미늄으로 채워진다. 알루미늄은 산소와 반응하여 산소에 불활성인(inert) 화합물을 생성하여 공기 및 수증기의 산소에 의한 더 이상의 산화 및 부식을 막기 때문에 양호한 자체 패시베이트된 재료이다. 두 비아들(120a 및 120b)을 채우기 위해 알루미늄을 사용함으로써 레이저 퓨즈(210', 120) 아래의 장치들의 산화 및 부식을 줄인다. 다른 방법으로, 전기적으로 도전성이면서 자체 패시베이트된 다른 물질들이 두 비아들(120a 및 120b)을 채우기 위해 사용될 수 있다. 두 비아들(120a 및 120b)을 사용함으로써 레이저 퓨즈(210', 120) 아래의 장치들의 산화 및 부식을 최소화하는데 도움을 준다.
위에서 설명된 실시예들에서, 퓨즈 링크(210')는, 자체 패시베이트되고 레이저빔(630)이 그 위를 비출 때 전기 저항이 변화하는 TaN으로 만든다. TaN 퓨즈 링크(210')는 자체 패시베이트되므로, 레이저 퓨즈(210', 120) 아래의 장치들의 산화 및 부식은 TaN 퓨즈가 노출될 때(예컨대, ILD층 510c가 완전히 제거될 때)라도 감소하게 된다. 다른 실시예에서, 다른 물질(즉, 티타늄 질화물 TiN 또는 텅스텐 질화물 WN)이, 자체 패시베이트되고 레이저빔(630)의 영향 후에 전기 저항이 변하는 특성을 갖는 퓨즈 링크(210')를 위해 사용될 수 있다. 또 다른 실시예에서, 사용되는 물질은 레이저빔에 노출된 후 전기 저항이 변하는(증가 또는 감소) 특성을 갖는다.
위에서 설명한 실시예들에서, 두 메사들(220a 및 220b)은 전기적으로 도전성이며 자체 패시베이트되는 W(텅스텐)으로 구성된다. W는 전기적으로 도전성이므로 레이저 퓨즈(210', 120)의 컴포넌트들과 외부 세계(즉, 본딩 패드들) 사이에 전기적 접속이 이루어질 수 있다. W가 자체 패시베이트되고 두 W 메사들(220a 및 220b)이 두 비아들(120a 및 120b) 바로 위쪽에 위치하고 있기 때문에, 두 비아들(120a 및 120b)을 통한 레이저 퓨즈(210', 120) 아래의 장치들의 산화 및 부식이 최소화된다. 다른 실시예에서, 두 메사들(220a 및 220b)은 전기적으로 도전성이고 자체 패시베이트되는 다른 물질(예컨대, 알루미늄)로 만들 수 있다.
앞에서 설명한 실시예들에서, 퓨즈 링크(210')는 레이저빔(630)에 노출된 후 더 높은 전기 저항을 갖게 된다. 다른 실시예에서, 퓨즈 링크(210')는 레이저빔(630)에 노출된 후 더 낮은 전기 저항을 갖게 되는 다른 물질로 만들 수 있다. 그 다음, 전지 저항의 감소가 감지되어 디지털 신호(예컨대, 논리 0에서 논리 1까지)로 변환될 수 있다.
도 8a 내지 8e는 본 발명의 실시예들에 따라 전자 구조(800)를 제조하는 단 계를 도시한다. 도 8a는 본 발명의 실시예들에 따라 레이저 퓨즈를 형성하는데 사용되는 전자 구조(800)의 정-단면도를 도시한다. 일 실시예에서, 전자 구조(800)는 실리콘(또는 임의의 다른 반도체) 기판(805) 상부에 ILD층(807)을 포함한다. 그 ILD층(807)은 알루미늄(또는 전기적으로 도전성이 양호한 임의의 다른 물질)이 채워진 두 비아들(820a 및 820b)을 포함한다. TaN(또는 레이저빔에 노출된 후 전기 저항이 변하는 특성을 갖는 임의의 다른 물질)로 만들어진 레이저 퓨즈(810)는 ILD층(807)의 상부에 증착된다. 실리콘 질화물(또는 아래에 있는 층(810)을 보호할 수 있는 임의의 물질)로 만들어진 보호층(815)이 레이저 퓨즈층(810) 상에 증착된다.
도 8b는 도 8a에서 두 비아들(820a 및 820b) 사이에 메사(810', 815')만을 남기고 대부분의 두 층들(810 및 815)을 식각함으로써 메사(810', 815')가 형성된 후의 모습을 도시한다. 메사(810', 815')는 TaN 퓨즈 링크(810') 및 보호층(815')을 포함한다.
도 8c는 도 8b에서 티타늄{또는 전기적 도전성이 양호한 임의의 다른 산소 게터(oxygen getter) 재료}으로 만든 산소 게터층(산소와 쉽게 반응하고 산소를 쉽게 흡수하여 산소가 산소 게터층으로부터 탈출하는 것을 방지함; 825)이 도 8b의 전체 구조(800)상에 증착된 후의 모습을 도시한다. 그 다음, 텅스텐(또는 전기적 도전성이 양호한 임의의 물질)으로 구성된 단부 콘택트층(end contact layer; 830)이 산소 게터층(825)상에 증착된다.
도 8d는 도 8c에서 두 비아들(820a 및 820b) 바로 위쪽의 두 메사들(825a, 830a 및 825b, 830b)만을 남기고 대부분의 층들(825 및 830)을 식각하여 두 메사들(825a, 830a 및 825b, 830b) 각각이 형성된 후의 모습을 도시한다. 메사(825a, 830a)는 산소 게터 실드(oxygen-getter shield; 825a) 및 단부 콘택트 메사(end contact mesa; 830a)를 포함한다. 이와 유사하게, 메사(825b, 830b)는 산소 게터 실드(825b) 및 단부 콘택트 메사(830b)를 포함한다.
도 8e는 도 8d에서 ILD층(840)이 두 단부 콘택트 메사들(830a 및 830b)을 제외하고 도 8d의 전체 구조(800)상에 증착된 후의 모습을 도시한다. Ti는 양호한 전기 도전체이므로, 산소 게터 실드(825a 및 825b)는 퓨즈 링크(810')를 비아들(820a 및 820b) 각각에 전기적으로 접속한다. 티타늄(Ti)은 또한 양호한 산소 게터 재료이므로, 산소 게터 실드들(825a 및 825b)은 두 비아들(820a 및 820b) 밑의 장치들을 부식 및 산화로부터 효과적으로 보호한다.
요약하자면, 본 발명의 퓨즈 프로그래밍 처리는 비파괴적(nondestructive)이다. 레이저빔(630)(도 6 참조)은 TaN의 상(phase)만을 변화시켜, TaN 퓨즈 링크(210')의 전기 저항을 증가시킨다. 또한, 퓨즈 프로그래밍에 사용되는 레이저 에너지도 감소한다. 결과적으로, 낮은 프로그래밍 레이저 에너지와 퓨즈 프로그래밍 처리의 비파괴적인 속성 때문에, 프로그래밍 처리 동안 및 그 후의 유전체 크래킹 위험이 줄어든다. 유전체 크래킹의 가능성이 낮아짐에 따라 두 가지 이점이 생긴다. 첫째, 수율 및 신뢰도가 향상되며, 둘째, 글로벌 와이어링(global wiring) 레벨에서 저유전체(low-K dielectric) 물질들의 사용 가능성이 증가한다.
자체 패시베이트된 단부 접속부들{두 W 메사들(220a 및 220b)} 및 자체 패시 베이트된 퓨즈 요소{퓨즈 링크(210') 및 알루미늄으로 채워진 두 비아들(120a 및 120b)}을 함께 사용하여, 퓨즈 요소들 및 결함이 있는 라이너(liner)를 통한 산소와 습기의 유입 경로가 제거된다. 또한, TaN의 확산 장벽(diffusion barrier) 특성 때문에, 퓨즈 요소들에서 단부 접속부들까지 산소 및 습기의 측면 유입 경로가 제거된다.
TaN 퓨즈 링크(210')와 퓨즈(210', 120) 밑의 감지 회로(도시하지 않음) 사이의 콘택트 접속부로서, 자체 패시베이트된 전기 도전체(알루미늄)를 비아들(120a 및 120b)에 사용하면, 자체 패시베이트된 전기 도전체가 산소 및 습기 게터로서 기능하여 산소 및 습기가 비아들(120a 및 120b)의 하부 코너에 있는 결함있는 라이너(존재하는 경우)를 관통할 가능성이 최소화된다는 이점이 있다.
마지막 퓨즈 위 패시베이션(passivation-over-fuse) 처리는 퓨즈(210', 120) 바로 위쪽의 패시베이션 ILD층(510)의 두께가 프로그래밍 과정에 있어서 큰 문제가 되지 않기 때문에 큰 융통성을 갖는다. 더욱이, 한 종류의 퓨즈들{예컨대, 퓨즈(210', 120)}이 상이한 기술에서 사용되어 제조 비용의 감소를 가져올 수 있다.
본 발명의 특정 실시예들이 예시를 목적으로 여기에 설명되었으나, 많은 변경 및 변화가 당업자에게 명백해질 것이다. 따라서, 첨부된 청구항들은 그러한 모든 변경 및 변화를 본 발명의 진정한 사상과 범위 내에 포함하도록 의도되었다.

Claims (20)

  1. 전자 구조(electronic structure)를 형성하는 방법으로서,
    제1 유전체층에 적어도 두 비아들(vias)을 형성하는 단계;
    상기 두 비아들을 자체 패시베이트된(self-passivated) 전기적 도전성 제1 물질로 채우는 단계;
    상기 제1 유전체층의 상부에, 레이저빔에 노출된 후 전기 저항이 변하는 특성을 갖는 제2 물질을 포함하는 퓨즈 링크층을 형성하는 단계;
    상기 퓨즈 링크층 위에, 자체 패시베이트된 전기적 도전성 제3 물질을 포함하는 메사층(mesa layer)을 형성하는 단계; 및
    상기 퓨즈 링크층으로부터 상기 두 비아들을 전기적으로 접속하는 튜브 링크를 형성하고, 상기 메사층으로부터 상기 두 비아들 바로 위쪽에 위치하는 두 메사들을 형성하는 단계
    를 포함하는 전자 구조 형성 방법.
  2. 제1항에 있어서,
    상기 제2 물질은, TaN, TiN 및 WN으로 구성된 그룹으로부터 선택된 물질을 포함하는 전자 구조 형성 방법.
  3. 제1항에 있어서,
    상기 자체 패시베이트된 전기적 도전성 제1 물질은, Al 및 W로 구성된 그룹으로부터 선택된 물질을 포함하는 전자 구조 형성 방법.
  4. 제1항에 있어서,
    상기 자체 패시베이트된 전기적 도전성 제3 물질은, Al 및 W로 구성된 그룹으로부터 선택된 물질을 포함하는 전자 구조 형성 방법.
  5. 제1항에 있어서,
    상기 메사층을 형성하는 단계 전에, 상기 퓨즈 링크층의 상부에 제2 유전체층을 형성하는 단계를 더 포함하는 전자 구조 형성 방법.
  6. 제1항에 있어서,
    상기 퓨즈 링크가 형성된 후에 상기 퓨즈 링크를 주변 분위기(ambient atmosphere)에 노출시키는 단계를 더 포함하는 전자 구조 형성 방법.
  7. 자체 패시베이트된 전기적 도전성 제1 물질로 채워진 적어도 두 비아들을 포함하는 제1 유전체층;
    상기 두 비아들을 전기적으로 접속하고 레이저빔에 노출된 후 전기 저항이 변화하는 특성을 갖는 제2 물질을 포함하는, 상기 제1 유전체층 상부의 퓨즈 링크; 및
    상기 퓨즈 링크 위 그리고 상기 두 비아들 바로 위쪽에 위치하는, 각각 자체 패시베이트된 전기적 도전성 제3 물질을 포함하는, 두 메사들
    을 포함하는 전자 구조.
  8. 제7항에 있어서,
    상기 퓨즈 링크 위 그리고 상기 두 메사들 밑에 위치하고, 상기 퓨즈 링크를 완전하게 덮지 않는 제2 유전체 층을 더 포함하는 전자 구조.
  9. 제7항에 있어서,
    상기 제2 물질은 TaN, TiN 및 WN으로 구성된 그룹으로부터 선택된 물질을 포함하는 전자 구조.
  10. 제7항에 있어서, 상기 자체 패시베이트된 전기적 도전성 제1 물질은 Al 및 W로 구성된 그룹으로부터 선택된 물질을 포함하는 전자 구조.
  11. 제7항에 있어서, 상기 자체 패시베이트된 전기적 도전성 제3 물질은 Al 및 W로 구성된 그룹으로부터 선택된 물질을 포함하는 전자 구조.
  12. 레이저 퓨즈를 프로그래밍하는 방법으로서, 상기 레이저 퓨즈는 레이저빔에 노출된 후 전기 저항이 변화하는 특성을 갖는 물질을 포함하는 퓨즈 링크를 포함하 고,
    상기 방법은,
    상기 퓨즈 링크를 제공하는 단계; 및
    상기 퓨즈 링크로의 상기 레이저빔의 영향으로 상기 퓨즈 링크의 전기 저항이 변화하되 상기 퓨즈 링크가 끊어지지는 않도록 제어되는 상기 레이저빔을 상기 퓨즈 링크에 지향하는 단계를 포함하는 레이저 퓨즈 프로그래밍 방법.
  13. 제12항에 있어서,
    상기 퓨즈 링크의 전기 저항 변화를 감지하고 상기 전기 저항 변화를 디지털 신호로 변환하는 단계를 더 포함하는 레이저 퓨즈 프로그래밍 방법.
  14. 제12항에 있어서,
    상기 물질은 상기 레이저빔에 노출된 후 전기 저항이 증가하는 특성을 갖는 레이저 퓨즈 프로그래밍 방법.
  15. 제12항에 있어서,
    상기 물질은 상기 레이저빔에 노출된 후 전기 저항이 감소하는 특성을 갖는 레이저 퓨즈 프로그래밍 방법.
  16. 제12항에 있어서,
    상기 물질은 자체 패시베이트된 레이저 퓨즈 프로그래밍 방법.
  17. 제12항에 있어서,
    상기 물질은 TaN, TiN 및 WN으로 구성된 그룹에서 선택된 물질을 포함하는 레이저 퓨즈 프로그래밍 방법.
  18. 둘 모두 전기적 도전성 제1 물질로 채워진 제1 비아 및 제2 비아를 적어도 포함하는 제1 유전체층;
    상기 제1 및 제2 비아들에 있는 상기 전기적 도전성 제1 물질의 바로 위쪽이고 물리적으로도 접촉하고 있는 곳에 각각 위치하는, 전기적 도전성 제2 산소 게터 물질을 포함하는 제1 산소 게터 실드(oxygen-getter shield) 및 제2 산소 게터 실드; 및
    상기 제1 및 제2 산소 게터 실드들을 전기적으로 접속하는, 레이저빔에 노출된 후 전기 저항이 변화하는 특성을 갖는 제3 물질을 포함하는 퓨즈 링크
    를 포함하는 전자 구조.
  19. 제18항에 있어서,
    상기 제1 및 제2 산소 게터 실드들 바로 위쪽이고 물리적으로 직접 접촉하고 있는 곳에 각각 위치하는, 전기적 도전성 제4 물질을 포함하는 제1 메사 및 제2 메사를 더 포함하는 전자 구조.
  20. 제18항에 있어서,
    상기 전기적 도전성 제2 산소 게터 물질은 티타늄을 포함하는 전자 구조.
KR1020067008586A 2003-11-04 2004-11-04 레이저 퓨즈의 구조와 프로그래밍 KR100754317B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/605,885 US7064409B2 (en) 2003-11-04 2003-11-04 Structure and programming of laser fuse
US10/605,885 2003-11-04

Publications (2)

Publication Number Publication Date
KR20060115736A true KR20060115736A (ko) 2006-11-09
KR100754317B1 KR100754317B1 (ko) 2007-09-03

Family

ID=34549682

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067008586A KR100754317B1 (ko) 2003-11-04 2004-11-04 레이저 퓨즈의 구조와 프로그래밍

Country Status (6)

Country Link
US (3) US7064409B2 (ko)
EP (1) EP1687851B1 (ko)
JP (1) JP4871132B2 (ko)
KR (1) KR100754317B1 (ko)
CN (1) CN100499130C (ko)
WO (1) WO2005048304A2 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9652637B2 (en) 2005-05-23 2017-05-16 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and system for allowing no code download in a code download scheme
US7381981B2 (en) * 2005-07-29 2008-06-03 International Business Machines Corporation Phase-change TaN resistor based triple-state/multi-state read only memory
US7768815B2 (en) * 2005-08-23 2010-08-03 International Business Machines Corporation Optoelectronic memory devices
US7701035B2 (en) * 2005-11-30 2010-04-20 International Business Machines Corporation Laser fuse structures for high power applications
US9904809B2 (en) 2006-02-27 2018-02-27 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and system for multi-level security initialization and configuration
US20070290715A1 (en) * 2006-06-19 2007-12-20 David Baer Method And System For Using One-Time Programmable (OTP) Read-Only Memory (ROM) To Configure Chip Usage Features
US9489318B2 (en) 2006-06-19 2016-11-08 Broadcom Corporation Method and system for accessing protected memory
DE102006043484B4 (de) * 2006-09-15 2019-11-28 Infineon Technologies Ag Fuse-Struktur und Verfahren zum Herstellen derselben
US20080308901A1 (en) * 2007-06-12 2008-12-18 Broadcom Corporation Integrated circuit having a thin passivation layer that facilitates laser programming, and applications thereof
KR20090102555A (ko) * 2008-03-26 2009-09-30 삼성전자주식회사 전기적 퓨즈 소자 및 그 동작방법
US9263384B2 (en) * 2008-05-13 2016-02-16 Infineon Technologies Ag Programmable devices and methods of manufacture thereof
JP2010118427A (ja) * 2008-11-12 2010-05-27 Nec Electronics Corp 半導体装置および半導体装置の製造方法
CN102054816B (zh) * 2009-11-03 2012-05-30 中芯国际集成电路制造(上海)有限公司 熔丝的熔断方法
US8659118B2 (en) * 2011-07-29 2014-02-25 Infineon Technologies Ag Semiconductor device comprising a fuse structure and a method for manufacturing such semiconductor device
US8946000B2 (en) * 2013-02-22 2015-02-03 Freescale Semiconductor, Inc. Method for forming an integrated circuit having a programmable fuse
US10692811B1 (en) * 2018-12-02 2020-06-23 Nanya Technology Corporation Semiconductor structure
US11152568B2 (en) 2019-06-27 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Top-electrode barrier layer for RRAM
US11469178B2 (en) 2020-12-18 2022-10-11 Globalfoundries U.S. Inc. Metal-free fuse structures

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6084835A (ja) * 1983-10-17 1985-05-14 Hitachi Ltd ヒユ−ズ処理方法
JP3325714B2 (ja) * 1994-02-21 2002-09-17 株式会社リコー 半導体装置及び半導体装置の製造方法
JP3353520B2 (ja) * 1995-02-27 2002-12-03 ソニー株式会社 半導体装置
JPH08321549A (ja) * 1995-05-24 1996-12-03 Matsushita Electron Corp 半導体装置
JPH1027797A (ja) * 1996-07-10 1998-01-27 Oki Electric Ind Co Ltd Ａｌ／Ｔｉ積層配線およびその形成方法
KR100241061B1 (ko) * 1997-07-26 2000-02-01 윤종용 반도체장치의퓨즈제조방법및퓨즈를가진반도체장치
US6033939A (en) 1998-04-21 2000-03-07 International Business Machines Corporation Method for providing electrically fusible links in copper interconnection
DE19901540A1 (de) * 1999-01-16 2000-07-20 Philips Corp Intellectual Pty Verfahren zur Feinabstimmung eines passiven, elektronischen Bauelementes
US6348742B1 (en) 1999-01-25 2002-02-19 Clear Logic, Inc. Sacrificial bond pads for laser configured integrated circuits
US6423582B1 (en) 1999-02-25 2002-07-23 Micron Technology, Inc. Use of DAR coating to modulate the efficiency of laser fuse blows
US6249038B1 (en) * 1999-06-04 2001-06-19 International Business Machines Corporation Method and structure for a semiconductor fuse
US6444544B1 (en) * 2000-08-01 2002-09-03 Taiwan Semiconductor Manufacturing Company Method of forming an aluminum protection guard structure for a copper metal structure
US7087975B2 (en) * 2000-12-28 2006-08-08 Infineon Technologies Ag Area efficient stacking of antifuses in semiconductor device
US20030025177A1 (en) 2001-08-03 2003-02-06 Chandrasekharan Kothandaraman Optically and electrically programmable silicided polysilicon fuse device
US6495426B1 (en) 2001-08-09 2002-12-17 Lsi Logic Corporation Method for simultaneous formation of integrated capacitor and fuse
JP2003068856A (ja) * 2001-08-27 2003-03-07 Seiko Epson Corp ヒューズ素子、半導体装置及びその製造方法
US6873027B2 (en) 2001-10-26 2005-03-29 International Business Machines Corporation Encapsulated energy-dissipative fuse for integrated circuits and method of making the same
DE10156830B4 (de) 2001-11-20 2005-05-12 Infineon Technologies Ag Integrierte Schaltung mit einem programmierbaren Element und Verfahren zu ihrem Betrieb
TW511246B (en) 2001-12-28 2002-11-21 Nanya Technology Corp Fuse structure
KR100463047B1 (ko) * 2002-03-11 2004-12-23 삼성전자주식회사 반도체 장치의 퓨즈 박스 및 그 제조방법
US6667534B1 (en) * 2002-07-19 2003-12-23 United Microelectronics Corp. Copper fuse structure and method for manufacturing the same
JP4127678B2 (ja) * 2004-02-27 2008-07-30 株式会社東芝 半導体装置及びそのプログラミング方法
US6970394B2 (en) * 2004-04-22 2005-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Programming method for electrical fuse cell and circuit thereof
US7381594B2 (en) * 2005-11-30 2008-06-03 International Business Machines Corporation CMOS compatible shallow-trench efuse structure and method

Also Published As

Publication number Publication date
US20060145291A1 (en) 2006-07-06
US7064409B2 (en) 2006-06-20
US7981732B2 (en) 2011-07-19
US20050093091A1 (en) 2005-05-05
JP4871132B2 (ja) 2012-02-08
CN100499130C (zh) 2009-06-10
WO2005048304A2 (en) 2005-05-26
WO2005048304A3 (en) 2005-07-28
EP1687851B1 (en) 2013-08-07
KR100754317B1 (ko) 2007-09-03
EP1687851A4 (en) 2011-02-23
CN1875485A (zh) 2006-12-06
EP1687851A2 (en) 2006-08-09
US20080194064A1 (en) 2008-08-14
US7384824B2 (en) 2008-06-10
JP2007515057A (ja) 2007-06-07

Similar Documents

Publication Publication Date Title
US7981732B2 (en) Programming of laser fuse
US7479447B2 (en) Method of forming a crack stop void in a low-k dielectric layer between adjacent fuses
US6124194A (en) Method of fabrication of anti-fuse integrated with dual damascene process
US6656826B2 (en) Semiconductor device with fuse to be blown with energy beam and method of manufacturing the semiconductor device
US7205588B2 (en) Metal fuse for semiconductor devices
US7301216B2 (en) Fuse structure
US20060163734A1 (en) Fuse structure and method for making the same
KR101151302B1 (ko) 집적 회로 장치의 퓨즈 구조
KR100271746B1 (ko) 반도체 장치 및 그 제조 방법
US7704804B2 (en) Method of forming a crack stop laser fuse with fixed passivation layer coverage
US6518643B2 (en) Tri-layer dielectric fuse cap for laser deletion
US6750129B2 (en) Process for forming fusible links
US8896090B2 (en) Electrical fuses and methods of making electrical fuses
US6879020B2 (en) Semiconductor device
US20030141568A1 (en) Semiconductor device and manufacturing method thereof
US8299568B2 (en) Damage propagation barrier
EP0735583B1 (en) Process of trimming a fuse in an integrated circuit
JP2003209173A (ja) 半導体装置
KR100754895B1 (ko) 반도체 장치 및 그 형성 방법
US6306746B1 (en) Backend process for fuse link opening
US7943459B2 (en) Semiconductor device and method of manufacturing the semiconductor device
TW529147B (en) Structure of metal fuse of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100429

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee