KR20060114408A - 반도체 소자의 실리사이드 형성 방법 - Google Patents

Abstract

본 발명은 코발트의 확산이 균일하게 이루어져 균일한 두께의 코발트살리사이드를 형성하여 게이트 접합 누설 전류 특성을 최소화하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 라이너 질화막을 포함하는 소자분리막을 형성하는 단계; 상기 반도체 기판의 상부에 게이트 전극 및 소스/드레인을 형성하는 단계; 상기 게이트 전극 및 소스/드레인을 포함하는 전면에 선 비정질화 이온 주입을 실시하는 단계; 상기 게이트 전극 및 반도체 기판의 표면을 따라 코발트막, 티타늄막, 티타늄나이트라이드막을 차례로 형성하는 단계; 및 어닐링을 실시하여 상기 게이트 전극 상부 및 소스/드레인 영역에 코발트실리사이드를 형성하는 단계를 포함한다.

STI, 라이너 질화막, 코발트/티타늄/티타늄나이트라이드(Co/Ti/TiN), 실리사이드(Silicide), 살리사이드(Salicide)

Description

반도체 소자의 실리사이드 형성 방법{METHOD FOR FORMING SILICIDE OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 실리사이드 형성 방법을 도시한 단면도,

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 실리사이드 형성 방법을 도시한 단면도,

도 3은 본 발명의 실시예를 적용한 그래프.

* 도면의 주요 부분에 대한 부호의 설명

21 : 실리콘 기판 22 : 트렌치

23 : 제 1 산화막 24 : 질화막

25 : 제 2 산화막 26 : 갭필 산화막

27 : 게이트 산화막 28 : 게이트 전극

29 : 게이트 스페이서 30 : 소스/드레인 영역

31 : Co막 32 : Ti막

33 : TiN막 34 : CoSi₂막

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 실리사이드(silicide) 형성 방법에 관한 것이다.

반도체 제조 공정에서 특히, 로직 소자의 제조 공정에 있어서 소자의 동작 속도는 매우 중요한 요소로 작용하기 때문에 저항을 감소시키기 위해 실리사이드 공정을 적용하고 있다.

이러한 실리사이드 형성 공정은 금속을 증착하고 열공정에 의해 금속 실리사이드막을 형성하는 것으로, 통상의 실리사이드 공정은 실리콘으로 구성되는 액티브 영역과 게이트 형성 물질인 폴리실리콘 상부에만 실리사이드가 형성되고, 그 이외의 절연 물질에서는 실리사이드막이 형성되지 않도록 하는 살리사이드(Self Aligned Silicide) 공정을 채택하고 있다. 특히, 0.18㎛ 이하로 게이트 선폭이 감소함에 따라 저항 및 안정성에서 우수한 코발트 실리사이드가 적용되고 있는 실정이다.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 실리사이드 형성 방법을 나타낸 단면도이다.

도 1a에 도시된 바와 같이, 실리콘 기판(11) 상에 STI 소자 분리 공정으로 소자분리막(12)을 형성하여 액티브 영역과 필드 영역을 구분한 후에, 웰(도시하지 않음) 형성 공정을 진행한다.

이어서, 액티브 영역에 게이트 산화막(13)을 형성하고, 게이트 전극(14)을 증착한 후 소정의 사진 및 식각 공정의 실시하여 게이트를 패터닝한다. 게이트 패터닝 후, 도시되지는 않았지만 저농도의 불순물 이온 주입을 실시하여 LDD(Lightly Doped Drain) 영역을 형성하고, 게이트 전극(14)의 측벽에 스페이서(15)를 형성하고 이어서, 고농도 이온 주입을 실시하여 소스/드레인 영역(16)을 형성한다.

도 1b에 도시된 바와 같이, 후속의 실리사이드 형성을 위해 웨이퍼 표면을 불산 용액(HF)으로 세정하여 실리콘 기판(11)에 잔류하는 산화막을 제거한 후, 반도체 기판(11) 및 게이트 전극(14)의 프로파일을 따라 실리사이드용 금속막으로 이용할 코발트막(16, Co)과 티타늄막(17, Ti)을 차례로 증착한다.

도 1c에 도시된 바와 같이, 500℃의 온도로 1차 급속 열 공정(Rapid Thermal Process; 'RTP')을 실시하고 살리사이드 공정을 진행하여, 소스/드레인 영역(16) 및 게이트 전극(14)의 일부가 코발트실리사이드(CoSi₂) 성분의 살리사이드를 형성한 후, 살리사이드(18) 반응이 일어나지 않은 부분의 코발트막/티타늄막 제거 공정을 진행한다.

이어서, 750℃의 온도로 2차 RTP를 진행하여 최종적인 살리사이드 반응을 통하여 코발트실리사이드(CoSi₂) 성분의 살리사이드(18)를 형성하게 된다.

그러나, 상술한 종래 기술은 코발트막 증착 전에 실리콘 기판(11) 표면에 존재하는 자연산화막을 제거하기 위해 불산(HF) 세정을 아무리 긴 시간 동안 진행하여도 수 Å의 자연산화막은 열역학적으로 존재할 수 밖에 없는데, 이러한 자연산화막이 코발트막의 확산을 방해하게 된다.

따라서, 결과적으로 생성되는 코발트실리사이드(CoSi₂)와 실리콘 기판의 계면 균일도가 균일하지 않음으로써, 접합부의 누설 전류가 증가하는 문제가 발생한다. 또한, STI 형성 후 고온 열공정 진행시 산소가 유입될 경우 STI 측벽의 실리콘이 산화되어 부피 팽창이 발생하고, 이에 따른 압축 응력(compressive stress)이 트랜지스터가 형성될 채널부에 가해짐에 따라 누설 전류가 증가하는 문제가 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 코발트의 확산이 균일하게 이루어져 균일한 두께의 코발트살리사이드를 형성하여 게이트 접합 누설 전류 특성을 최소화하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 라이너 질화막을 포함하는 소자분리막을 형성하는 단계, 상기 반 도체 기판의 상부에 게이트 전극 및 소스/드레인을 형성하는 단계, 상기 게이트 전극 및 소스/드레인을 포함하는 전면에 선 비정질화 이온 주입을 실시하는 단계, 상기 게이트 전극 및 반도체 기판의 표면을 따라 코발트막, 티타늄막, 티타늄나이트라이드막을 차례로 형성하는 단계, 및 어닐링을 실시하여 상기 게이트 전극 상부 및 소스/드레인 영역에 코발트실리사이드를 형성하는 단계를 포함한다.

상기와 같은 기술을 적용하므로써, STI 라이너 질화막 증착 및 Co/Ti/TiN 삼중막 증착을 통한 CoSi₂ 살리사이드를 형성하여 접합부 누설 전류 특성을 개선하는효과를 얻을 수 있다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 실리사이드 형성 방법을 도시한 단면도이다.

도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 STI 소자 분리 공정을 진행하기 위해 트렌치(22)를 형성하고, 실리콘 기판(21)의 표면을 산화시켜 산화막(23)을 성장시킨 후, 산화막(23) 상에 라이너 질화막(24)을 증착한다. 이어서, 라이너 질화막(24) 상에 화학 기상 증착법(Chemical Vapor Deposition; 이하 'CVD') 으로 CVD 산화막(25)을 증착한다.

이 때, STI 라이너 질화막(24) 공정을 적용하면, 기존 대비 액티브 영역(STI가 형성되는 이외의 지역)에 가해지는 응력(stress)가 감소하게 되고, 이에 따라 응력에 의한 실리콘 기판(21) 내부의 결정 결함의 발생이 줄어들게 되며, 결과적으로 결정 결함이 줄어들게 됨에 따라, 결정 결함 등의 트랩(trap)에 기인한 접합 누설 전류가 감소하게 된다.

도 2b에 도시된 바와 같이, 트렌치(22)를 매립하기 위해 기판의 전면에 갭필산화막(26)을 증착한 후, 화학적 기계적 연마(Chemical Mechanical Polishing; 이하 'CMP') 및 전면 식각을 실시하여 실리콘 기판(21)이 노출될 때까지 갭필 산화막(26), CVD 산화막(25a), 라이너 질화막(24a), 산화막(23a)을 평탄화 식각하여 소자분리막을 형성하여 액티브 영역과 필드 영역을 구분한다.

이어서, 웰(도시하지 않음) 공정을 진행하고 기판(21)의 액티브 영역 상에 게이트 산화막(27) 및 게이트 전극(28)을 형성하고, 저농도 이온 주입을 실시하여 LDD 영역(도시하지 않음)을 형성한 후, 게이트 전극(28) 측면에 게이트 스페이서(29)을 형성한다.

다음으로, 고농도 소스/드레인 이온 주입을 실시하여 게이트 전극(28)의 양측 하부 기판에 소스/드레인 영역(30)을 형성한다.

계속해서, 소스/드레인 형성 공정을 실시하고 기판(21) 전면에 비정질화 공정으로 게르마늄(Ge) 선 비정질화 이온 주입(Pre Amorphization Implantation; 'PAI')을 진행하여, 실리사이드가 형성될 영역을 미리 비정질화시킨다.

이 때, PAI 공정은 금속막 증착 전에 기판(21)이나 게이트 전극(28) 상의 실리콘을 비정질화 함으로써, 후속으로 진행되는 금속막의 증착과 급속 열처리로 형성되는 실리사이드의 두께를 균질화 시키기 위한 목적으로 실시하는 공정이다.

한편, PAI 공정시 주입하는 이온은 실시예에서 사용한 Ge 뿐만 아니라, N₂, As, 또는 Ar 중 선택한 어느 하나의 이온을 주입하고, 이온 주입 에너지는 0.1KeV∼200KeV의 범위를 갖으며, 도즈량은 1E12∼1E16의 범위를 갖는다.

도 2c에 도시된 바와 같이, HF, H₂O를 1 : 99의 비로 혼합한 세정 용액을 사용하여 웨이퍼 표면을 세정하여 잔여 산화막을 제거한 후, 비정질화된 기판(21) 전면에 Co막(31), Ti막(32), TiN막(33)을 차례로 증착한다. 이 때, TiN막(33)을 증착하므로써, Ti막(32)의 Ti 원자가 후속 열공정 진행시 확산하여 Co막(31)을 투과하여 실리콘 기판(21)과 Co막(31) 사이에 존재하는 자연산화막과 반응하여 Co_xTi_yO_z(x, y 및 z 은 자연수) 형태의 다공성 막질로 바꾸어 준다. 이후 이러한 다공성 막질을 통해 Co의 확산이 방해 받지 않고 균일하게 이루어짐으로써, 결과적으로 생성되는 CoSi₂ 살리사이드와 실리콘 기판(21)의 계면 균일도가 이전 보다 균일하게 되어, 접합부의 누설 전류가 감소하게 된다.

한편, Co막(31)은 100Å∼150Å, Ti막(32)은 1Å∼200Å, TiN막(33)은 200Å∼350Å의 두께로 증착한다.

도 2d에 도시된 바와 같이, 실리콘 기판(21) 전면에 3중 막(31, 32, 33)을 증착한 후, 500℃의 온도에서 제 1 급속 열 공정(Rapid Thermal Annealing; 'RTA') 을 진행하여 소스/드레인 영역(30) 및 게이트 전극에 CoSi 성분의 살리사이드를 형성한 후, 살리사이드 반응이 일어나지 않은 부분의 Co막과 TiN막을 제거하는 Co 제거 공정을 진행하며, 이어서 750℃의 온도에서 제 2 RTA 공정을 진행하여 최종적인 살리사이드 반응을 통하여 CoSi₂ 성분의 살리사이드(34)를 형성한다.

도 3은 본 발명과 종래 기술을 대비하기 위해 접합 누설 전류에 대한 누적 분포를 나타낸 그래프로서, x축은 측정 데이타(총 51포인트)의 누적 분포를 나타내며 y 접합 누설 전류를 나타내며 단위는 A/㎛이다.

먼저, A(reference)는 Ge PAI 공정을 진행한 후, Co막과 Ti막을 증착한 상태이고, B(Ge_PAI_Ti_TiN)는 Ge PAI 공정을 진행한 후, Co막/Ti막/TiN막을 증착한 상태이며, C(Ge_PAI_Ti_TiN_STI Liner)는 소자분리막 형성시 라이너 질화막을 적용하고, Ge PAI를 진행한 후 Co막/Ti막/TiN막을 증착한 상태이다.

그래프에서 보는 바와 같이, 접합 누설 전류 분포 측면에서 A 보다는 B가 누설 전류값이 작으며, B 보다는 사전에 STI 라이너 질화막을 적용한 C가 누설 전류 값이 더 낮은 값을 나타내고 있으므로, 개선된 효과를 관찰할 수 있다.

상술한 바와 같이, 액티브 영역 및 게이트 전극에 형성된 코발트 실리사이드 두께를 일정하게 유지하여 접합 누설 전류 증가에 의한 소자 특성 열화를 배제하면서 게이트 전극의 저항을 감소시킬 수 있게 되어 안정적인 소자 특성 구현이 가능하다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 코발트실리사이드 형성시 코발트막 증착 전에 게르마늄 선 비정질화 이온 주입을 통하여 실리콘 기판을 균일하게 하고, 코발트막/티타늄막/티타늄나이트라이드막의 삼중막을 사용하여 자연산화막을 투과성이 있는 막으로 바꾸어주어 코발트의 확산이 방해 받지 않고 균일하게 이루어져 균일한 CoSi₂ 살리사이드를 형성하므로써, 소스/드레인 접합부의 누설 전류를 최소화할 수 있는 효과를 얻을 수 있다.

또한, STI 형성시 라이너 질화막을 증착하고, 코발트막 증착 전에 게르마늄 선 비정질화 이온 주입을 실시하고, 삼중막을 적용하여 삼중막만을 적용하였을 때보다 누설 전류를 더 감소시키는 효과를 얻을 수 있다.

소자의 누설 전류 특성을 개선하므로써 소자의 리프레시 특성 및 동작 특성도 향상되는 효과가 있다.

Claims (6)

1. 반도체 기판 상에 라이너 질화막을 포함하는 소자분리막을 형성하는 단계;

   상기 반도체 기판의 상부에 게이트 전극 및 소스/드레인을 형성하는 단계;

   상기 게이트 전극 및 소스/드레인을 포함하는 전면에 선 비정질화 이온 주입을 실시하는 단계;

   상기 게이트 전극 및 반도체 기판의 표면을 따라 코발트막, 티타늄막, 티타늄나이트라이드막을 차례로 형성하는 단계; 및

   어닐링을 실시하여 상기 게이트 전극 상부 및 소스/드레인 영역에 코발트실리사이드를 형성하는 단계

   를 포함하는 반도체 소자의 실리사이드 형성 방법.
2. 제 1 항에 있어서,

   상기 선 비정질화 이온 주입은 Ge, N₂, As 및 Ar 중에서 선택된 이온을 주입하는 반도체 소자의 실리사이드 형성 방법.
3. 제 1 항에 있어서,

   상기 선 비정질화 이온 주입은 0.1KeV∼200keV의 이온 주입 에너지로 실시하는 반도체 소자의 실리사이드 형성 방법.
4. 제 1 항에 있어서,

   상기 선 비정질화 이온 주입은 도즈량을 1E12∼1E16을 갖는 반도체 소자의 실리사이드 형성 방법.
5. 제 1 항에 있어서,

   상기 티타늄막은 1Å∼200Å의 두께로 형성하는 반도체 소자의 실리사이드 형성 방법.
6. 제 1 항에 있어서,

   상기 코발트막은 100Å∼150Å의 두께로, 티타늄나이트라이드막은 200Å∼350Å의 두께로 형성하는 반도체 소자의 실리사이드 형성 방법.

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