KR20060104878A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 선택적으로 셀과 주변회로영역의 게이트 산화막 두께를 다르게 형성하여 소자의 리프레시 특성을 개선하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 게이트 산화막, 게이트 전도막, 게이트 하드마스크가 적층된 게이트 패턴을 형성하는 단계; 상기 게이트 패턴을 포함하는 전면에 산화막 스페이서, 질화막 스페이서를 적층 형성하는 단계; 상기 게이트 패턴을 포함하는 결과물의 전면에 층간절연막을 형성하는 단계; 상기 게이트 패턴 사이가 오픈된 마스크를 형성하고, 상기 층간절연막을 식각하되, 식각시 상기 게이트 패턴 탑 부위에서 상기 질화막 스페이서를 손실시켜 상기 산화막 스페이서를 노출시키는 단계; 및 상기 노출된 산화막 스페이서를 매개로 상기 게이트 산화막의 두께가 증가하도록 산화 공정을 실시하는 단계를 포함한다.
반도체 소자, 게이트 산화, 스팀(steam), 산화막 스페이서, 질화막 스페이서

Description

반도체 소자 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도,
도 2a 내지 도 2g는 본 발명의 제 1실시예에 따른 반도체 소자 제조 방법을 도시한 단면도,
도 3a 내지 도 3e는 본 발명의 제 2 실시예에 따른 반도체 소자 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제 1 게이트 산화막
23 : 게이트 전도막 24 : 게이트 하드마스크
25 : 산화막 스페이서 26 : 질화막 스페이서
27 : 층간절연막 28 : 제 2 게이트 산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 게이트 산화막(gate oxide) 형성 방법에 관한 것이다.
메모리 소자의 경우 셀과 주변회로영역에 요구되는 소자의 특성이 다르다. 고집적 메모리를 제조할 경우 그 사이즈의 감소 때문에 셀의 경우 트랜지스터 특성을 얻기가 매우 어렵다. 특히 동작 전류를 크게 만들고, 오프 전류를 최소로 만드는 것이 중요한데 모든 트랜지스터 특성에 가장 중요한 부분 중 하나가 바로 게이트 산화막이다.
각각의 트랜지스터에 알맞은 게이트 산화막 두께를 조절할 수 있다면 원하는 소자 제품을 만드는 것이 매우 용이할 것이다.
반도체 소자의 집적도가 증가할수록 게이트 라인의 선폭이 급격히 감소하게 된다. 최근 100㎚ 이하의 나노 테크놀로지(nano technology)가 반도체 소자 제조에 있어서 빠르게 주류로 등장하고 있다.
이 때, 채널 길이(channel length)의 물리적 규격 감소에 의한 MOS 트랜지스터의 문턱 전압의 감소를 막기 위해 채널의 도핑량을 늘려서 소스와 드레인 사이의 펀치 스루(punch through) 현상을 없애야한다. 그러나, 이 때 문제가 되는 것은 게이트 주변의 전계(electric field) 증가로 인한 게이트 유도 드레인 누설(gate induced drain leakage; GIDL) 현상에 의한 오프 누설(off leakage) 또는 리프레시 특성 저하 현상이 발생하는 것이다.
이를 감소시키기 위해 여러 방법에 제시되고 있는데, 그 중 셀 트랜지스터의 게이트 산화막의 두께를 증가시키는 것도 그 방법이 된다. 게이트 산화막의 두께가 증가되면 게이트와 소스/드레인이 오버랩된 부분의 전계가 감소하게 되어 리프레시 특성의 증가 현상이 나타난다. 하지만 게이트 산화막의 두게를 모든 영역에 걸쳐서 증가시키게 되면 주변회로영역(core/peripheral)의 동작 전류가 감소하여 제품의 효율에 문제가 발생하게 된다. 특히 고속 동작을 요구하는 제품에는 적합하지 않다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자 제조 방법을 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 게이트 산화(gate oxidation)를 실시하여 균일한 두께의 제 1 게이트 산화막(12)을 성장시킨다.
이어서, 제 1 게이트 산화막(12)의 두께를 증가시킬 영역 상부에 포토레지스트 패턴(13)을 형성한다.
그리고, 상대적으로 얇은 두께의 게이트 산화막 형성을 원하는 영역의 게이트 산화막(도면 점선 표시)은 불산 용액(HF)을 사용하여 제거한다.
도 1b에 도시된 바와 같이, 전체적으로 제 2 게이트 산화막(14)을 성장시키면 포토레지스트 패턴(13)으로 가려진 영역은 두 번에 걸쳐 게이트 산화막(12,14)이 성장되므로 두껍게 형성되고, 포토레지스트 패턴(13)이 제거된 영역은 제 2 게이트 산화막(14)만이 형성되므로, 두 영역의 게이트 산화막 두께를 서로 다르게 조절할 수 있다.
종래 기술의 경우, 공정이 복잡하며 포토레지스트 패턴에 접촉된 게이트 산 화막이 계속 웨이퍼상에 남게 되어 오염에 노출될 가능성이 많은 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 선택적으로 셀과 주변회로서영역의 게이트 산화막 두께를 다르게 형성하여 소자의 리프레시 특성을 개선하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 게이트 산화막, 게이트 전도막, 게이트 하드마스크가 적층된 게이트 패턴을 형성하는 단계, 상기 게이트 패턴을 포함하는 전면에 산화막 스페이서, 질화막 스페이서를 적층 형성하는 단계, 상기 게이트 패턴을 포함하는 결과물의 전면에 층간절연막을 형성하는 단계, 상기 게이트 패턴 사이가 오픈된 마스크를 형성하고, 상기 층간절연막을 식각하되, 식각시 상기 게이트 패턴 탑 부위에서 상기 질화막 스페이서를 손실시켜 상기 산화막 스페이서를 노출시키는 단계, 및 상기 노출된 산화막 스페이서를 매개로 상기 게이트 산화막의 두께가 증가하도록 산화 공정을 실시하는 단계를 포함한다.
또한, 본 발명은 반도체 기판 상에 게이트 산화막, 게이트 전도막, 게이트 하드마스크가 적층된 게이트 패턴을 형성하는 단계, 상기 게이트 패턴을 포함하는 전면에 산화막 스페이서, 질화막 스페이서를 적층 형성하는 단계, 상기 게이트 패턴을 포함하는 결과물의 전면에 층간절연막을 형성하는 단계, 화학적·기계적 연마를 실시하여 상기 층간절연막을 식각하되, 식각시 상기 게이트 패턴 탑 부위에서 상기 질화막 스페이서 및 상기 산화막 스페이서를 노출시키는 단계, 및 상기 노출된 산화막 스페이서를 매개로 상기 게이트 산화막의 두께가 증가하도록 산화 공정을 실시하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
(제 1 실시예)
도 2a 내지 도 2g는 본 발명의 제 1실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 열산화(thermal oxidation)를 실시하여 제 1 게이트 산화막(22)을 성장시킨다.
이 때, 제 1 게이트 산화막(22)은 H2O, O2 분위기에서 1분∼500분의 시간동안 600℃∼900℃의 온도 조건으로 열산화하여 형성한다.
도 2b에 도시된 바와 같이, 제 1 게이트 산화막(22) 상에 게이트 전도막 (23), 게이트 하드마스크(24)를 순차적으로 형성하고, 패터닝을 실시하여 제 1 게이트 산화막(22), 게이트 전도막(23), 게이트 하드마스크(24)가 적층된 게이트 패턴을 형성한다.
이 때, 게이트 전도막(23)은 폴리실리콘막, 텅스텐막 또는 텅스텐실리사이드막을 단독 또는 둘 이상의 적층 구조로 사용하고, 게이트 하드마스크(24)는 폴리실리콘막 또는 질화막 계열의 실리콘 질화막을 사용한다.
도 2c에 도시된 바와 같이, 게이트 패턴의 프로파일을 따라 산화막 스페이서(25)를 형성하는데, 이는 열산화에 의해 얇은 두께의 산화막이 먼저 성장되고, 화학 기상 증착(Chemical Vapor Deposition; CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD)을 통한 산화막 증착으로 두께를 증가시킨다.
이 때, 산화막 스페이서(25)를 형성하는 방법으로, 게이트 패턴을 따라 Si(OC2H5)4(TEOS)를 전구체(precursor)로 사용하는 CVD 산화막을 50Å∼300Å의 두께로 증착하는 경우, 증착 온도는 400℃∼700℃이며, 시간은 1분∼300분으로 1Torr∼800Torr의 압력 조건으로 CVD 공정을 실시한다.
또한, 게이트 패턴을 따라 Si(OC2H5)4(TEOS)를 전구체(precursor)로 사용하는 ALD 산화막을 30Å∼300Å의 두께로 증착하는 경우, 증착 온도는 100℃∼500℃이며, 시간은 1분∼300분으로 1Torr∼800Torr의 압력 조건으로 ALD 공정을 실시한다.
또한, 게이트 패턴을 따라 Si(OC4H9)3SiOH(TBS)를 전구체(precursor)로 사용하는 ALD 산화막을 30Å∼300Å의 두께로 증착하는 경우, 증착 온도는 100℃∼500 ℃이며, 시간은 1분∼300분으로 1Torr∼800Torr의 압력 조건으로 ALD 공정을 실시한다.
계속해서, 산화막 스페이서(25)의 구조를 따라 질화막 스페이서(26)를 증착한다. 질화막 스페이서(26)는 실리콘 질화막(Si3N4) 또는 알루미나막과 같은 산화 방지막을 사용하고, CVD 또는 ALD 방식을 이용하여 증착한다.
도 2d에 도시된 바와 같이, 산화막, 질화막 스페이서(25,26)가 형성된 게이트 패턴을 포함하는 결과물의 전면에 층간절연막(27)을 증착한다.
층간절연막(27) 물질로는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, 또는 APL(Advanced Planarization Layer)막 등을 이용하거나, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용한다.
도 2e에 도시된 바와 같이, 층간절연막(27) 상에 콘택 마스크(도시하지 않음)을 형성한 후, 콘택 마스크를 식각 마스크로 셀 콘택 패터닝시 게이트 패턴 탑 부위에서 질화막 스페이서(26a)를 국부적으로 손실시켜 산화막 스페이서(25a)를 노출시킨다.
식각 손실로 인한 산화막 스페이서(25a)을 노출시켜 후속 열산화막 형성 공정에서 산화막 스페이서(25a)를 통해 게이트 산화막의 두께가 증가한다.
도 2f에 도시된 바와 같이, 도 2e에서 형성된 결과물을 스팀(steam) 혹은 O2 분위기에 웨이퍼를 노출시키게 되면, 노출된 산화막 스페이서(25a)를 통해 산화제(oxidant)가 확산하여 게이트 패턴 하부까지 도달하게 되며 이를 통해 산화막이 추가 성장하여 제 2 게이트 산화막(28)을 성장시킬 수 있고, 산화 분위기 혹은 온도, 시간을 조절하여 산화되는 양을 조절 할 수 있다.
한편, 산화 분위기는 600℃∼700℃의 스팀 분위기에서 30분간 진행하고, 게이트 산화를 실시한 결과, 60Å 이었던 제 1 게이트 산화막(22)에 제 2 게이트 산화막(28)이 40Å 성장하여 100Å의 게이트 산화막(100)을 형성한다. 이러한 산화 공정을 통해 층간절연막(27a)의 치밀화 효과도 얻을 수 있다.
도 2g에 도시된 바와 같이, 제 2 게이트 산화막(28) 성장을 실시한 후, 스페이서 식각을 실시하여 산화막 및 질화막 스페이서(25b, 26b)를 식각하고, 게이트 패턴 사이에 잔류하는 산화막 스페이서(25a) 및 질화막 스페이서(26a)는 제거한다.
(제 2 실시예)
도 3a 내지 도 3e는 제 2실시예에 따른 반도체 소자 제조 방법을 나타낸 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31) 상에 열산화(thermal oxidation)를 실시하여 제 1 게이트 산화막(32)을 성장시킨다.
이 때, 제 1 게이트 산화막(32)은 H2O, O2 분위기에서 1분∼500분의 시간동안 600℃∼900℃의 온도 조건으로 열산화하여 형성한다.
도 3b에 도시된 바와 같이, 제 1 게이트 산화막(32) 상에 게이트 전도막(33), 게이트 하드마스크(34)를 순차적으로 형성하고, 패터닝을 실시하여 제 1 게이트 산화막(32), 게이트 전도막(33), 게이트 하드마스크(34)가 적층된 게이트 패턴을 형성한다.
이 때, 게이트 전도막(33)은 폴리실리콘막, 텅스텐막 또는 텅스텐실리사이드막을 단독 또는 둘 이상의 적층 구조로 사용하고, 게이트 하드마스크(34)는 폴리실리콘막 또는 질화막 계열의 실리콘 질화막을 사용한다.
도 3c에 도시된 바와 같이, 게이트 패턴의 프로파일을 따라 산화막 스페이서(35)를 형성하는데, 이는 열산화에 의해 얇은 두께의 산화막이 먼저 성장되고, 화학 기상 증착(Chemical Vapor Deposition; CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD)을 통한 산화막 증착으로 두께를 증가시킨다.
이 때, 산화막 스페이서(35)를 형성하는 방법으로, 게이트 패턴을 따라 Si(OC2H5)4(TEOS)를 전구체(precursor)로 사용하는 CVD 산화막을 50Å∼300Å의 두께로 증착하는 경우, 증착 온도는 400℃∼700℃이며, 시간은 1분∼300분으로 1Torr∼800Torr의 압력 조건으로 CVD 공정을 실시한다.
또한, 게이트 패턴을 따라 Si(OC2H5)4(TEOS)를 전구체(precursor)로 사용하는 ALD 산화막을 30Å∼300Å의 두께로 증착하는 경우, 증착 온도는 100℃∼500℃이며, 시간은 1분∼300분으로 1Torr∼800Torr의 압력 조건으로 ALD 공정을 실시한다.
또한, 게이트 패턴을 따라 Si(OC4H9)3SiOH(TBS)를 전구체(precursor)로 사용 하는 ALD 산화막을 30Å∼300Å의 두께로 증착하는 경우, 증착 온도는 100℃∼500℃이며, 시간은 1분∼300분으로 1Torr∼800Torr의 압력 조건으로 ALD 공정을 실시한다.
계속해서, 산화막 스페이서(35)의 구조를 따라 질화막 스페이서(36)를 증착한다. 질화막 스페이서(36)는 실리콘 질화막(Si3N4) 또는 알루미나막과 같은 산화 방지막을 사용하고, CVD 또는 ALD 방식을 이용하여 증착한다.
도 3d에 도시된 바와 같이, 산화막, 질화막 스페이서(35,36)가 형성된 게이트 패턴을 포함하는 결과물의 전면에 층간절연막(37)을 증착한다.
층간절연막(37) 물질로는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, 또는 APL(Advanced Planarization Layer)막 등을 이용하거나, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용한다.
도 3e에 도시된 바와 같이, CMP 및 전면 식각을 실시하여 층간절연막(37a) 을 식각하되, 게이트 패턴 탑 부위에서, 질화막 스페이서(36a)를 손실시켜, 산화막 스페이서(35a)를 노출시킨다. 이 때 노출된 산화막 스페이서(35a)을 매개로 상기 게이트 산화막(32a)의 두께를 증가시키기 위해 후속 산화 공정을 실시한다.
상술한 바와 같이, 게이트 패턴 형성 이후에 후속 열산화법을 적용함에 의해 셀과 주변회로영역에 게이트 산화막 두께를 서로 다르게 제조할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 셀영역의 게이트 산화막 두께를 독립적으로 조절할 수 있으며, 게이트 산화막 두께 증가를 통산 리프레시 특성이 증가하는 효과를 얻을 수 있다.
또한, 마스크 스텝 감소를 통한 공정 단순화 및 투자 비용을 감소시킨다.
또한, 셀 콘택 식각 후 노출된 층간절연막의 2차 치밀화가 자연스럽게 이루어지며, 공정 난이도 감소로 인한 개발 기간 단축의 효과가 있다.

Claims (20)

  1. 반도체 기판 상에 게이트 산화막, 게이트 전도막, 게이트 하드마스크가 적층된 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 포함하는 전면에 산화막 스페이서, 질화막 스페이서를 적층 형성하는 단계;
    상기 게이트 패턴을 포함하는 결과물의 전면에 층간절연막을 형성하는 단계;
    상기 게이트 패턴 사이가 오픈된 마스크를 형성하고, 상기 층간절연막을 식각하되, 식각시 상기 게이트 패턴 탑 부위에서 상기 질화막 스페이서를 손실시켜 상기 산화막 스페이서를 노출시키는 단계; 및
    상기 노출된 산화막 스페이서를 매개로 상기 게이트 산화막의 두께가 증가하도록 산화 공정을 실시하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 산화막은 H2O, O2 분위기에서 1분∼500분의 시간 동안 600℃∼900℃의 온도에서 형성되는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 산화막 스페이서는 열산화법으로 상대적으로 얇은 산화막을 성장시키고, CVD 또는 ALD 방법을 사용하여 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 산화막 스페이서는 60Å으로 형성하는 반도체 소자 제조 방법.
  5. 제 3 항에 있어서,
    상기 CVD 방법은 Si(OC2H5)4(TEOS)를 전구체(precursor)로 사용하며, 50Å∼300Å의 두께, 증착 온도는 400℃∼700℃이며, 시간은 1분∼300분으로 1Torr∼800Torr의 압력 조건으로 CVD 산화막을 형성하는 반도체 소자 제조 방법.
  6. 제 3 항에 있어서,
    상기 ALD 방법은 Si(OC2H5)4(TEOS)를 전구체(precursor)로 사용하며, 30Å∼ 300Å의 두께, 증착 온도는 100℃∼500℃이며, 시간은 1분∼300분으로 1Torr∼800Torr의 압력 조건으로 ALD 산화막을 형성하는 반도체 소자 제조 방법.
  7. 제 3 항에 있어서,
    상기 ALD 방법은 Si(OC4H9)3SiOH(TBS)를 전구체(precursor)로 사용하며, 30Å∼300Å의 두께, 증착 온도는 100℃∼500℃이며, 시간은 1분∼300분으로 1Torr∼800Torr의 압력 조건으로 ALD 산화막을 형성하는 반도체 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 질화막 스페이서는 실리콘 질화막을 사용하는 반도체 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 질화막 스페이서는 CVD 방법으로 형성하는 반도체 소자 제조 방법.
  10. 제 1 항에 있어서,
    상기 산화막 스페이서를 통한 게이트 산화를 실시하는 단계는,
    스팀 분위기에서 600℃∼700℃의 온도, 30분 동안 실시하여 40Å의 두께의 산화막을 성장시키는 반도체 소자 제조 방법.
  11. 반도체 기판 상에 게이트 산화막, 게이트 전도막, 게이트 하드마스크가 적층된 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 포함하는 전면에 산화막 스페이서, 질화막 스페이서를 적층 형성하는 단계;
    상기 게이트 패턴을 포함하는 결과물의 전면에 층간절연막을 형성하는 단계;
    화학적·기계적 연마를 실시하여 상기 층간절연막을 식각하되, 식각시 상기 게이트 패턴 탑 부위에서 상기 질화막 스페이서 및 상기 산화막 스페이서를 노출시키는 단계; 및
    상기 노출된 산화막 스페이서를 매개로 상기 게이트 산화막의 두께가 증가하도록 산화 공정을 실시하는 단계
    를 포함하는 반도체 소자 제조 방법.
  12. 제 11 항에 있어서,
    상기 게이트 산화막은 H2O, O2 분위기에서 1분∼500분의 시간 동안 600℃∼900℃의 온도에서 형성되는 반도체 소자 제조 방법.
  13. 제 11 항에 있어서,
    상기 산화막 스페이서는 열산화법으로 상대적으로 얇은 산화막을 성장시키고, CVD 또는 ALD 방법을 사용하여 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  14. 제 11 항에 있어서,
    상기 산화막 스페이서는 60Å으로 형성하는 반도체 소자 제조 방법.
  15. 제 13 항에 있어서,
    상기 CVD 방법은 Si(OC2H5)4(TEOS)를 전구체(precursor)로 사용하며, 50Å∼300Å의 두께, 증착 온도는 400℃∼700℃이며, 시간은 1분∼300분으로 1Torr∼800Torr의 압력 조건으로 CVD 산화막을 형성하는 반도체 소자 제조 방법.
  16. 제 13 항에 있어서,
    상기 ALD 방법은 Si(OC2H5)4(TEOS)를 전구체(precursor)로 사용하며, 30Å∼300Å의 두께, 증착 온도는 100℃∼500℃이며, 시간은 1분∼300분으로 1Torr∼800Torr의 압력 조건으로 ALD 산화막을 형성하는 반도체 소자 제조 방법.
  17. 제 13 항에 있어서,
    상기 ALD 방법은 Si(OC4H9)3SiOH(TBS)를 전구체(precursor)로 사용하며, 30Å∼300Å의 두께, 증착 온도는 100℃∼500℃이며, 시간은 1분∼300분으로 1Torr∼800Torr의 압력 조건으로 ALD 산화막을 형성하는 반도체 소자 제조 방법.
  18. 제 11 항에 있어서,
    상기 질화막 스페이서는 실리콘 질화막을 사용하는 반도체 소자 제조 방법.
  19. 제 18 항에 있어서,
    상기 질화막 스페이서는 CVD 방법으로 형성하는 반도체 소자 제조 방법.
  20. 제 11 항에 있어서,
    상기 산화막 스페이서를 통한 게이트 산화를 실시하는 단계는,
    스팀 분위기에서 600℃∼700℃의 온도, 30분 동안 실시하여 40Å의 두께의 산화막을 성장시키는 반도체 소자 제조 방법.
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