KR20060098306A - 강유전성램 소자의 제조방법 - Google Patents

강유전성램 소자의 제조방법 Download PDF

Info

Publication number
KR20060098306A
KR20060098306A KR1020050020487A KR20050020487A KR20060098306A KR 20060098306 A KR20060098306 A KR 20060098306A KR 1020050020487 A KR1020050020487 A KR 1020050020487A KR 20050020487 A KR20050020487 A KR 20050020487A KR 20060098306 A KR20060098306 A KR 20060098306A
Authority
KR
South Korea
Prior art keywords
film
interlayer insulating
lower electrode
conductive film
ferroelectric material
Prior art date
Application number
KR1020050020487A
Other languages
English (en)
Inventor
장헌용
박성조
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050020487A priority Critical patent/KR20060098306A/ko
Publication of KR20060098306A publication Critical patent/KR20060098306A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1441—Ferroelectric RAM [FeRAM or FRAM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 강유전성램(FeRAM) 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 콘택플러그를 포함한 제1층간절연막이 형성된 반도체기판을 제공하는 단계; 상기 콘택플러그를 포함한 제1층간절연막 상에 제1도전막과 강유전 물질막 및 제2도전막을 차례로 증착하는 단계; 상기 제2도전막을 패터닝하여 상부전극을 형성하는 단계; 상기 강유전 물질막을 패터닝하여 제1도전막을 노출시키는 페로 컷 오픈 영역을 형성하는 단계; 상기 강유전 물질막과 제1도전막을 패터닝하여 하부전극을 형성함과 아울러 하부전극과 강유전 물질막 및 상부전극으로 이루어지는 캐패시터를 구성하는 단계; 상기 단계까지의 기판 결과물 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 식각하여 상부전극을 노출시키는 제1콘택홀 및 페로 컷 오픈 영역 보다 작은 크기로 하부전극을 노출시키는 제2콘택홀을 형성하는 단계; 및 상기 제2층간절연막 상에 제1콘택홀 및 제2콘택홀을 통해 각각 상부전극 및 하부전극과 콘택되는 제1금속배선 및 제2금속배선을 형성하는 단계;를 포함하는 것을 특징으로 한다.

Description

강유전성램 소자의 제조방법{Method for fabricating FeRAM device}
도 1a 내지 도 1f는 본 발명에 따른 강유전성램 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 반도체기판 2 : 제1층간절연막
3 : 콘택플러그 4 : 제1도전막
4a : 하부전극 5 : 강유전 물질막
6 : 제2도전막 6a : 상부전극
7 : 제1감광막패턴 8 : 제2감광막패턴
9 : 페로 컷 오픈 영역 10 : 제3감광막패턴
11 : 제2층간절연막 12,13 : 금속배선
C1,C2 : 콘택홀 20 : 캐패시터
본 발명은 강유전성램 소자의 제조방법에 관한 것으로, 보다 상세하게는, 균일한 페로 컷 오픈 영역(Ferro Cut open area)을 형성할 수 있는 강유전성램 소자 의 제조방법에 관한 것이다.
강유전성램(Ferroelectric RAM: 이하 FeRAM) 소자는 강유전 물질의 분극특성을 이용하는 소자로서, 디램(DRAM) 소자와는 다르게 전원의 온/오프에 관계없이 데이터를 저장하는 비휘발성(Non-Volatile) 메모리 소자이다. 이러한 FeRAM 소자는 캐패시터 형성시 통상의 유전 물질 대신에 강유전성 물질을 이용하며, 아울러, 전극 물질 또한 디램 소자의 그것과는 다른 물질을 사용한다. 예컨데, FeRAM 소자의 캐패시터에 있어서의 강유전성 물질로서는 SBT(SrBi2Ta2O9) 또는 BLT(Bi3.3La0.8Ti3O12) 등이 주로 사용되며, 그리고, 전극 물질로서는 Pt, Ir, IrO2, Ru 또는 RuO2 등과 같은 귀금속(noble metal)이 사용된다.
한편, 상기 FeRAM 소자의 캐패시터는 통상 상부전극을 형성한 후에 유전체 및 하부전극을 형성하는데, 상기 하부전극을 형성한 후의 후속 공정인 금속배선용 콘택 공정에서 산화막을 식각하는 공정 레시피(recipe)로는 강유전 물질을 동시에 식각할 수 없다. 이에, 종래에는 하부전극을 형성한 후에 페로 컷(Ferro Cut) 마스크를 이용해서 층간절연막을 식각하여 금속배선용 콘택홀 보다 큰 크기로 하부전극을 노출시키는 오픈 영역을 형성하고, 그런다음, 산화막 재질의 층간절연막을 형성하며, 이어서, 층간절연막을 식각하여 상부전극 및 하부전극을 각각 노출시키는 금속배선용 콘택홀을 형성하고 있다.
그러나, 전술한 종래 기술의 경우는 패터닝된 하부전극 상에 페로 컷 형성을 위한 감광막을 도포하게 되는 바, 필연적으로 감광막의 도포 불균일이 발생되며, 이에 따라, 균일한 페로 컷 오픈 영역을 형성하기 어렵다.
한편, 이러한 문제는 페로 컷 오픈 영역과 금속배선용 콘택홀간의 오버레이(overlay) 마진을 크게 해주는 방법에 의해 개선될 수 있겠지만, 이렇게 하면, 칩 크기가 커지면서 셀 효율이 낮아지므로, 실질적으로 적용이 곤란하다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 균일한 페로 컷 오픈 영역을 형성할 수 있는 FeRAM 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 콘택플러그를 포함한 제1층간절연막이 형성된 반도체기판을 제공하는 단계; 상기 콘택플러그를 포함한 제1층간절연막 상에 제1도전막과 강유전 물질막 및 제2도전막을 차례로 증착하는 단계; 상기 제2도전막을 패터닝하여 상부전극을 형성하는 단계; 상기 강유전 물질막을 패터닝하여 제1도전막을 노출시키는 페로 컷 오픈 영역을 형성하는 단계; 상기 강유전 물질막과 제1도전막을 패터닝하여 하부전극을 형성함과 아울러 상기 하부전극과 강유전 물질막 및 상부전극으로 이루어지는 캐패시터를 구성하는 단계; 상기 단계까지의 기판 결과물 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 식각하여 상부전극을 노출시키는 제1콘택홀 및 페로 컷 오픈 영역 보다 작은 크기로 하부전극을 노출시키는 제2콘택홀을 형성하는 단계; 및 상기 제2층간절연막 상에 제1콘택홀 및 제2콘택홀을 통해 각각 상부전극 및 하부전극과 콘택되는 제1금 속배선 및 제2금속배선을 형성하는 단계;를 포함하는 FeRAM 소자의 제조방법을 제공한다.
여기서, 상기 강유전 물질막은 PZT, SBT 또는 TaO 중에서 어느 하나로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1f는 본 발명에 따른 FeRAM 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 소정의 하지층(도시안됨)이 형성되고, 상기 하지층을 덮도록 전면 상에 제1층간절연막(2)이 형성되며, 그리고, 상기 제1층간절연막(2) 내에 콘택플러그(3)가 형성된 반도체기판(1)을 마련한다. 그런다음, 상기 콘택플러그(3)를 포함한 층간절연막(2) 상에 하부전극용 제1도전막(4)과 PZT와 같은 강유전 물질막(5) 및 상부전극용 도전막(6)을 차례로 증착한다. 여기서, 상기 강유전 물질막(5)으로서는 PZT는 물론 SBT 또는 TaO 등도 이용 가능하다.
도 1b를 참조하면, 상부전극용 도전막 상에 감광막을 도포한 후, 이를 노광 및 현상하여 상부전극 형성용 제1감광막패턴(7)을 형성한다. 그런다음, 상기 제1감광막패턴(7)을 식각마스크로 이용해서 상부전극용 도전막을 식각하여 상부전극(6a)을 형성한다.
도 1c를 참조하면, 제1감광막패턴을 제거한 상태에서, 상부전극(6a)을 포함 한 강유전 물질막(6) 상에 감광막을 도포한 후, 이를 페로 컷 마스크(도시안됨)을 이용하여 노광하고 현상하여 후속에서 형성될 금속배선용 콘택홀 보다 더 큰 크기의 영역을 노출시키는 제2감광막패턴(8)을 형성한다. 그런다음, 하부전극용 도전막(4)이 노출되도록 제2감광막패턴(8)을 식각마스크로 이용해서 노출된 강유전 물질막 부분을 식각하고, 이를 통해, 페로 컷 오픈 영역(9)을 형성한다.
여기서, 본 발명은 페로 컷 오픈 영역(9)을 형성하기 위한 제2감광막패턴(8)을 패터닝되지 않은 평탄한 하부전극용 도전막(4) 상에 감광막을 도포한 후, 이를 노광 및 현상해서 형성하므로, 상기 감광막 도포를 균일하게 할 수 있으며, 이에 따라, 균일한 페로 컷 오픈 영역(9)을 형성할 수 있다.
또한, 본 발명은 균일한 페로 컷 오픈 영역(9)을 형성할 수 있는 바, 상기 페로 컷 오픈 영역(9)과 후속에서 형성될 금속배선용 콘택홀간의 오버레이 마진을 크게 할 필요가 없으며, 따라서, 셀 효율의 감소를 방지할 수 있다.
도 1d를 참조하면, 제2감광막패턴을 제거한 상태에서, 결과물 상에 감광막을 도포한 후, 이를 노광 및 현상해서 하부전극 형성용 제3감광막패턴(10)을 형성한다. 그런다음, 상기 제3감광막패턴(10)을 식각마스크로 이용해서 하부전극용 도전막을 식각하여 하부전극(4a)을 형성하고, 이를통해, FeRAM 소자의 캐패시터(20)를 구성한다.
도 1e를 참조하면, 제3감광막패턴을 제거한 상태에서, 상기 단계까지의 기판 결과물 상에 산화막으로 이루어진 제2층간절연막(11)을 형성한다. 그런다음, 상기 제2층간절연막(21) 상에 감광막을 도포한 후, 이를 노광 및 현상해서 금속배선용 콘택홀 형성을 위한 제4감광막패턴(22)을 형성한다. 다음으로, 상기 제4감광막패턴(22)을 식각마스크로 이용해서 제2층간절연막(21)을 식각하여 캐패시터(20)의 상부전극(6a)을 노출시키는 제1콘택홀(C1)과 하부전극(4a)을 노출시키는 제2콘택홀(C2)을 각각 형성한다.
도 1f를 참조하면, 제4감광막패턴을 제거한 상태에서, 제1 및 제2콘택홀(C1, C2)을 매립하도록 제2층간절연막(21) 상에 금속막을 증착한다. 그런다음, 상기 금속막을 패터닝하여 상기 제1콘택홀(C1)을 통해 상부전극(6a)과 콘택되는 제1금속배선(22)과 상기 제2콘택홀(C2)을 통해 하부전극(4a)과 콘택되는 제2금속배선(23)을 형성한다.
이후, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 FeRAM 소자의 제조를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 하부전극용 도전막을 패터닝하지 않은 상태로 페로 컷 오픈 영역을 형성함으로써 상기 페로 컷 오픈 영역의 형성을 위한 감광막의 균일한 도포를 이룰 수 있으며, 이에 따라, 상기 페로 컷 오픈 영역의 균일한 형성을 이룰 수 있고, 결과적으로, FeRAM 소자의 특성을 개선시킬 수 있다.
또한, 본 발명은 페로 컷 오픈 영역과 금속배선용 콘택홀간의 오버레이 마진을 줄일 수 있는 바, 칩 크기를 줄일 수 있는 등, 셀 효율을 높일 수 있다.

Claims (2)

  1. 콘택플러그를 포함한 제1층간절연막이 형성된 반도체기판을 제공하는 단계;
    상기 콘택플러그를 포함한 제1층간절연막 상에 제1도전막과 강유전 물질막 및 제2도전막을 차례로 증착하는 단계;
    상기 제2도전막을 패터닝하여 상부전극을 형성하는 단계;
    상기 강유전 물질막을 패터닝하여 제1도전막을 노출시키는 페로 컷 오픈 영역을 형성하는 단계;
    상기 강유전 물질막과 제1도전막을 패터닝하여 하부전극을 형성함과 아울러 상기 하부전극과 강유전 물질막 및 상부전극으로 이루어지는 캐패시터를 구성하는 단계;
    상기 단계까지의 기판 결과물 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 식각하여 상부전극을 노출시키는 제1콘택홀 및 페로 컷 오픈 영역 보다 작은 크기로 하부전극을 노출시키는 제2콘택홀을 형성하는 단계; 및
    상기 제2층간절연막 상에 제1콘택홀 및 제2콘택홀을 통해 각각 상부전극 및 하부전극과 콘택되는 제1금속배선 및 제2금속배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 강유전성램 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 강유전 물질막은 PZT, SBT 및 TaO로 구성된 그룹으 로부터 선택되는 어느 하나로 형성하는 것을 특징으로 하는 강유전성램 소자의 제조방법.
KR1020050020487A 2005-03-11 2005-03-11 강유전성램 소자의 제조방법 KR20060098306A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050020487A KR20060098306A (ko) 2005-03-11 2005-03-11 강유전성램 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050020487A KR20060098306A (ko) 2005-03-11 2005-03-11 강유전성램 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20060098306A true KR20060098306A (ko) 2006-09-18

Family

ID=37629798

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050020487A KR20060098306A (ko) 2005-03-11 2005-03-11 강유전성램 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20060098306A (ko)

Similar Documents

Publication Publication Date Title
US6376325B1 (en) Method for fabricating a ferroelectric device
KR20010109610A (ko) 반도체 소자의 강유전체 캐패시터 형성방법
JP2002324896A (ja) 半導体素子の強誘電体キャパシタ製造方法
KR20060098306A (ko) 강유전성램 소자의 제조방법
KR100323723B1 (ko) 반도체 소자의 캐패시터 제조방법
US6503764B1 (en) Method of making in high density DRAM circuit having a stacked capacitor
KR100388457B1 (ko) 캐패시터의 제조 방법
KR100624926B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100448237B1 (ko) 강유전체 메모리 소자 및 그 제조 방법
KR100460992B1 (ko) 반도체 소자의 모니터링 패턴 제조 방법
KR100866114B1 (ko) 역 구조 엠아이엠 캐패시터 형성방법
KR20070063809A (ko) 강유전성램 소자의 제조방법
KR101016959B1 (ko) 강유전체 메모리 소자의 캐패시터 제조방법
KR20020010974A (ko) 금속배선 형성 단계를 감소시킬 수 있는 강유전체 메모리소자 제조 방법
KR100979231B1 (ko) 강유전성램 소자의 제조방법
KR20020055105A (ko) 강유전체 메모리 소자의 제조 방법
KR20040059436A (ko) 강유전체 메모리 소자의 제조 방법
KR20040106946A (ko) 강유전체 캐패시터를 갖는 반도체 소자의 제조방법
KR20030054027A (ko) 반도체 소자의 제조 방법
KR20030002061A (ko) 강유전체 메모리 소자 및 제조방법
KR20070063806A (ko) 강유전성램 소자의 제조방법
KR20070063804A (ko) 강유전성램 소자의 제조방법
KR20070063807A (ko) 강유전성램 소자의 제조방법
KR20030003332A (ko) 강유전체 소자의 캐패시터 제조방법
KR20030058277A (ko) 강유전체 메모리 소자의 캐패시터 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid