KR20060091242A - 고밀도 전계 방출 소자들과 그 방출 소자들 형성 방법 - Google Patents

고밀도 전계 방출 소자들과 그 방출 소자들 형성 방법 Download PDF

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KR20060091242A
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제랄드 더블유. 2세 깁슨
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에이저 시스템즈 인크
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Abstract

본 발명은 전계 방출 디스플레이용 고밀도 방출 소자들을 형성하기 위한 방법과 그 방법에 따라 형성된 전계 방출 소자들 및 전계 방출 디스플레이들에 관한 것이다. 산소 및 실리콘 에칭제(etchant)는 실리콘 기판을 포함한 플라즈마 에칭 챔버로 유입된다. 산소는 이산화실리콘의 영역들을 형성하기 위해 실리콘 기판과 반응하는 반면, 실리콘 에칭제는 방출 소자들을 형성하기 위해 실리콘을 에칭한다. 상기 이산화실리콘 영역들은 실리콘 에칭 처리 동안 그 아래의 실리콘을 마스킹한다. 고밀도 및 높은 종횡비(aspect ratio)의 방출 소자들은 종래 기술에서 실시되던 것과 같은 포토리소그래피(photolithographic) 처리를 이용함 없이 형성된다. 본 발명에 따라 형성된 방출 소자들은 종래 기술보다 더 균일한 전자들의 방출을 제공한다. 또한, 본 발명에 따라 형성된 방출 소자들이 구비된 디스플레이는 증가된 휘도를 제공한다. 또한, 디스플레이의 신뢰도는 이미지를 제공하기 위해 형광 기판 재료를 자극하기 위한 전자들을 공급하기 위해 다수의 방출 소자들의 사용으로 인해 증가된다.
전계 방출 소자, 마이크로 마스킹, 에칭제, 포토레지스트, 플라즈마 에칭 챔버

Description

고밀도 전계 방출 소자들과 그 방출 소자들 형성 방법{High-density field emission elements and a method for forming said emission elements}
도 1은 종래 기술의 전계 방출 소자들의 단면도.
도 2 내지 도 9는 본 발명의 일 방법에 따라 전계 방출 소자들을 형성하기 위한 연속 처리 단계들 동안의 기판의 단면도들.
도 10은 도 2 내지 도 9에 도시된 방법에 따라 형성된 다수의 방출 소자들의 평면도.
도 11 내지 도 13은 본 발명의 일 방법에 따라 전계 방출 소자들을 형성하기 위한 연속 처리 단계들 동안에 기판의 부가적 단면도.
도 14는 도 2 내지 도 9 및 도 11 내지 도 13에 도시된 방법에 따라 형성된 다수의 방출 소자들의 평면도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 방출 소자 50 : 기판
52 : 실리콘층 54 : 질화실리콘층
55 : 이산화실리콘영역 56, 70, 84, 106 : 포토레지스트층
60, 66 : 이산화실리콘층 72, 88, 89, 90, 108, 111 : 개구
76 : 전도 플러그 78, 80 : 배리어층
82 : 알루미늄층 96 : 재료층
98 : 전도층 113 : 그리드 컨덕터
115 : 방출 소자 컨덕터
본 발명은 일반적으로 전계 방출 전자 소스에 관한 것이며 보다 자세히는 실리콘계 반도체 재료로부터 형성되는 전계 방출 소자들 및 그 전계 방출 소자들을 형성하는 방법에 관한 것이다.
전계 방출 장치 및 구조의 기술에서, 방출 소자 또는 이미터(emitter)(또는 다수의 그와 같은 방출 소자들 또는 어레이 내에 형성된 이미터들)에 또는 첨단형(pointed) 표면 근처에 적용된 전위는 첨단형 표면으로부터 전자들의 방출을 자극한다. 방출 표면의 형상 즉, 첨단형 이미터 팁(tip)은 전위에 의해 형성된 전계를 집중시키기 위해 선택되고 따라서 이미터 주위의 진공으로 전자 방출을 극대화한다. 전계 강도를 증가시키는 것은 방출된 전자들의 전류 밀도를 증가시키고, 상기 강도는 역으로 방출 표면 형상의 곡률 반경에 부가로 관련된다. 따라서 극도로 첨단형인 전계 방출 팁들은 바람직하다.
전계 방출 디스플레이에서, 방출 소자로부터 방출된 전자들은 전자에 의해 충격받을 때에 빛을 내는 형광 스크린을 충격하기 위해 진공 내에서 가속된다. 반대로, 음극선관 디스플레이에서, 전자들은 가열된 캐소드 표면으로부터 열적 방출 에 의해 발생된다. 전계 방출 디스플레이에서 전자들은 "차가운" 캐소드 표면으로부터 방출된다.
도 1에 도시된 바와 같이, 전자 방출 디스플레이(6)에서, 전자들은 절연층(12)의 개구들(11) 내에 형성된 수백만의 서브-마이크로미터 방출 소자들(10)의 어레이(array)를 포함하는 캐소드 전극(cathod electrode)(8)으로부터 전계 방출 공정에 의해 발생된다. 캐소드 전극(8)(캐소드 기판(14) 위의)과 게이트 전극(16) 사이에 전압 Vg의 적용은 상기 캐소드 전극(8)과 상기 게이트 전극(16) 사이에 전계를 형성한다. 상기 전계는 상기 방출 소자들(10)로부터 전자들의 방출을 일으킨다. 도 1에서, 상기 방출된 전자들은 화살촉들(20)로 표현된다.
상기 방출 소자들(10)의 형상은 더욱 뾰족한 방출 소자들이 더 많은 전자들을 제공하고 따라서 더 밝은 이미지를 제공하기 때문에 전자 방출을 극대화하도록 선택된다. 각 디스플레이 픽셀에 전자들을 공급하는 방출 소자들의 개수가 증가함에 따라, 디스플레이 신뢰도 또한 증가하고, 공지된 바와 같이 방출 소자로부터 전자 방출은 시간에 따라 감소할 수 있다.
상기 캐소드 전극(8)과 애노드 전극(24) 사이에 적용된 전압 Va(상기 전압 Vg보다 큼)는 형광 스크린(25)(또는 다른 전기발광 디스플레이 장치)을 향해 전자들을 가속시킨다. 상기 형광 스크린(25) 및 상기 애노드 전극(24)은 투명 애노드 기판(26)에 의해 지지된다. 상기 충격하는 전자들에 응답하여, 형광 스크린(25)을 포함하는 형광 픽셀들은 상기 애노드 기판(26)의 표면(30)으로부터 볼 수 있는 빛 을 방출한다. 통상적으로, 다수의 방출 소자들(10)은 단일 픽셀을 위해 충격하는 전자들을 공급하고, 상기 다수의 방출 소자들(10)은 각 다수가 단일 픽셀을 충격하는 전자들의 방출을 독립적으로 제어가능하도록 다른 다수의 방출 소자들(10)로부터 절연된다.
컬러 이미지를 제공하기 위해, 각 픽셀은 적색 서브-픽셀, 녹색 서브-픽셀 및 청색 서브-픽셀을 부가로 포함하는 컬러 픽셀 트라이어드(triad)를 포함한다. 픽셀과 연합된 상기 방출 소자들(10)은 제 1 어레이가 상기 적색 서브-픽셀과 연합하고, 제 2 어레이가 상기 녹색 서브-픽셀과 연합하며, 제 3 어레이가 상기 청색 서브-픽셀과 연합하도록 절연된 어드레스성 어레이들의 매트릭스로 분리된다. 상기 디스플레이 상에 청색을 제공하기 위해, 예를 들어 제 3 이미터 그룹은 상기 청색 서브-픽셀을 충격하는 전자들을 방출하도록 활성화된다.
비교적 낮은 작동 전압에서 작동을 허용하기 위해, 상기 방출 소자들(10)은 전자 방출을 증가시키기 위해 낮은 일함수(work function)를 나타내는 재료(일함수가 금속으로부터 주위 진공으로 벗어나기 위해 전자에 요구되는 에너지 양의 척도인 몰리브덴과 같은)로부터 통상적으로 제조되고 포인트들(34)의 형태로 형성된다. 도 1로부터 볼 수 있는 것과 같이, 상기 방출 소자들(10)(콘들(cone)로 또한 언급됨)은 각 방출 소자(10)가 상기 방출 소자들(10)로부터 방출되는 전자들이 상기 스크린(25)을 향해 유도되도록 형광 스크린(25)의 방향을 가리키며 일반적으로 삼각형을 갖는다.
상기 게이트 전극(16)과 상기 캐소드 전극(8) 사이에 전압 Vg의 적용은 상기 방출 소자들(10)로부터 전자들의 방출을 제어한다. 도 1에서 볼 수 있는 것과 같이, 상기 게이트 전극(16)은 상기 캐소드 전극(8) 위에 배치된다. 상기 이미터 방출 소자들(10)로부터 상기 애노드 전극(24)으로 적합한 전자 흐름을 허용하기 위해, 상기 게이트 전극(16)에 형성된 상기 개구(11) 및 상기 절연층(12)은 상기 방출 소자들(10)에 대해 적합하게 위치 설정되어야 한다. 상기 개구들의 치수와 위치는 상기 방출 소자들(10)로부터 전자 흐름의 양에 영향을 줄 뿐만 아니라, 상기 전자 플럭스(flux)의 형상과 방향을 결정한다. 상기 개구 치수 및 각 방출 소자(10)에 대한 원주방향 근접성은 상기 전자 방출의 효과적인 제어를 위해 요구되는 전압 Vg를 결정하는 반면, 소자 축에 대한 홀(hole) 축의 정렬은 전자빔 방향을 제어한다.
개구/소자 정렬 및 개구 치수는 극도로 작은 기하학적 구조와 상기 개구(11) 및 상기 방출 소자들(10)과 관련된 공차들(tolerance)로 인해 종래 기술에서 제어하기 어려웠다. 통상적으로, 개구/소자 정렬을 획득하기 위해 상기 개구들(11)을 형성하기 위한 어렵고 시간이 걸리는 마스킹(masking) 단계를 채용하는 것이 필수적이었으나, 상기 마스크 또는 상기 기판(14)에 대한 상기 마스크 정렬 중 하나의 사소한 오류들은 상기 개구/소자 정렬에 및 전자들의 방출에 악영향을 미친다. 그와 같은 어레이들을 제조하는데 직면하는 어려움들은 상기 이미터 방출 소자들(10) 의 치수가 서브-마이크로미터 또는 나노미터 스케일로 감소됨에 따라 심각하게 증가한다.
개구/소자 정렬 문제들에 부가하여, 종래 기술에 따르면 방출 소자들(10)은 공지된 포토리소그래픽 마스킹, 패터닝 및 에칭 단계들을 이용하여 제조된다. 이러한 처리는 소자의 밀도 및 소자의 질을 제한한다. 특히, 밀도는 상기 포토리소그래픽 처리의 레절루션(resolution)에 의해 제한된다. 또한, 상기 방출 소자들이 점차 가늘어지기 때문에, 각각은 팁 정점에서보다 하부면에서 더 큰 영역을 차지한다. 따라서 요구되는 테이퍼형(tapered) 베이스는 상기 방출 소자 밀도를 제한하고, 이미지 휘도를 저하시킨다. 따라서 더 높은 소자 밀도는 더 높은 이미지 휘도를 획득하기 위해 바람직하다.
이미터 방출 소자들을 형성하기 위한 포토리소그래픽 처리의 사용과 관련된 단점들을 극복하기 위한 노력에서, 최근의 연구 노력은 레이저 빔을 기판 표면을 향해 유도함에 의해 방출 소자들(10)을 형성한다. 레이저 빔이 상기 표면을 충격할 때 잔여 재료는 방출 소자들(10)을 형성하며 재료가 그로부터 제거된다. 이 처리는 전체 기판 위로 레이저 스캔을 요구하고 따라서 시간이 소모될 수 있다. 불리하게, 레이저 기술에 의해 제조된 방출 소자들(10)은 기판 전체에 걸쳐 균일하지 않을 수 있다.
실리콘 기판으로부터 재료층들을 제거하는 에칭 기술은 반도체 제조 공정에 통상적으로 사용된다. 각 에칭제가 재료 선택성, 에칭 균일성 및 에지 프로파일 제어를 포함한 특정 에칭 특성들을 제공하며 다양한 건식 및 습식 에칭제들이 이용 가능하다. 플라즈마 에칭은 원하는 재료층을 에칭하는 화학 반응을 발생시키는 가스 및 플라즈마 에너지를 채용하는 건식 에칭의 한 형태이다.
종래의 플라즈마 에칭 시스템은 챔버, 진공 시스템, 가스 서플라이 및 전원을 포함한다. 챔버의 페디스털(pedestal) 상에 실리콘 웨이퍼를 로딩한 후에, 진공 시스템은 압력을 감소시키고 반응 가스가 상기 챔버에 공급된다. 상기 챔버 내의 전극은 가스를 이온, 전자 및 라디칼을 제공하는 플라즈마 상태로 에너지를 공급하기 위해 고주파 전원에 의해 에너지가 공급된다. 상기 기판에 적용되는 고주파 바이어스(bias)는 상기 반응 가스의 이온들을 상기 기판으로 당기기 위해 상기 기판에 인접하여 전계를 전개한다. 상기 이온들 및 상기 라디칼들은 상기 기판 위의 마스크 내의 패턴에 따라 상기 기판을 상승 작용하게 에칭한다.
특정 반응 가스의 선택은 에칭 처리 동안 제거되는 재료에 기초한다. 예를 들어, 이산화실리콘 재료층을 에칭하기 위해 CF4 및 산소가 통상적으로 사용된다. 에너지가 공급된 상태에서, 상기 CF4는 다수의 이온들에 부가하여 높은 반응성의 탄소 및 불소 라디칼들로 분해된다. 상기 라디칼들 및 이온들은 상기 기판과 상호작용하고, 상기 불소는 상기 이산화실리콘을 공격하여 상기 이산화실리콘을 진공 시스템에 의해 상기 챔버로부터 제거되는 휘발성 재료로 변환한다. 통상적으로, 플라즈마 에칭 처리는 상기 처리를 위해 채용된 리액터(reactor) 형태에 의존하여 약 15 내지 45℃ 사이의 온도, 및 약 5 내지 100 mTorr 사이의 압력에서 수행된다.
본 발명의 일 실시예는 실리콘 기판 내에서 전계 방출 소자들을 제조하는 방법을 포함한다. 상기 방법은 플라즈마 에칭 챔버를 제공하는 단계와, 상기 챔버에 산소를 공급하는 단계와, 상기 챔버에 실리콘 에칭제를 공급하는 단계와, 상기 실리콘 에칭제에 대한 산소의 비율을 제어하는 단계, 및 상기 기판 내에 상기 방출 소자들을 형성하기 위해 상기 실리콘 기판으로부터 실리콘을 에칭하는 단계를 포함하고, 상기 방출 소자들의 상부면은 일반적으로 수렴 형상을 나타낸다.
다른 실시예에 따라서, 본 발명은 애노드(anode), 도핑된 실리콘 기판, 상기 실리콘 기판의 표면상에 무작위로 배치되고 상기 애노드의 방향에 수렴 팁을 갖는 방출 소자들, 각 방출 소자의 상기 팁은 상기 절연층의 상부면 아래에 있는 상기 기판 위의 절연층, 및 상기 절연층 위의 게이트를 부가로 포함하고, 상기 절연층 및 게이트를 통해 배치된 개구들이 상기 방출 소자들 중 어떤 하나의 상기 팁을 노출하며, 상기 기판이 없는 영역들에서 다른 방출 소자들 중 다른 하나의 상기 팁은 상기 절연층에 의해 덮여 남아있는 전계 방출 디스플레이를 포함한다.
본 발명의 특징들은 다른 도면들을 통해 동일한 도면 부호들이 동일한 부품들을 나타내는 첨부된 도면들에 기술된 본 발명의 하기 보다 상세한 설명으로부터 명백해질 것이다. 도면들은 치수 조정, 과장할 필요가 없는 대신에, 본 발명의 원리들을 설명함에 제공된다.
본 발명에 따른 전계 방출 소자들을 형성하기 위한 특정 방법 및 장치를 상세히 기술하기 전에, 본 발명은 소자들 및 처리 단계들의 신규하고 자명하지 않은 조합에 주로 있다는 것이 관찰되어야 한다. 본 기술 분야의 숙련자들에 쉽게 자명 하게 될 세부 내용을 갖는 본 발명을 불명확하게 하지 않기 위해, 어떤 종래의 소자들 및 단계들이 덜 상세하게 제공되는 반면, 도면들과 명세서는 본 발명을 더 자세히 이해하는데 적합한 다른 소자들 및 단계들을 기술한다.
본 발명에 따른 방출 소자들(10)을 형성하기 위한 방법은, 기판(50)이 상부면(53), 및 그 위의 질화실리콘층(54)을 갖는 과도핑된 단일 결정 실리콘층(52)을 포함하는 도 2에 도시된 바와 같이 시작한다. 통상적으로, 실리콘층(52)의 도핑 밀도는 실리콘층(53)이 통합된 곳으로 전계 방출 디스플레이에 따라 적어도 10 내지 30 옴 스퀘어(ohm square)의 시트 저항 또는 실리콘층(53)에 충분한 전도성을 부여하기 위해 필요한 도핑 밀도를 제공한다.
포토레지스트층은 패턴화된 포토레지스트층(56)을 형성하기 위한 공지된 기술에 따라 질화실리콘층(54) 위에 증착되고 패턴화된다. 포토레지스트층(56)의 패턴은 전계 방출 소자들(10)을 위한 원하는 패턴에 의해 결정된다.
상기 포토레지스트층(56)의 패턴을 이용하여, 그 아래의 질화실리콘층(54)은 그 후의 에칭 처리(상기 질화실리콘 에칭 화학반응과는 다른 에칭 화학반응을 사용하여)가 상기 질화실리콘 영역(54A) 아래의 실리콘층(52)의 영역의 전계 방출 소자들(10)의 형성을 방지하는 동안 질화실리콘층(54A)(도 3a 참조)을 형성하는 공지된 기술들(예를 들어, CF4 화학반응)에 따라 에칭된다. 따라서, 도 3a는 상기 기판(52)의 에칭 질화실리콘층(54A)의 형성, 플라즈마 에칭에 의해 또는 본 기술 분야에 공지된 다른 기술들에 의해 포토레지스트층(56)의 제거 및 방출 소자들(10)을 형성하기 위한 기판의 에칭 후의 단면도이다. 다른 실시예에서, 상기 질화실리콘 영역(54A)은 도시된 것과 다른 크기일 수 있고 또는 없을 수도 있다.
본 발명에 따라, 상기 방출 소자들(10)은 포토리소그래픽(photolithographic) 마스크의 사용 없이 플라즈마 에칭 처리를 이용하여 실리콘층(52)에 형성되고, 따라서 방출 소자 제조 비용을 감소시킨다. 부가로, 본 발명은 종래 기술보다 더 높은 밀도 및 더 높은 종횡비(aspect ratio)를 제공하고, 더 양호한 소자 균일성 및 더 밝은 디스플레이 이미지를 초래한다. 상기 플라즈마 에칭 처리 동안, 산소(O2) 및 SF6(sulfur hexafluoride)는 산소와 SF6의 비가 약 1.5:1로 에칭 챔버에 공급된다. 적합한 유속은 산소에 대해 약 30 sccm이고 SF6에 대해 약 20 sccm이다. HBr(Hydrogen bromine)은 약 50 sccm의 유속으로 에칭 챔버로 또한 공급된다. 다른 실시예에서, 염소계 화합물(또는 주기율표의 ⅦA족 원소를 포함한 다른 화합물들)은 HBr 및/또는 SF6의 장소에 사용될 수 있다.
에칭 처리 동안, 챔버 압력은 약 30 mTorr로 유지된다. 약 60W의 전력을 발생시키는 고주파 전류는 상기 기판(50)을 바이어스한다. 고주파 소스는 상기 챔버 내의 플라즈마 형성 전극에 약 1500W를 공급한다.
상기 에칭 변수들은 단순히 예시적이다. 본 기술분야의 숙련자들은 상기 변수들로부터 적어도 20%까지의 변화가 바람직한 결과 즉, 방출 소자들(10)의 형성을 제공할 수 있다는 것을 인식할 수 있다. 부가로, 상기 에칭 변수들은 에칭 공구의 설계 및 상기 챔버의 조건들로 인해 변화할 수 있다.
상기 에칭 처리 동안, 산소 라디칼들은 마이크로-마스크(micro-masks)라고 또한 언급되는 이산화실리콘 영역들(55)을 형성하기 위해 상기 상부면(53) 상에서 실리콘을 조합한다. 이 이산화실리콘 영역들(55)은 채용된 에칭제의 재료 선택 성질 즉, 이산화실리콘보다 높은 에칭 선택성에 의해 쉽게 에칭되지 않는다. 따라서, 방출 소자들(10)은 에칭된 상기 이산화실리콘 영역들(55)에 인접한 상기 실리콘층(52)의 영역들과 같이 형성되는 반면에, 상기 이산화실리콘 영역들(55)에 의해 마스킹(masking)된 실리콘 영역들은 실질적으로 완전하게(즉, 매우 저속으로 에칭됨) 유지된다.
상기 이산화실리콘 영역들(55) 및 상기 이산화실리콘 영역들(55)에 의해 마스킹되지 않은 상기 실리콘층(52)의 에칭 영역들을 형성하는 이러한 현상들은 마이크로 마스킹(micro-masking)이라 언급된다. 상기 처리는 상기 에칭 화학 반응이 (상기 실리콘의)에칭 및 (상기 이산화실리콘 마이크로 마스크들을 형성하기 위한 이산화실리콘의)증착 모두 상기 처리 동안 채용된 반응물에 의해 결정되는 에칭 속도에 대한 증착 속도의 비율로 동시에 발생할 때 발생한다.
상기 SF6 가스 및 상기 HBr 가스 모두, 그것이 존재하는 실시예에서 실리콘 에칭 처리에 참여한다. 상기 SF6은 빨리 에칭하나 상기 이산화실리콘에 대해 보다 덜 선택적이고 보다 등방성이다(즉, 최종 에칭 프로파일이 실질적으로 비등방성 에칭의 수직도(perpendicularity)를 결여). 불소와 실리콘의 조합은 상기 에칭 챔버에서 제거되는 휘발성 SF4를 형성한다. 상기 HBr 가스는 브롬이 불소보다 덜 반응 적이고 휘발성 SiBr4를 형성하기 위한 더 큰 이온 충격 에너지를 요구하기 때문에 상기 이산화실리콘에 대해 보다 선택적이고 매우 비등방성으로 에칭한다.
HBr에 대한 SF6의 비율은 상기 이산화실리콘에 대한 선택도 및 상기 최종 에칭의 비등방성 특징을 결정한다. 산소 이온들 및 라디칼들 중 몇몇은 이산화실리콘이 휘발성 재료가 아니기 때문에 이산화실리콘 영역들(55)을 형성하기 위해 상기 실리콘과 조합한다.
상기 기판(50)을 에칭하는 이온들 및 라디칼들은 상기 SF6 및 상기 HBr(그것이 존재하는 실시예에서)로부터 얻어진다. 상기 이온들은 그들이 상기 기판(50)에 적용된 음의 포텐셜에 의해 당겨지기 때문에 실질적으로 수직하게 또는 비등방성으로 상기 실리콘층(52)의 표면을 충격한다. 부가로, 상기 이온들은 상기 표면에 약 90도로 상기 표면을 충격하기 때문에, 그들은 종방향 보다 주로 수직 에칭 처리를 초래하고, 종래 기술의 처리들 보다 더 높은 밀도를 갖는 방출 소자들(10)을 형성하는 수직으로 에칭 처리를 구동하는 경향이 있다. 전하를 운반하지 않는 자유 라디칼들은 그들이 기판(50)으로 당겨지지 않기 때문에 실질적으로 모든 방향으로부터 상기 실리콘층(52)을 타격한다. 대신에 상기 라디칼들의 운동은 상기 챔버 내의 다른 원자들과의 충돌에 의해 영향을 받고 따라서 모든 방향으로 본질적으로 무작위적이다. 상기 이온들이 노출된 실리콘 표면을 충격함에 따라, 그들은 상기 실리콘층(52)의 몇몇 제 1 단층들 내의 라디칼들에 의해 시작되는 에칭 처리를 가속시키는 경향이 있다.
상기 에칭 처리가 시작될 때에, 상기 실리콘층(52)의 상부면(53)은 비교적 편평한 표면을 포함한다. 상기 이산화실리콘 영역들(55)이 형성될 때에, 상기 에칭 처리는 상기 이산화실리콘 영역들(55)에 인접하는 재료를 제거하고, 도 3b의 접사도에 도시된 바와 같이 실질적으로 장방형 수직 구조(10A)를 형성한다. 상기 에칭 처리가 계속됨에 따라, 편평면 위보다 모서리들에서 더 큰 전계로 인해 상기 장방형 수직 구조(10A)의 모서리들(10B)에 증대된 이온 충돌은 일반적으로 수렴 방출 소자들(10) 즉, 원추형 또는 첨단형 방출 소자들을 형성한다. 상기 영역(10A)의 측벽들(10C) 상의 중합체 재료의 형성은 상기 중합체가 측면들(10C)을 충돌하는 이온들 및 라디칼들로부터 마스킹하기 때문에 상기 방출 소자들(10)의 수렴 팁들의 형성에 또한 기여할 수 있다. 상기 방출 소자들(10)의 형성에 이어, 상기 이산화실리콘 영역들(55)은 선택적 등방성 에칭에 의해 제거된다.
도 4에서 시작하고 도 12를 통해 연속하는, 상기 기판(50)은 이를 통해 전자들의 방출을 일으키는 전류가 공급되는 상기 방출 소자들(10)로 전기적으로 전도 통로들을 형성하기 위한 일련의 처리 단계들을 거친다. 도 4에 도시된 바와 같이, 이산화실리콘층(60)은 고밀도 플라즈마 또는 등각 화학적 기상 증착 기술에 의해 증착된다. 플라즈마 증착은 그 뛰어난 갭 필링(gap filling) 결과로 인해 더 적합하다.
화학적/기계적 폴리싱(polishing) 단계(CMP)는 상기 기판(50)의 상부면(64)을 평탄화하기 위해 수행된다. 도 5 참조.
도 6에 도시된 바와 같이, 이산화실리콘층(66)은 상기 상부면(64) 위에 형성 된다. 포토레지스트층(70)은 상기 이산화실리콘층(66) 위에 형성되고 그 내의 개구(72)를 형성하도록 패턴화된다. 상기 포토레지스트층(70)이 제거된 후, 상응하는 개구가 상기 이산화실리콘층(66) 및 상기 질화실리콘층(54A)에 에칭된다.
도 7에 도시된 바와 같이, 전도 플러그(76)(예를 들어, 텅스텐을 포함하는) 및 배리어층(78)(예를 들어, 티타늄 또는 질화티타늄을 포함하는)은 상기 이산화실리콘층(66) 및 질화실리콘 영역(54A)의 개구에 공지된 기술에 따라 형성된다. 상기 전도 플러그(76)는 과도핑된 실리콘층(52)을 통해 상기 방출 소자들(10)에 전기적 연결을 제공한다. 일 실시예에서, 다수의 전기적으로 절연된 방출 소자 어레이들(array)은 각 소자 어레이가 디스플레이 서브-픽셀과 연합된 상기 실리콘층(52)에 형성된다. 그와 같은 어레이들은 트렌치(trench) 절연 영역들과 같은 절연 영역들을 제조함에 의해 상기 실리콘층(52)에 형성될 수 있다. 상기 전도 플러그(76)와 같은 텅스텐 플러그는 상기 어레이로부터 전자들의 방출을 독립적으로 제어하기 위해 각 어레이와 전기적 접촉하도록 형성된다. 따라서 선택된 어레이들은 전자들을 방출하기 위해 에너지가 공급되는 반면, 다른 것들은 비활성으로 유지되고, 그에 의해 디스플레이 상에 이미지들을 제공한다.
도 8은 배리어층(80), 알루미늄층(82) 및 그 내에 개구(88)를 형성하기 위해 패턴화된 포토레지스트층(84)의 상기 이산화실리콘층(66) 위의 적층된 관계를 도시한다. 상기 배리어층(80)은 상기 이산화실리콘으로 알루미늄의 이동을 피하기 위해 티타늄층 및 질화티타늄층을 부가로 포함하는 이중층을 통상적으로 포함한다.
패턴으로 상기 개구(88)를 이용하여, 개구(89)는 예를 들어 염소계 에칭 화 학 반응을 이용하여 상기 알루미늄층(82)에 형성된다. 상기 개구(89)를 통해, 개구(90)는 상기 재료층(80) 및 이산화실리콘층(66) 내에 형성된다. 도 9에서 볼 수 있는 바와 같이, 상기 개구(90)는 방출 소자(10A)를 노출한다. 상기 개구(90)는 상기 이산화실리콘층(66)의 상부 영역으로부터 재료를 제거하기 위해 건냉식 불소계 등방성 에칭을 이용하여 상기 방출 소자(10)와 같은 실리콘층(52)의 재료에 도달하기 전에 멈추어 적합하게 형성된다. 그 후의 실리콘-선택적 건식 비등방성 에칭은 상기 이산화실리콘층(66)의 부가적인 재료를 제거한다. 상술된 에칭은 제 1 단계에서 등방성이고 실리콘에 비선택적인 샴페인 글래스 에칭(champagne glass etch)으로 공지되어 있다. 제 2 단계에서 에칭은 비등방성이고 실리콘에 선택적이며, 그렇지 않다면 상기 전계 방출 소자들은 침식될 것이다. 양 에칭 단계들 동안, 상기 이산화실리콘은 에칭되는 반면, 상기 실리콘층(52) 및 상기 방출 소자들(10) 내의 그 아래의 실리콘의 제거는 최소화된다.
상기 개구(90)의 형성 후에, 상기 포토레지스트층(84)은 제거된다. 단일 방출 소자(10)만이 도 9에 도시되었지만 방출 소자들을 형성하기 위한 종래 기술로부터 본 발명을 구별하는 다수의 방출 소자들(10)이 각 개구(90) 내에 형성된다는 것을 유의해야 한다. 도 10은 다수의 개구들(82/90) 각각 내에 다수의 방출 소자들(10)을 도시하는 기판(50) 영역의 평면도를 도시한다. 다수의 개구들(82/90)(그리고 그 내에 배치된 방출 소자들)은 그와 같은 소자 각각이 디스플레이의 컬러 픽셀을 위한 전자들을 제공하며 어레이 소자를 형성한다. 따라서 보다 균일한 전자 분포와 함께 더 밝은 이미지 및 보다 신뢰할 수 있는 디스플레이가 본 발명의 기술에 따라 제공된다.
물리적 증착 처리(일 실시예에 따른)는 상기 개구(90)를 통해 상기 팁(10A) 위에 재료층(96)을 증착하고, 상기 알루미늄층(82) 위에 전도층(98)을 증착한다. 도 11 참조. 상기 재료층(96)의 재료는 전자들이 비교적 낮은 전압에서 상기 재료층(96)으로부터 방출되도록 전자 방출을 위한 낮은 일함수를 나타낸다. 일 실시예에서, 상기 재료층(96)은 상기 이산화실리콘층(60)에 형성된 표면(100)으로 연장한다. 일 실시예에서 상기 재료층(96)은 상기 방출 소자들(10) 위로 연속 코팅을 제공하고, 다른 실시예에서는 상기 팁들(10A)만이 상기 재료층(96)에 의해 덮인다. 또다른 실시예에서, 상기 재료층(96) 및 전도층(98) 모두 없고 전자들은 상기 실리콘층(52)을 통해 상기 방출 소자들(10)로부터 발산된다.
도 12에 도시된 바와 같이, 포토레지스트층(106)은 상기 기판(50) 위에 증착되고 그 내에 개구(108)를 형성하도록 패턴화된다.
도 13에 도시된 바와 같이, 상기 전도층(98) 및 알루미늄층(82)은 상기 개구(108)에 따라 패턴화 되고, 상기 알루미늄층(82)의 영역들(82B)로부터 전도 플러그(76) 및 상기 알루미늄층(82)의 영역(82A)을 절연하는 그 내에 형성된 개구(111)를 형성한다. 상기 영역들(82B)(도 13에 도시되지 않은 제 3 차원에 연결된)은 게이트 전극(16) 즉, 전압 소스 Vg의 일 단자가 상기 영역들(82B)에 연결되도록 기능을 한다. 상기 전압 소스 Vg의 다른 단자는 상기 실리콘층(52)에 연결되고 따라서 상기 영역(82A) 및 상기 전도 플러그(76)를 통해 상기 방출 팁(10A)에 연결된다. 전 자들은 적용된 전압 Vg에 응답하여 상기 방출 재료층(96)으로부터 방출된다. 각 실리콘 방출 팁(10A)의 첨단은 상기 재료층(96)으로부터 전자 방출을 촉진하는 전계를 생성한다. 다른 실시예에서, 상기 재료층(96)은 없고 전자들은 상기 실리콘층(52)에 형성된 이미터 소자들(10)로부터 직접 방출된다. 방출 재료로 사용하기에 적합한 예시적인 재료들은 다이아몬드, (화학적 기상 증착된, 천연 다이아몬드 그릿들(grit) 또는 합성 다이아몬드, 도핑되거나 또는 도핑되지 않은 것 중 어느 한)그래파이트(graphite), 몰리브덴(molybdenum), 텅스텐 또는 세슘과 같은 금속들, LaB6, YB6, AIN과 같은 화합물들 또는 이러한 금속들, 및 다른 낮은 일함수의 재료들의 조합을 포함한다.
상기 게이트 전극(16)과 상기 방출 소자들(10) 사이에 전압 Vg를 공급하기 위해 그리드(grid) 컨덕터들(113) 및 방출 소자 컨덕터들(115)을 포함하는 완성된 구조의 평면도가 도 14에 도시된다. 도시 생략된 제어기는 상기 컨덕터들과 연합된 방출 소자들(10)이 전자 플럭스를 방출하는 것을 일으키기 위해 어떤 상기 방출 소자 컨덕터들(115)로 전압 Vg의 적용을 제어한다.
적색 서브-픽셀 어레이(120)는 에너지가 공급되었을 때 형광 스크린(25) 상에 적색을 제공하기 위해 적색 서브-픽셀을 충격하는 전자들을 방출하는 다수의 방출 소자들(10)을 포함한다. 유사하게, 다수의 방출 소자들(10)을 포함하는 청색 서브-픽셀 어레이(122)로부터 방출되는 전자들은 청색을 제공하기 위해 청색 서브-픽셀을 충격하고, 다수의 방출 소자들(10)을 포함하는 녹색 서브-픽셀 어레이(124) 로부터 방출되는 전자들은 녹색을 제공하기 위해 녹색 서브-픽셀을 충격한다. 도 14에 도시된 바와 같이, 각 픽셀 어레이(120, 122 및 124)는 개구들(82/90)의 어레이를 포함하고, 각 개구는 하나의 방출 소자(10)만이 명료성을 위해 각 개구(82/90)에 도시되었지만, 다수의 방출 소자들(10)을 포함한다.
구조 및 처리는 반도체 기판 내의 전계 방출 소자들에 유용한 것과 같이 기술되었다. 다양한 방법 및 다양한 회로 구조로 본 발명을 실시하기 위한 기본을 제공하는 본 발명의 특정 적용들 및 예시적인 실시예들이 도시되고 설명되었다. 수많은 변화들이 본 발명의 범주 내에서 가능하다. 상술된 실시예들 중 하나 또는 그 이상과 관련된 특징들 및 요소들은 모든 실시예들에 대해 필수적인 요소들로 해석되지 않는다. 본 발명은 하기 청구항들에 의해서만 제한된다.
본 발명은 전계 방출 디스플레이용 고밀도 방출 소자들을 형성하기 위한 방법과 그 방법에 따라 형성된 전계 방출 소자들 및 전계 방출 디스플레이들에 관한 것이다. 산소 및 실리콘 에칭제(etchant)는 실리콘 기판을 포함한 플라즈마 에칭 챔버로 유입된다. 산소는 이산화실리콘의 영역들을 형성하기 위해 실리콘 기판과 반응하는 반면, 실리콘 에칭제는 방출 소자들을 형성하기 위해 실리콘을 에칭한다. 상기 이산화실리콘 영역들은 실리콘 에칭 처리 동안 그 아래의 실리콘을 마스킹한다. 고밀도 및 높은 종횡비(aspect ratio)의 방출 소자들은 종래 기술에서 실시되던 것과 같은 포토리소그래피(photolithographic) 처리를 이용함 없이 형성된다. 본 발명에 따라 형성된 방출 소자들은 종래 기술보다 더 균일한 전자들의 방출을 제공한다. 또한, 본 발명에 따라 형성된 방출 소자들이 구비된 디스플레이는 증가된 휘도를 제공한다. 또한, 디스플레이의 신뢰도는 이미지를 제공하기 위해 형광 기판 재료를 자극하기 위한 전자들을 공급하기 위해 다수의 방출 소자들의 사용으로 인해 증가된다.

Claims (31)

  1. 실리콘 기판 내에서 전계 방출 소자들을 제조하기 위한 방법으로서,
    플라즈마 에칭 챔버를 제공하는 단계와,
    상기 챔버에 산소를 공급하는 단계와,
    상기 챔버에 실리콘 에칭제를 공급하는 단계와,
    상기 실리콘 에칭제에 대한 산소의 비율을 제어하는 단계, 및
    상기 기판 내에 상기 방출 소자들을 형성하기 위해 상기 실리콘 기판으로부터 실리콘을 에칭하는 단계를 포함하고,
    상기 방출 소자들의 상부면은 일반적으로 수렴 형상을 나타내는 전계 방출 소자 제조 방법.
  2. 제 1 항에 있어서, 상기 실리콘 기판은 도핑된 실리콘 기판인 전계 방출 소자 제조 방법.
  3. 제 2 항에 있어서, 상기 도핑된 실리콘 기판은 상기 도핑된 실리콘 기판의 표면으로부터 상기 방출 소자들로 전도 통로를 제공하는 전계 방출 소자 제조 방법.
  4. 제 1 항에 있어서, 상기 방출 소자들은 원추형 방출 소자들 및 첨단형 방출 소자들 사이로부터 선택되는 전계 방출 소자 제조 방법.
  5. 제 1 항에 있어서, 상기 실리콘 에칭제는 SF6(sulfur hexafluoride)을 포함하는 전계 방출 소자 제조 방법.
  6. 제 1 항에 있어서, 상기 실리콘 에칭제는 주기율표의 ⅦA족 원소를 포함하는 재료를 포함하는 전계 방출 소자 제조 방법.
  7. 제 7 항에 있어서, 상기 실리콘 에칭제는 SF6 및 HBr(hydrogen bromine)의 조합을 포함하는 전계 방출 소자 제조 방법.
  8. 제 7 항에 있어서, 상기 에칭 단계는 상기 챔버에 공급되는 SF6의 양과 HBr의 양 사이의 관계에 응답하는 전계 방출 소자 제조 방법.
  9. 제 1 항에 있어서, 상기 산소는 상기 실리콘 기판의 상부면 위에 이산화실리콘 영역들을 형성하기 위해 상기 실리콘과 반응하고, 상기 에칭 단계 동안 상기 이산화실리콘 영역들은 실리콘 아래에 대해 마스크로서 작용하는 전계 방출 소자 제조 방법.
  10. 제 9 항에 있어서, 상기 방출 소자들은 팁(tip) 구조를 포함하고, 상기 이산화실리콘은 상기 팁 구조의 표면상에 배치되고, 상기 이산화실리콘 영역들은 상기 팁 구조를 형성하기 위해 방향성 에칭(directional etching)을 촉진시키는 전계 방출 소자 제조 방법.
  11. 제 9 항에 있어서, 상기 이산화실리콘 영역들은 각 이산화실리콘 영역 바로 아래의 영역에서 상기 실리콘 기판으로부터 실리콘의 에칭을 방지하는 전계 방출 소자 제조 방법.
  12. 제 9 항에 있어서, 상기 이산화실리콘 영역들의 형성을 제어하기 위해 상기 기판에 공급되는 전력을 제어하는 단계를 부가로 포함하는 전계 방출 소자 제조 방법.
  13. 제 1 항에 있어서, 상기 비율은 약 1.5 내지 1.0인 전계 방출 소자 제조 방법.
  14. 제 1 항에 있어서, 상기 산소를 공급하는 단계는 약 30 sccm의 유속으로 산소를 공급하는 단계를 포함하고, 상기 실리콘 에칭제를 공급하는 단계는 약 20 sccm의 유속으로 공급하는 단계를 포함하는 전계 방출 소자 제조 방법.
  15. 제 1 항에 있어서, 상기 산소는 상기 실리콘 기판의 상부면 위에 이산화실리콘 영역들을 형성하기 위해 상기 실리콘과 반응하고, 상기 방출 소자들은 상기 이산화실리콘 영역들의 위치들을 제외하고 상기 실리콘 기판으로부터 실리콘을 에칭함에 의해 상기 에칭 단계에 따라 형성된 팁 구조를 포함하며, 상기 실리콘 에칭제는 이산화실리콘 에칭 속도보다 더 큰 실리콘 에칭 속도를 나타내는 전계 방출 소자 제조 방법.
  16. 제 1 항에 있어서, 상기 각 방출 소자는 팁 영역이 베이스 영역보다 더 적은 팁 영역 및 베이스 영역을 포함하는 전계 방출 소자 제조 방법.
  17. 제 1 항에 있어서, 상기 방출 소자들 위에 이산화실리콘층을 형성하는 단계, 및 방출 소자들을 노출하기 위해 상기 이산화실리콘층의 영역들을 제거하는 단계를 부가로 포함하는 전계 방출 소자 제조 방법.
  18. 제 17 항에 있어서, 상기 노출된 방출 소자들 위에 전자 방출 재료층을 형성하는 단계를 부가로 포함하고,
    상기 전자 방출층의 재료는 상기 방출 소자들 및 상기 방출 소자들로부터 이격된 그리드(grid) 사이에 적용된 전압에 응답하여 그로부터 전자들의 방출을 허용하기에 충분한 일함수(work function)를 나타내는 전계 방출 소자 제조 방법.
  19. 제 17 항에 있어서, 상기 이산화실리콘층의 상부면 위에 전도층을 형성하는 단계, 및 상기 전도층으로부터 상기 실리콘 기판으로 전기적 접촉을 제공하기 위해 상기 전도층으로부터 상기 이산화실리콘층을 통해 상기 실리콘 기판으로 연장하는 전도 접촉을 형성하는 단계를 부가로 포함하는 전계 방출 소자 제조 방법.
  20. 도핑된 실리콘 기판 내에 전계 방출 소자들을 제조하기 위한 방법으로서,
    상기 실리콘 기판상에 다수의 마이크로-마스크들(micro-mask)을 형성하는 단계와,
    하부 베이스 영역의 면적보다 더 적은 면적을 갖는 상부 팁 영역을 포함하는 다수의 방출 소자들을 형성하기 위해 상기 마이크로-마스크들 사이의 상기 실리콘 기판으로부터 실리콘을 에칭하는 단계를 포함하는 전계 방출 소자 제조 방법.
  21. 제 20 항에 있어서, 상기 에칭 단계는 대전된 이온들 및 대전되지 않은 라디칼들에 의해 에칭하는 단계를 포함하는 전계 방출 소자 제조 방법.
  22. 제 20 항에 있어서, 상기 에칭 단계는 등방성 에칭 단계 및 비등방성 에칭 단계를 부가로 포함하는 전계 방출 소자 제조 방법.
  23. 제 20 항에 있어서, 상기 다수의 마이크로-마스크들을 형성하는 단계는 상기 실리콘 에칭제와 조합하기 위해 산소를 공급함으로써 상기 다수의 마이크로-마스크 들을 형성하는 단계를 부가로 포함하는 전계 방출 소자 제조 방법.
  24. 도핑된 실리콘 기판, 및
    각 방출 소자의 상부면 위에 배치된 마스킹된 영역을 포함하고,
    상기 방출 소자들은 상기 기판의 상기 상부면에 배치되며, 상기 각 방출 소자의 상기 상부면은 일반적으로 수렴 형상을 나타내고,
    상기 수렴 형상은 상기 마스킹된 영역의 재료보다 실리콘에 더 큰 선택성을 갖는 에칭제로 상기 도핑된 실리콘 기판을 에칭함에 의해 형성되는 방출 소자.
  25. 제 24 항에 있어서, 상기 상부면 위에 배치된 방출 재료를 부가로 포함하는 방출 소자.
  26. 애노드(anode),
    도핑된 실리콘 기판,
    상기 실리콘 기판의 표면상에 무작위로 배치되고 상기 애노드의 방향에 수렴 팁을 갖는 방출 소자들,
    각 방출 소자의 상기 팁은 상기 절연층의 상부면 아래에 있는 상기 기판 위의 절연층, 및
    상기 절연층 위의 게이트를 포함하고,
    상기 절연층 및 상기 게이트를 통해 배치된 개구들이 상기 방출 소자들 중 어떤 하나의 상기 팁을 노출하며, 상기 기판이 없는 영역들에서 방출 소자들 중 다른 하나의 상기 팁은 상기 절연층에 의해 덮여 남아있는 전계 방출 디스플레이.
  27. 제 26 항에 있어서, 상기 노출된 방출 소자들은 다수의 노출된 방출 소자 어레이들로 형성되고, 상기 다수의 어레이들의 어레이 내의 상기 방출 소자들은 전자들을 방출하기 위해 통상적으로 활성화되는 전계 방출 디스플레이.
  28. 제 27 항에 있어서, 상기 디스플레이는 상기 애노드에 인접한 형광 재료를 부가로 포함하고, 상기 방출된 전자들은 상기 형광 재료를 충격하며, 상기 형광 재료는 각각 제 1, 제 2 및 제 3 서브-픽셀을 포함하는 다수의 컬러 픽셀 트라이어드들(triad)을 포함하고, 상기 다수의 어레이들의 제 1, 제 2 및 제 3 어레이는 각 컬러 픽셀 트라이어드의 상기 제 1, 제 2 및 제 3 서브-픽셀들을 각각 충격하기 위해 전자들을 방출하는 전계 방출 디스플레이.
  29. 제 26 항에 있어서, 상기 각 개구 내에 다수의 팁 영역들이 노출되는 전계 방출 디스플레이.
  30. 제 26 항에 있어서, 상기 실리콘 기판과 전도 연통하는 상기 절연층 내에 형성된 전도 플러그를 부가로 포함하는 전계 방출 디스플레이.
  31. 제 26 항에 있어서, 상기 방출 소자들의 상기 팁 영역 위에 배치된 전자 방출 재료를 부가로 포함하는 전계 방출 디스플레이.
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