KR20060079461A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 다층 복합 반도체의 신호선 연결을 위한 반도체 소자의 금속배선 형성방법에 관한 것으로 특히, 도전층 패턴이 구비된 반도체 기판 상에 층간 절연막을 형성하는 제 1단계와; 층간 절연막을 식각하여 도전층 패턴의 일부를 노출시키는 콘택홀을 형성하는 제 2단계와; CVD(Chemical Vapor Deposition) 방식을 통한 질소 분위기에서 Ti을 증착하여 CVD TiN 막을 형성하는 제 3단계와; IMP(Ionized Metal Plasma) 방식을 이용하여 PVD(Physical Vapor Deposition) TiN 막을 제 3단계에서 형성되어진 TiN 막 상부에 증착하는 제 4단계; 및 제 4단계에서 증착되어진 TiN 막 상부에 주 금속배선을 증착하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공하면, 금속 배선을 위한 방식으로 각각 사용되던 기존의 CVD TiN와 PVD TiN의 단점을 CVD TiN와 PVD TiN를 이중으로 증착하는 것에 의해 즉, 비 결정 구조의 CVD TiN의 두께를 최소화하여 증착한 후 PVD TiN을 증착함으로써 베리어(barrier) 특성의 악화를 방지하는 동시에 콘택 홀 혹은 비아(Via) 홀에 금속배선을 가득 채우는 공정의 효율을 증대할 수 있다.
PVD, CVD, barrier, TiN

Description

반도체 소자의 금속배선 형성방법{METALIZING METHOD OF SEMICONDUCTOR DEVICE}
도 1은 PVD 스퍼터링 방법을 적용한 종래의 반도체 소자의 금속배선 형성방법을 설명하기 위한 예시도
도 2는 CVD 스퍼터링 방법을 적용한 근래의 반도체 소자의 금속배선 형성방법을 설명하기 위한 예시도
도 3은 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 예시도
본 발명은 다층 복합 반도체의 신호선 연결을 위한 반도체 소자의 금속배선 형성방법에 관한 것으로 특히, 비 결정 구조의 CVD(Chemical Vapor Deposition) TiN의 두께를 최소화하여 증착한 후 PVD(Physical Vapor Deposition) TiN을 증착함으로써 베리어(barrier) 특성의 악화를 방지하는 동시에 콘택 홀 혹은 비아(Via) 홀에 금속배선을 가득 채우는 공정의 효율을 증대시키기 위한 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로, 고집적 반도체 소자 제조의 경우 실리콘 스파이킹 현상 등에 의한 누설전류(Leakage Current)를 낮추고 소자의 불량을 감소시키기 위하여 베리어 금속(Barrier Metal)의 사용은 필수적이며 양호한 오믹 콘택(Good Ohmic Contact)을 얻기 위해 TiSi2/Ti/TiN 구조를 사용하고 있다.
종래의 금속배선 형성방법을 첨부한 도 1을 참조하여 살펴보면, 실리콘기판(1)의 소정부위에 형성된 절연막(2')을 오픈하여 노출된 접합부(2)에 금속배선을 형성하기 위하여 일정시간 동안 Ti막(3)을 증착한 후 계속하여 질소 분위기에서 Ti를 증착한 후 알루미늄(Al, 6) 증착하여 열처리 공정을 실시하게 된다. 이때, 실리콘기판(1)에 형성된 접합부(2)와 접하는 Ti막(3)에는 실리콘이 확산되고 상부TiN막(6)이 형성되어 결국 TiSi2(4)/Ti(3)/TiN(5)으로 이루어지는 금속배선을 형성하게 된다.
그러나 상기 종래의 금속배선은 PVD(Physical Vapor Deposition; 이하 PVD 라 칭 함) 스퍼터링(sputtering) 방법을 통하여 Ti/TiN을 증착하기 때문에 다음과 같은 단점을 갖게 된다.
첫째, 금속배선의 스텝 커버리지(step coverage) 특성이 취약 해진다. 이는 PVD 스퍼터링의 메카니즘(Mechanism)상 평면 부위에는 증착이 잘 되지만 콘택홀의 측벽 부위에서는 증착이 어렵기 때문이며 반도체 소자가 고 집적화되어 어스펙트 비(Aspect Ratio;가로에 대한 세로의 길이 비)가 증가할수록 스텝 커버리지 특성은 더욱 나빠져 어스펙트 비가 1 정도 되면 Ti/TiN의 스텝 커버리지는 약 40% 이하로 취약해지게 된다.
따라서 소자 동작의 경우 취약해진 스텝 커버리지의 영향으로 금속의 저항이 증가하여 소자의 속도가 저하되고 이러한 심하면 전류가 집중되어 장시간 사용시 금속이 끊어지게 되어 소자의 불량을 초래한다.
둘째, 금속의 스텝 커버리지가 취약해짐에 따라 후속 공정인 알루미늄(Al), 메탈의 스텝 커버리지가 더 나빠지게 된다는 점이다. 즉, 금속의 스텝 커버리지가 나빠짐에 따라 콘택을 이루는 모양은 네가티브(Negative)경사를 가지게 되며 후속 공정에서 금속위에 두 연결선으로 사용되는 알루미늄 증착공정이 더 어려워져 스텝 커버리지가 더 취약해지게 된다.
이와 같은 문제점을 해소하기 위해 제안되어진 방식이 첨부한 도 2에 도시되어 있는 바와 같은 CVD(Chemical Vapor Deposition; 이하 CVD라 칭함) 스퍼터링(sputtering) 방법을 적용하는 것으로, TiN가 쓰이나 기존 PVD방식이 스텝 커버리지가 악화됨으로 인하여 수년전부터 TDMAT 소스와 플라스마 방식을 이용한 CVD TiN 베리어(barrier)가 폭 넓게 사용되고 있다.
그러나 CVD TiN(첨부한 도 2의 참조번호 12) 공정을 사용하는 경우 우수한 스텝 커버리지의 특성을 가지고 있음에도 불구하고 다음과 같은 문제점이 발생되었다.
첫 번째 문제점은 CVD TiN 막(12) 자체에 카본(Carbon)을 많이 함유하고 있어 열 공정을 하는 경우 실리콘 기판(10) 측으로 카본이 확산(diffusion)되어 콘택홀 저항(Cont Rc)을 상승시키는 역할을 한다는 것이다.
또한 두 번째 문제점은 플라스마 처리(plama treatment)를 통해 카본 불순물(Carbon impurity)을 제거하긴 하나 콘택 홀의 하부 사이드 부근은 플라스마의 이온들의 운동 방향과 나란히 있어 플라스마 처리가 잘 되지 않게 된다. 따라서 옆으로 자라는 CVD TiN 막(12)은 두께가 더 크고 카본도 다량 함유하고 있어서 이후 실질적인 메탈 와이어(W)를 형성하는 CVD 공정에 영향을 주어 스텝 커버리지를 악화시킴으로 첨부한 도 2에 도시되어 있는 바와 같이 콘택 홀을 제대로 채우지 못하게 하며 이는 결국 콘택 저항과 신뢰성의 문제로 대두되는 것이다.
상술한 문제점을 해소하기 위한 본 발명의 목적은 다층 복합 반도체의 신호선 연결을 위한 반도체 소자의 금속배선 형성방법에 관한 것으로 특히, 비 결정 구조의 CVD(Chemical Vapor Deposition) TiN의 두께를 최소화하여 증착한 후 PVD(Physical Vapor Deposition) TiN을 증착함으로써 베리어(barrier) 특성의 악화를 방지하는 동시에 콘택 홀 혹은 비아(Via) 홀에 금속배선을 가득 채우는 공정의 효율을 증대시키기 위한 반도체 소자의 금속배선 형성방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법의 특징은, 도전층 패턴이 구비된 반도체 기판 상에 층간 절연막을 형성하는 제 1단계와; 층간 절연막을 식각하여 도전층 패턴의 일부를 노출시키는 콘택홀을 형성하는 제 2단계와; CVD(Chemical Vapor Deposition) 방식을 통한 질소 분위기에서 Ti을 증착하여 CVD TiN 막을 형성하는 제 3단계와; IMP(Ionized Metal Plasma) 방식을 이용하여 PVD(Physical Vapor Deposition) TiN 막을 제 3단계에서 형성되어진 TiN 막 상부에 증착하는 제 4단계; 및 제 4단계에서 증착되어진 TiN 막 상부에 주 금속배선을 증착하는 단계를 포함하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법의 부가적인 특징은, 제 3단계에서 형성되는 CVD TiN 막은 40~50Å정도 증착되는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법의 부가적인 다른 특징은, 제 4단계에서 형성되는 IMP방식에 의한 PVD TiN의 경우 0.18L 테크놀로지(Technology)기준 CD 0.22um, height 7500Å으로 300Å이하가 되는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법의 부가적인 또 다른 특징으로, 제 5단계에서 증착되는 주 금속배선은 텅스텐인 것에 있다.
본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해, 첨부된 도면을 참조하여 후술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
첨부한 도 3은 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 예시도로서, 본 발명에 적용되는 기술적 사상은 기존의 CVD TiN와 PVD TiN의 단점을 회복하기 위하여 CVD TiN와 PVD TiN를 이중으로 증착하는 방법을 모색하는데서 착안한 것으로 즉, 비결정 구조의 CVD TiN의 두께를 최소화하여 증착한 후 PVD TiN을 증착한다는 것이다.
본 발명에 따른 공정을 살펴보면, 실리콘 기판(100)상에 형성되어 있는 절연막(110)을 식각하여 콘택 홀 혹은 비아 홀(참조번호 미부여)을 형성한다.
이후 형성된 콘택 홀에 의해 소정부위가 노출되어 있는 접합부(도시하지 않았음)에 금속배선을 형성하기 위하여 마스크 패턴에 따라 실리콘 기판(100) 전면에 CVD TiN(120)을 약 40~50Å정도 증착한다.
이때 콘택 홀 혹은 비아 홀 내부 안쪽에는 80~150Å정도가 증착될 수가 있다.
이후, IMP(Ionized Metal Plasma) 방식을 이용하여 참조번호 130으로 지칭되는 PVD TiN을 증착한다.
상술한 IMP 방식으로 증착 되는 PVD TiN의 경우 비아 홀(via hole) 내부의 측벽(side wall)에 증착 되는 양이 콘택 홀 혹은 비아 홀의 다른 지역에 증착되는 것에 비하여 100Å을 기준으로 약 10~20Å에 불과하다.
따라서 주 금속배선인 텅스텐(W)를 콘택 홀 혹은 비아 홀에 충진시키는 과정을 악화시키는 과도한 홀(hole) 내부 벽의 TiN의 두께를 최소화 할 수 있으며, 이에 대하여 얇게 PVD TiN으로 패시베이션(passivation)함으로써, 실질적인 주 금속배선인 텅스텐(W)를 형성하는 CVD 공정에 영향을 주어 스텝 커버리지를 강화할 수 있다.
또한 CVD TiN의 두께를 최소화함으로써 카본의 확산(Carbon diffusion)에 대한 부담을 줄일 수 있게 된다.
이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 금속배선 형성방법을 제공하면, 금속 배선을 위한 방식으로 각각 사용되던 기존의 CVD TiN와 PVD TiN의 단점을 CVD TiN와 PVD TiN를 이중으로 증착하는 것에 의해 즉, 비 결정 구조의 CVD TiN의 두께를 최소화하여 증착한 후 PVD TiN을 증착함으로써 베리어(barrier) 특성의 악화를 방지하는 동시에 콘택 홀 혹은 비아(Via) 홀에 금속배선을 가득 채우는 공정의 효율을 증대할 수 있다.

Claims (4)

  1. 도전층 패턴이 구비된 반도체 기판 상에 층간 절연막을 형성하는 제 1단계와;
    상기 층간 절연막을 식각하여 도전층 패턴의 일부를 노출시키는 콘택홀을 형성하는 제 2단계와;
    CVD(Chemical Vapor Deposition) 방식을 통한 질소 분위기에서 Ti을 증착하여 CVD TiN 막을 형성하는 제 3단계와;
    IMP(Ionized Metal Plasma) 방식을 이용하여 PVD(Physical Vapor Deposition) TiN 막을 상기 제 3단계에서 형성되어진 TiN 막 상부에 증착하는 제 4단계; 및
    상기 제 4단계에서 증착되어진 TiN 막 상부에 주 금속배선을 증착하는 제 5단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1항에서,
    상기 제 3단계에서 형성되는 CVD TiN 막은 40~50Å정도 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1항에서,
    상기 제 4단계에서 형성되는 IMP방식에 의한 PVD TiN의 경우 0.18L 테크놀로 지(Technology)기준 CD 0.22um, height 7500Å으로 300Å이하가 되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 1항에서,
    상기 제 5단계에서 증착되는 주 금속배선은 텅스텐인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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