KR20060074804A - 내부 게터링된 이종에피택시얼 반도체 웨이퍼 및 그 제조방법 - Google Patents
내부 게터링된 이종에피택시얼 반도체 웨이퍼 및 그 제조방법 Download PDFInfo
- Publication number
- KR20060074804A KR20060074804A KR1020050037880A KR20050037880A KR20060074804A KR 20060074804 A KR20060074804 A KR 20060074804A KR 1020050037880 A KR1020050037880 A KR 1020050037880A KR 20050037880 A KR20050037880 A KR 20050037880A KR 20060074804 A KR20060074804 A KR 20060074804A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- wafer
- heteroepitaxial
- wafers
- primary material
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 235000012431 wafers Nutrition 0.000 title claims description 110
- 238000000034 method Methods 0.000 title claims description 29
- 238000004519 manufacturing process Methods 0.000 title abstract description 6
- 239000010410 layer Substances 0.000 claims abstract description 95
- 239000000463 material Substances 0.000 claims abstract description 43
- 239000002344 surface layer Substances 0.000 claims abstract description 29
- 230000007547 defect Effects 0.000 claims abstract description 13
- 239000013078 crystal Substances 0.000 claims abstract description 10
- 239000002244 precipitate Substances 0.000 claims description 43
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 30
- 229910052760 oxygen Inorganic materials 0.000 claims description 30
- 239000001301 oxygen Substances 0.000 claims description 30
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims 1
- 238000005247 gettering Methods 0.000 abstract description 7
- 238000000407 epitaxy Methods 0.000 abstract 1
- 238000000137 annealing Methods 0.000 description 11
- 238000012545 processing Methods 0.000 description 6
- 230000006911 nucleation Effects 0.000 description 4
- 238000010899 nucleation Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000031700 light absorption Effects 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 229910001339 C alloy Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 235000015241 bacon Nutrition 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000003776 cleavage reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical class [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 150000002926 oxygen Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- -1 phosphorus compound Chemical class 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 230000007017 scission Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Recrystallisation Techniques (AREA)
Abstract
이종에피택시얼 반도체 웨이퍼는 웨이퍼의 전면을 형성하는 이종에피택시얼 층을 포함하는데, 상기 층은 웨이퍼 1차 물질과는 상이한 결정 구조를 갖는 2차 물질을 포함한다. 이종에피택시얼 층은 실질적으로 무결함이다. 표면층은 1차 물질을 포함하지만, 2차 물질은 없다. 표면층은 상기 이종에피택시얼 층과 경계를 이룬다. 벌크층은 1차 물질을 포함하며 2차 물질은 없다. 벌크층은 표면층과 경계를 이루며 중심면을 통해 연장된다. SOI 웨이퍼 및 웨이퍼 제조 방법이 개시된다.
반도체 웨이퍼, 에피택시, 게터링, 전면, 배면, 중심면, 원주 에지, 표면, 벌크
Description
도 1은 본 발명의 일 실시예인 웨이퍼에서 그 중심을 통해 본 수직 단면도.
도 2는 반도체 웨이퍼를 처리하기 위한 본 발명의 일 예시 방법의 순서도.
도 3은 반도체 웨이퍼를 처리하기 위한 본 발명의 다른 일 예시 방법의 순서도.
도 4는 반도체 웨이퍼를 처리하기 위한 본 발명의 추가 예시 방법의 순서도.
도 5는 본 발명의 다른 일 실시예에서 그 중심을 통해 본 수직 단면도.
도 6은 SOI 웨이퍼를 처리하기 위한 본 발명의 예시 방법의 순서도.
11: 이종에피택시얼 층 15: 표면층
19: 벌크층 23: 제2 표면층
F: 전면 P: 중심면
E: 원주 에지 B: 배면
[특허문헌1] 미국특허 제 5,994,761호
[특허문헌2] 미국특허 제 6,191,010호
[특허문헌3] 미국특허 제 6,204,152호
[특허문헌4] 미국특허 출원 제 10/127,509호
[특허문헌5] 미국특허 제 3,985,590호
[특허문헌6] 미국특허 제 4,786,616호
[특허문헌7] 미국특허 제 6,180,220호
본 발명은 일반적으로 반도체 웨이퍼에 관한 것이며, 좀 더 구체적으로는 내부적으로 게터링된 이종에피택시얼 반도체 웨이퍼(internally gettered heteroepitaxial semiconductor wafers) 및 그와 같은 웨이퍼를 제조하는 방법에 관한 것이다.
산소 석출물에 의한 금속 불순물의 내부 게터링은 반도체 웨이퍼 제조에서 통상적으로 사용된다. 그러한 게터링은 전형적으로 디누드 존(denuded zone) 형성과 산소 석출물 핵형성 및 성장의 단계를 필요로 한다. 다른 단계들 중에서 석출물 성장 단계는 소자 제작을 하는 동안 일어나는데, 왜냐하면, 소자 제작 및 석출물 성장 둘 다 오랜 시간동안 웨이퍼를 고온에서 처리하는 것을 요하기 때문이다.
향상된 소자 애플리케이션은 이종에피택시얼 층들을 포함하는 웨이퍼에 대해 상당한 관심을 불러 일으켰다. 전형적인 실리콘 웨이퍼에서, 이종에피택시얼 층은 전면(front surface)에 도포되며(applied), 상기 층은 실리콘이 아닌 어떤 물질을 포함한다. 상기 층은, 향상된 캐리어 이동도(carrier mobility), 캐리어 농도, 광 흡수 및 방출을 포함하여 요구되는 다양한 효과를 얻기 위해서 결정 구조를 변경하도록(예컨대, 변형 상태) 설계될 수 있다. 유감스럽게도, 석출 성장을 위해 요구되는 온도와 같은 고온에 노출되면 이종에피택시얼 층은 손상되거나 품질이 떨어진다. 따라서 종래 웨이퍼들은 내부 게터링과 이종에피택시얼 층 둘 다를 포함하지는 않았었다.
본 발명에서는 이에 따라 내부 게터링과 이종에피택시얼 층 둘 다를 포함하여 두 가지 장점을 모두 갖는 웨이퍼를 개시하고자 한다.
본 발명의 일 태양에서, 이종에피택시얼 반도체 웨이퍼는 전면, 배면(back surface), 상기 전면과 배면 사이의 중간인 중심면(central plane) 및 상기 전면과 배면을 연결하는 원주 에지(circumferential edge)를 갖는다. 웨이퍼는 1차 물질(primary material)을 포함한다. 웨이퍼는, 웨이퍼의 전면을 형성하는 이종에피택시얼 층을 포함하고, 상기 1차 물질의 결정 구조와는 상이한 결정 구조를 갖는 2차 물질을 포함한다. 상기 이종에피택시얼 층은 실질적으로 무결함이며, 약 5 나노미터 이상의 두께를 갖는다. 표면층은, 1차 물질은 포함하지만, 2차 물질은 없다. 상기 표면층은, 상기 이종에피택시얼 층과 경계를 이루며, 원주 에지의 최소 5mm 이내까지 방사상으로 연장되어 있다. 상기 표면층은 5 마이크론 이상의 깊이까지 실질적으로 무결함이다. 벌크층(bulk layer)은 1차 물질을 포함하며, 2차 물질은 없다. 상기 벌크층은 상기 표면층과 경계를 이루며, 상기 중심면을 통과해 연장되어 있다. 상기 벌크층은 약 1×107 석출물/cm3 이상의 밀도를 갖는 산소 석출물을 포함한다.
다른 태양에서, 전면, 배면, 상기 전면과 배면 사이의 중간인 중심면 및 상기 전면, 배면을 연결하는 원주 에지를 갖는 이종에피택시얼 실리콘-온-절연체(silicon-on-insulator, SOI) 웨이퍼가 개시되며, 상기 웨이퍼는 1차 물질을 포함한다. 웨이퍼는, 웨이퍼의 전면을 형성하는 이종에피택시얼 층을 포함하고, 상기 1차 물질의 결정 구조와는 상이한 결정 구조를 갖는 2차 물질을 포함한다. 상기 이종에피택시얼 층은 실질적으로 무결함이며, 약 5나노미터 이상의 두께를 갖는다. 웨이퍼는 또한 절연층, 및 중심면을 통과해 연장하면서 표면층 아래에 있는 웨이퍼의 제2 영역을 포함하는 벌크층을 갖는다. 벌크층은 약 1×107 석출물/cm3 이상의 밀도를 갖는 산소 석출물을 포함한다.
일 실시예에서, SOI 웨이퍼는 또한, 1차 물질을 포함하는 표면층을 포함하며, 2차 물질이 없다. 상기 표면층은 상기 절연층과 벌크층 사이에 존재하며, 상기 원주 에지의 최소 약 5mm 이내까지 방사상으로 확장된다. 상기 표면층은 인접한 상기 절연층으로부터 측정하여 5 마이크론 이상의 깊이까지 실질적으로 무결함이다.
또 다른 태양에서, 반도체 웨이퍼를 제조하는 공정은, 잉곳(ingot)으로부터 웨이퍼를 슬라이싱하는 단계, 전면 및 배면을 평탄(smoothing)하게 하는 단계, 및 상기 웨이퍼를 급속 열 처리하여 웨이퍼 내에 베이컨시 템플릿(vacancy template)을 형성하는 단계를 포함한다. 상기 방법은, 상기 웨이퍼를 최소한 약 30분 동안 약 700℃와 약 900℃ 사이의 온도 범위로 유지시킴으로써 상기 베이컨시 템플릿을 안정화시키는 단계 및 상기 웨이퍼를 약 1 내지 2시간 사이 동안 약 900℃와 1000℃ 사이의 온도 범위로 유지시킴으로써 산소 석출물을 성장시키는 단계를 더 포함한다. 또한, 상기 방법은 상기 전면에 이종에피택시얼 층을 형성하는 단계를 포함한다. 상기 이종에피택시얼 층은 상기 1차 물질의 결정 구조와는 상이한 결정 구조를 갖는 2차 물질을 포함하고, 상기 이종에피택시얼 층은 실질적으로 무결함이며, 약 5 나노미터 이상의 깊이를 갖는다. 일 실시예에서, 상기 형성 단계는, 100 나노미터의 이종에피택시얼 층을 형성한다. 또 다른 실시예는, 상기 웨이퍼를 약 0.25 내지 약 1.5시간 동안 약 700℃와 약 900℃ 사이의 온도 범위로 유지시킴으로써 상기 웨이퍼 내의 베이컨시를 안정화시키는 단계를 더 포함한다. 또 다른 실시예는, 상기 웨이퍼를 약 0.5시간 내지 2시간 사이 동안 약 900℃와 약 1000℃ 사이의 온도 범위로 유지시킴으로써 핵형성된 산소 석출물(nucleated oxygen precipitates)을 성장시키는 단계를 더 포함한다.
본 발명의 또 다른 태양은, 전면과 배면, 약 1×107 석출물/cm3 이상의 밀도를 갖는 산소 석출물을 포함하는 상기 전면과 배면 사이의 벌크층, 및 상기 전면과 배면을 연결하는 원주 에지를 갖는 반도체 웨이퍼를 제조하는 공정에 관한 것이다. 상기 웨이퍼는 1차 물질을 포함한다. 본 공정은, 잉곳으로부터 웨이퍼를 슬라이싱하는 단계, 전면 및 배면을 평탄하게 하는 단계 및 상기 전면에 무석출물 층(precipitate free layer)을 형성하기 위해서 상기 웨이퍼로부터 산소를 외부확산(outdiffusing)시키는 단계를 포함한다. 상기 무석출물 층은, 원주 에지로부터 최소한 약 5mm의 이내까지 방사상으로 연장되어 있으며, 전면으로부터 측정하여 최소한 5 마이크론의 깊이까지 실질적으로 무결함이다. 상기 전면 상에 이종에피택시얼 층이 형성되며, 상기 이종에피택시얼 층은 상기 1차 물질의 결정 구조와는 상이한 결정 구조를 갖는 2차 물질을 포함한다. 상기 이종에피택시얼 층은, 실질적으로 무결함이며, 약 5 나노미터 이상의 두께를 갖도록 형성된다. 이 태양의 일 실시예에서, 형성 단계는 100 나노미터 이상의 이종에피택시얼 층을 형성할 수 있다. 또 다른 실시예에서, 외부확산 단계는 상기 웨이퍼를 최소 3시간 동안 약 1000℃ 내지 약 1200℃ 사이의 온도 범위로 유지함으로써 수행될 수 있다. 또한, 본 공정은 상기 웨이퍼를 약 4내지 8시간 동안 약 550℃와 약 700℃ 사이의 온도 범위로 유지함으로써 산소 석출물을 핵형성시키는 단계를 포함할 수 있다. 본 공정은 산소 석출물을 성장시키는 단계를 더 포함할 수 있다. 본 공정은, 상기 웨이퍼를 약 1내지 약 2시간 사이 동안 약 900℃와 약 1000℃ 사이의 온도 범위에서 유지시킴으로써 상기 핵형성된 산소 석출물을 성장시키는 단계를 더 포함할 수 있다.
이하에서는 도면과 관련하여, 특히 도 1에 있어서 본 발명의 일 실시예인 게터링된 이종에피택시얼 웨이퍼가 도면 부호 11로 표시되어 있다.
이 웨이퍼는 전면(F)과 배면(B), 상기 전면과 배면 중간의 중심면(P), 및 상 기 전면과 배면을 연결하는 원주 에지를 포함한다. 이 웨이퍼는 이종에피택시얼 층(11)을 포함하며, 상기 이종 에피택시얼 층의 상부 표면이 상기 전면(F)을 정의한다. 이 이종에피택시얼 층은 약 5 나노미터 이상, 약 20 나노미터 이상, 약 100 나노미터 이상, 또는 심지어 약 3 마이크론 이상의 두께를 가지며, 약 5 마이크론 미만의 두께를 가진다. 상기 이종에피택시얼 층은 후술될 바와 같이, 산소 석출물이 실질적으로 없도록, 말하자면 임의의 산소 석출물이 약 1×106 석출물/cm3 미만의 밀도를 갖도록 형성된다. 다른 실시예에서, 임의의 산소 석출물은 약 1×105 석출물/cm3 미만의 밀도를 가지며, 상기 이종에피택시얼 층 내의 다른 결함들은 약 1×105 결함/cm2, 또는 약 1×104 석출물/cm2 로 제한되어 있다.
제1 표면층(15)은 상기 이종에피택시얼 층 밑에 존재한다. 상기 제1 표면층은, 실질적으로 상기 원주 에지까지 즉, 상기 원주 에지로부터 최소한 약 5mm 이내까지 방사상으로 연장되는데, 그러나 상기 에지의 약 2mm 이내까지 또는 상기 에지까지 연장될 수 있다. 상기 표면층은 상기 중심면 방향으로 측정된, 최소한 약 5 마이크론의 깊이 즉, 최소한 약 40 마이크론의 깊이를 갖는다. 이 실시예에서 표면층은, 상기 층이 5 마이크론 이상, 약 10 마이크론 이상, 또는 심지어 약 40 마이크론 이상의 최소 깊이까지 산소 석출물이 실질적으로 없도록 이하에서 상세히 후술될 디누드 존(DZ) 또는 무석출물 존(precipitate free zone, PFZ)을 포함한다.
상기 웨이퍼는 상기 표면층 아래에 벌크층(19)을 포함하며, 중심면을 통과해 연장된다. 상기 벌크층은, 핵형성된 산소 석출물을 포함하며 금속 불순물을 게터링하기 위해 충분한 크기까지 성장된다. 상기 석출물은 1×107 석출물/cm3 이상 또는 1×108 석출물/cm3 이상의 밀도를 갖는다. 전형적으로 상기 석출물은 약 1 내지 약 50 nm, 일부 경우에 있어서는 약 5 내지 약 15 nm 또는 약 8 내지 약 10nm의 등가 구형 반경(equivalent spherical radius)을 갖는다.
벌크층 아래의 제2 표면층(23)은 웨이퍼의 배면을 정의하는 하부 표면을 포함한다. 제2 표면층은 반드시 디누드 존 또는 무석출물 존을 포함할 필요는 없다.
상기 벌크층 및 표면층은 1차 물질(예컨대, 실리콘)을 포함하며, 임의의 다른 물질의 포함량은 무시할 수 있는 수준이다. 반면, 이종에피택시얼 층은 1차 물질 뿐만 아니라, 1차 물질의 결정 구조와는 상이한 결정 구조를 갖는 2차 물질을 포함한다. 이 예시에서, 1차 물질은 실리콘이며, 2차 물질은 게르마늄, 탄소, 또는 GaAs 또는 InP와 같은 III-V족 비소 또는 인 화합물을 포함하는 그룹으로부터 선택된 하나 이상의 물질이다. 이종에피택시얼 층은 적절히 두 개의 하위층(sub-layer)을 포함하는데, Si:Ge, Si:C 또는 Si:Ge:C 합금이나 III-V 비소 또는 인 화합물과 같은 합금을 포함하는 완화 하위층(relaxed sub-layer), 및 변형 Si, 변형 Si:Ge, 변형 Si:C 및 변형 Si:Ge:C와 같은 변형 에피택시얼 하위층(strained epitaxial sub-layer)이 그것이다. 다른 물질들도 본 발명에 포함되는 것으로 생각된다.
도 2와 관련하여, 실리콘 잉곳으로부터 웨이퍼를 슬라이싱한 뒤에, 그 표면 들을 평평하게 하고 슬라이싱에 의해 야기되는 손상을 제거하기 위해 래핑(lapping) 또는 그라인딩(grinding)함으로써 웨이퍼가 적절히 제조된다. 상기 웨이퍼는 손상을 더 제거하고 웨이퍼 표면을 평탄하게 하기 위하여, 웨이퍼는 에칭된다. 래핑, 그라인딩 및 에칭 단계는 임의의 순서로 수행될 수 있으며, 종래의 방식에 따라 수행될 수 있다.
이 실시예에서, 베이컨시 템플릿은 웨이퍼의 급속 열처리(RTP)에 의해 형성된다. 상기 템플릿은 이어지는 산소 클러스터 핵형성에 촉매 역할을 할 것이다. 적절한 RTP 방법은 본 명세서에 참조로 통합된 동 출원인의 미국특허 제 5,994,761호, 제 6,191,010호 및 제 6,204,152호에 설명되어 있다.
다음으로, 산소 석출물 또는 산소 석출물 핵이 적절한 어닐링(annealing) 공정을 사용하여 베이컨시 템플릿에 따라 형성된다. 이 실시예에서, 웨이퍼는 두 단계의 로(furnace) 어닐링 단계를 거친다. 먼저, RTP 동안 형성된 베이컨시 템플릿이 안정화되어 산소 클러스터가 베이컨시 내에서 급속히 형성되는 것을 가능하게 한다. 안정화는, 웨이퍼에 열을 가한 다음, 웨이퍼를 약 0.25 내지 1.5 시간동안 약 700℃와 약 900℃ 사이의 온도 범위에서 유지시킴으로써 수행되는데, 일 예로서 웨이퍼에 열을 가한 후 약 0.5 내지 약 1.0시간 동안 약 800℃로 유지시키는 것을 들 수 있다. 예시적인 어닐링 방법은 본 명세서에 참조로 통합되어 있는 동 출원인이 2002. 4. 22에 출원한 미국특허 출원 제 10/127,509호, 공개 제 2002/0179006호에 설명되어 있다.
로 어닐링의 제2 단계에서, 산소 석출물을 성장시키기 위해 웨이퍼가 어닐링 된다. 전형적으로, 웨이퍼는 열이 가해지고, 약 0.5 내지 2 시간 동안 약 900℃와 약 1000℃ 사이에서 유지된다. 예시적인 실시예에서, 성장은 웨이퍼에 열을 가하고, 약 2 시간동안 약 950℃로, 또는 약 1 시간 동안 약 1000℃로 유지시킴으로써 이루어진다. RTP 및 로 어닐링 단계는, 표면층 내에 상술된 깊이까지 실질적으로 무결함인 디누드 존을 형성한다.
다음으로, 웨이퍼는 종래의 연마 방법을 적절히 사용하여 (단면 또는 양면)연마된다. 이 단계는 디누드 존의 형성 또는 로 어닐링 단계 이전에 수행될 수 있다.
다음으로, 이종에피택시얼 층이 전면을 형성하도록, 이종에피택시얼 층이 웨이퍼의 표면층에 도포된다. 상기 도포는, 상술된 깊이까지 층을 형성하며, 종래의 증착 공정에 따라 수행될 수 있다.
이종에피택시얼 층은 1차 물질과는 상이한 격자 상수 또는 상이한 공유 반경(covalent radius)(일반적으로, 결정 구조)을 갖는 2차 물질을 포함한다. 일 실시예에서, 완화 이종에피택시얼 하위층(예컨대, Si0.8Ge0.2 층)이 표면층에 먼저 증착되고, 다음 변형 실리콘 에피택시얼 하위층이 상기 완화 층 위에 도포된다. 다른 많은 조합이 가능하다. 본 발명은 층이 사실상 임의의 특성 또는 요구되는 효과를 갖도록 설계하는 것으로 의도한다. 통상 이런 층들은, 합금 성분의 확산, 어긋난 전위(misfit dislocation) 생성에 의한 변형 경감, 층의 융해(melting) 또는 분해(decomposition) 등을 위해 결정 구조 및 변형 상태와 같은 특성을 변경한다. 앞 서 언급한 바와 같이, 이종에피택시얼 층은 향상된 캐리어 이동도, 캐리어 농도, 광 흡수 및 방출과 같은 요구되는 효과를 일으킬 수 있다.
이종에피택시얼 층이 고온 하에 있으면, 그 바람직한 특성들은 보통 손상되거나 악화된다. 따라서, 본 발명에서는 층이 도포되기 전에 고온 처리가 행해진다. 또한, 소자를 제작하는 동안, 웨이퍼는 고온 처리되지 않는다. 다시 말해서, 층이 도포된 이후, 웨이퍼는 약 60 내지 120분을 초과하는 시간 동안 약 900 내지 950℃ 이상의 온도로 또는, 약 1 내지 2분을 초과하는 시간 동안 1050℃ 이상의 온도로 처리되지 않는다.
이종에피택시얼 층은, 네덜란드 빌토벤(Bilthoven)의 ASM International 제품인 EPSILON® 시리즈 반응기, 또는 캘리포니아주 산타 클라라의 Applied Materials 제품인 CENTURA® 시리즈 반응기와 같은 단일 웨이퍼 반응기 내에서 종래의 화학 기상 증착(chmical vapor deposition, CVD) 공정으로 적절히 성장된다. 상기 층은 웨이퍼가 약 900℃의 온도 이하에서 유지될 수 있도록 적절히 성장된다. 상술된 것과 똑같은 변형 실리콘 층이 있는 경우, 온도는 약 700℃ 이하로 유지된다. 또 다른 예시로서, 이종에피택시얼 층은 본 명세서에 참조로 통합되어 있는 미국특허 제 3,985,590호 및 제 4,786,616호에서 설명되는 방법에 따라 성장될 수 있다.
도 3과 관련하여, 본 발명의 방법에 대한 또 다른 실시예에서, 베이컨시 템플릿/RTP 단계가 생략되고, 대신 특허 전체가 본 명세서에 참조로서 통합되어 있는 미국특허 제 6,180,220호의 배경 기술(background) 섹션에 설명되어 있는 것과 같 은 종래의 3-단계 로 어닐링 공정들 중 임의의 것으로 웨이퍼가 처리될 수 있다. 간략히 말해, 웨이퍼로부터 산소가 외부확산된다. 이 실시예에서, 공정은 웨이퍼에 열을 가하고, 최소 3시간 동안 약 1000℃ 내지 약 1200℃ 사이, 예컨대, 약 4 시간 동안 약 1100℃에서 웨이퍼를 유지시킴으로써 산소를 외부확산시키는 단계를 포함한다. 둘째, 웨이퍼에 열을 가함으로써 산소 석출물이 핵형성된다. 이 실시예에서, 핵형성은 웨이퍼에 열을 가하고, 약 4 내지 8시간 동안 약 550℃ 내지 약 700℃ 사이에서 웨이퍼를 유지시킴으로써 수행된다. 셋째, 핵형성된 산소 석출물이 성장된다. 이 실시예에서, 약 1내지 약 2시간 사이 동안 약 900℃와 약 1000℃ 사이, 예컨대, 약 2시간 동안 약 950℃, 또는 약 1시간 동안 약 1000℃로 웨이퍼에 열을 가하고 유지시킴으로써 산소 석출물은 성장된다.
이 실시예에 있어서는, 연마 단계가 로 어닐링 단계 이전에 수행되는데, 그러나 연마 중 제거 허용 오차(tolerance)와 디누드 존의 깊이에 따라 이전 또는 이후에 수행될 수 있다. 이종에피택시얼 성장은 로 어닐링 단계 이후에 수행된다.
도 4와 관련하여, 또 다른 실시예에서는 게터링을 위해 내부에 포함된 질소 또는 탄소를 갖는 잉곳으로부터 웨이퍼가 슬라이스된다. 그러한 잉곳으로부터 웨이퍼를 슬라이싱하는 단계는 석출물 핵형성/성장 단계를 필요로 하지 않는다. 따라서, 로 어닐링 공정은 간단한 1-단계 공정이며, 이 단계에서 산소가 외부확산된다. 이 실시예에서, 최소 3시간 동안 약 1000℃ 내지 약 1200℃ 사이에서, 예컨대, 약 4시간 동안 약 1100℃로 웨이퍼를 가열하고 유지시킴으로써 산소가 외부확산된다.
도 5 내지 6과 관련하여, 또 다른 실시예에서, 실리콘-온-절연체(SOI) 웨이퍼는 상술된 웨이퍼와 실질적으로 유사하며, 단지 절연층(31)이 이종에피택시얼 층(11)과 표면층(15) 사이에 개재한다는 점에서만 구별된다. 이 실시예에서, 절연층은 매립 산화물 층(buried oxide layer)(통상 "box"로 칭함)이다.
이 SOI 웨이퍼는, 도 6에 도시된 방법에 따라 제조된다. 간략히 말해서, 핸들 웨이퍼(handle wafer)는 도 2와 관련하여 상술된 대로 제조되는데, 임의의 상술된 방식에 따라 이와 달리 제조될 수 있다. 도너 웨이퍼(donor wafer)는 게터링없이 이종에피택시얼 층을 가지고, 적절히 제조된다. 택일적으로, 도너 웨이퍼는 이종에피택시얼 층없이 생성될 수 있는데, 이 경우 본 방법의 마지막 단계로 이종에피택시얼 층이 부가된다. 또한, 이종에피택시얼 층의 하나의 하위층은 도너 웨이퍼 상에 생성될 수 있으며, 다음으로 제2의 하위층이 후속 단계 후에 추가된다.
핸들 웨이퍼와 도너 웨이퍼 중 하나는 그 표면 상에 산화 층을 형성하기 위해 산화 단계로 처리된다. 또한, 핸들 및 도너 웨이퍼 둘 다에 산화 층을 형성하는 것이 가능하다.
다음 도너 웨이퍼는, 내부에 벽개면(cleavage plane)을 형성하기 위해 종래의 수소 주입 단계로 처리된다. 도너 및 핸들 웨이퍼는 종래의 방식으로 결합되며, 도너 웨이퍼는 벽개 면에서 쪼개져서, 결과적으로 새로운 SOI 웨이퍼와 잔류 도너 웨이퍼가 된다. 상기 SOI 웨이퍼는 상기 결합을 굳히고, 산소 석출물을 좀 더 성장시키기 위해서 어닐링된다. 적절한 어닐링 단계는 최소 1시간 내지 수 시간 동안 약 1000 내지 약 1100℃에서 수행된다. 다음으로, 상기 웨이퍼는, 예컨대 화학적 및/또는 열적 평탄화, 또는 연마에 의해 평탄화 된다.
본 발명의 요소 또는 바람직한 요소를 소개하는데 있어서, 구문 "하나", "일", "상기", "그"는 그 요소들의 하나 이상을 의미하는 것으로 의도된다. 용어 "포함하는", "이루어지는", "갖는"은 열거된 요소들과는 다른 추가적인 요소들이 있을 수 있음을 의미하는 포괄적인 것으로 의도된다.
본 발명의 범위를 벗어나지 않고, 상기 구성에 다양한 변형이 이루어질 수 있기 때문에, 앞서 설명에 포함된 모든 내용 또는 첨부된 도면에 도시된 모든 내용은 예시적인 것으로 해석되어야 하며, 한정하는 의미로 해석되어서는 안 된다고 의도된다.
본 발명의 방법에 따라 제조된 웨이퍼는, 이종에피택시얼 웨이퍼의 모든 요구되는 특성을 가지며, 또한 게터링된 금속 불순물을 갖는다는 점에서 유용하다. 종래 기술의 웨이퍼는 게터링된 웨이퍼의 장점과 이종에피택시얼 웨이퍼의 장점을 결합하지 못했다. 이 새로운 웨이퍼는 저열 "예산"(low thermal budgets)으로 반도체 장치를 생산하는데 있어서 이상적이다.
상기 관점에서, 본 발명의 다수의 목표가 이루어지며, 다른 유익한 결과들이 얻어지는 것이 확인될 것이다.
Claims (6)
- 전면(front surface), 배면(back surface), 상기 전면과 배면 중간의 중심면(central plane), 및 상기 전면과 배면을 연결하는 원주 에지(circumferential edge)를 갖는 이종에피택시얼 반도체 웨이퍼(heteroepitaxial semiconductor wafer)로서, 상기 웨이퍼는 1차 물질(primary material)을 포함하며, 상기 웨이퍼는,상기 1차 물질의 결정 구조와는 상이한 결정 구조를 갖는 2차 물질을 포함하며, 상기 웨이퍼의 전면을 형성하는 이종에피택시얼 층(heteroepitaxial layer)- 상기 이종에피택시얼 층은 실질적으로 무결함이며, 최소 5 nm의 두께를 가짐 -;상기 1차 물질을 포함하면서 상기 2차 물질은 없는 표면층(surface layer)- 상기 표면층은 상기 이종에피택시얼 층과 경계를 이루며, 상기 원주 에지의 최소 5mm 이내까지 방사상으로 연장되고, 최소 5 마이크론의 깊이까지 실질적으로 무결함임 -; 및상기 1차 물질을 포함하면서 상기 2차 물질은 없는 벌크층(bulk layer)- 상기 벌크층은 상기 표면층과 경계를 이루며, 상기 중심면을 통해 연장되고, 약 1×107 석출물/cm3 이상의 밀도의 산소 석출물을 포함함 -을 포함하는 이종에피택시얼 반도체 웨이퍼.
- 제 1항에 있어서, 상기 1차 물질은 실리콘이고, 상기 이종에피택시얼 층의 상기 2차 물질은 변형 실리콘 층(strained silicon layer) 및 완화 실리콘-게르마늄 층(relaxed silicon-germanium layer)을 포함하는 이종에피택시얼 반도체 웨이퍼.
- 제 1항에 있어서, 상기 이종에피택시얼 층은 20 nm 이상의 두께를 갖는 이종에피택시얼 반도체 웨이퍼.
- 제 1항에 있어서, 상기 이종에피택시얼 층은 100 nm 이상의 두께를 갖는 이종에피택시얼 반도체 웨이퍼.
- 제 1항에 있어서, 상기 표면층은 10 마이크론 이상의 깊이까지 실질적으로 무결함인 이종에피택시얼 반도체 웨이퍼.
- 제 1항에 있어서, 상기 벌크층은 약 1×108 석출물/cm3 이상의 밀도를 갖는 산소 석출물을 포함하는 이종에피택시얼 반도체 웨이퍼.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US63936304P | 2004-12-27 | 2004-12-27 | |
| US60/639,363 | 2004-12-27 | ||
| US11/104,544 US20060138601A1 (en) | 2004-12-27 | 2005-04-13 | Internally gettered heteroepitaxial semiconductor wafers and methods of manufacturing such wafers |
| US11/104,544 | 2005-04-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060074804A true KR20060074804A (ko) | 2006-07-03 |
Family
ID=36046809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050037880A KR20060074804A (ko) | 2004-12-27 | 2005-05-06 | 내부 게터링된 이종에피택시얼 반도체 웨이퍼 및 그 제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20060138601A1 (ko) |
| EP (1) | EP1675166A3 (ko) |
| JP (1) | JP2006186312A (ko) |
| KR (1) | KR20060074804A (ko) |
| TW (1) | TW200623207A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210038825A (ko) * | 2019-09-30 | 2021-04-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체-온-절연체(soi) 기판을 형성하는 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7485928B2 (en) * | 2005-11-09 | 2009-02-03 | Memc Electronic Materials, Inc. | Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering |
| US8501600B2 (en) * | 2010-09-27 | 2013-08-06 | Applied Materials, Inc. | Methods for depositing germanium-containing layers |
| DE102020107236B4 (de) | 2019-09-30 | 2023-05-04 | Taiwan Semiconductor Manufacturing Co. Ltd. | Verfahren zum herstellen eines halbleiter-auf-isolator(soi)-substrats |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3985590A (en) * | 1973-06-13 | 1976-10-12 | Harris Corporation | Process for forming heteroepitaxial structure |
| JPS583375B2 (ja) * | 1979-01-19 | 1983-01-21 | 超エル・エス・アイ技術研究組合 | シリコン単結晶ウエハ−の製造方法 |
| AT380974B (de) * | 1982-04-06 | 1986-08-11 | Shell Austria | Verfahren zum gettern von halbleiterbauelementen |
| US4687682A (en) * | 1986-05-02 | 1987-08-18 | American Telephone And Telegraph Company, At&T Technologies, Inc. | Back sealing of silicon wafers |
| US4786616A (en) * | 1987-06-12 | 1988-11-22 | American Telephone And Telegraph Company | Method for heteroepitaxial growth using multiple MBE chambers |
| US5289031A (en) * | 1990-08-21 | 1994-02-22 | Kabushiki Kaisha Toshiba | Semiconductor device capable of blocking contaminants |
| US5131979A (en) * | 1991-05-21 | 1992-07-21 | Lawrence Technology | Semiconductor EPI on recycled silicon wafers |
| US5593498A (en) * | 1995-06-09 | 1997-01-14 | Memc Electronic Materials, Inc. | Apparatus for rotating a crucible of a crystal pulling machine |
| US5994761A (en) * | 1997-02-26 | 1999-11-30 | Memc Electronic Materials Spa | Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor |
| CN1280455C (zh) * | 1997-04-09 | 2006-10-18 | Memc电子材料有限公司 | 低缺陷浓度的硅 |
| EP0959154B1 (en) * | 1998-05-22 | 2010-04-21 | Shin-Etsu Handotai Co., Ltd | A method for producing an epitaxial silicon single crystal wafer and the epitaxial single crystal wafer |
| JP3711199B2 (ja) * | 1998-07-07 | 2005-10-26 | 信越半導体株式会社 | シリコン基板の熱処理方法 |
| WO2000013226A1 (en) * | 1998-09-02 | 2000-03-09 | Memc Electronic Materials, Inc. | Process for preparing an ideal oxygen precipitating silicon wafer |
| CN1250945A (zh) * | 1998-09-04 | 2000-04-19 | 佳能株式会社 | 半导体基片及其制造方法 |
| DE19960823B4 (de) * | 1999-12-16 | 2007-04-12 | Siltronic Ag | Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe und deren Verwendung |
| US6281102B1 (en) * | 2000-01-13 | 2001-08-28 | Integrated Device Technology, Inc. | Cobalt silicide structure for improving gate oxide integrity and method for fabricating same |
| US6447604B1 (en) * | 2000-03-13 | 2002-09-10 | Advanced Technology Materials, Inc. | Method for achieving improved epitaxy quality (surface texture and defect density) on free-standing (aluminum, indium, gallium) nitride ((al,in,ga)n) substrates for opto-electronic and electronic devices |
| JP4270713B2 (ja) * | 2000-05-09 | 2009-06-03 | 信越半導体株式会社 | シリコンエピタキシャルウェーハの製造方法 |
| JP2002246310A (ja) * | 2001-02-14 | 2002-08-30 | Sony Corp | 半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置 |
| TW541581B (en) * | 2001-04-20 | 2003-07-11 | Memc Electronic Materials | Method for the preparation of a semiconductor substrate with a non-uniform distribution of stabilized oxygen precipitates |
| JP4325139B2 (ja) * | 2001-11-07 | 2009-09-02 | 株式会社Ｓｕｍｃｏ | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
| US7060632B2 (en) * | 2002-03-14 | 2006-06-13 | Amberwave Systems Corporation | Methods for fabricating strained layers on semiconductor substrates |
| FR2838865B1 (fr) * | 2002-04-23 | 2005-10-14 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat avec couche utile sur support de resistivite elevee |
| US7193294B2 (en) * | 2004-12-03 | 2007-03-20 | Toshiba Ceramics Co., Ltd. | Semiconductor substrate comprising a support substrate which comprises a gettering site |
-
2005
- 2005-04-13 US US11/104,544 patent/US20060138601A1/en not_active Abandoned
- 2005-04-22 EP EP05252520A patent/EP1675166A3/en not_active Withdrawn
- 2005-04-29 TW TW094113979A patent/TW200623207A/zh unknown
- 2005-05-06 KR KR1020050037880A patent/KR20060074804A/ko not_active Application Discontinuation
- 2005-09-28 JP JP2005282144A patent/JP2006186312A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210038825A (ko) * | 2019-09-30 | 2021-04-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체-온-절연체(soi) 기판을 형성하는 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060138601A1 (en) | 2006-06-29 |
| TW200623207A (en) | 2006-07-01 |
| EP1675166A3 (en) | 2007-08-29 |
| JP2006186312A (ja) | 2006-07-13 |
| EP1675166A2 (en) | 2006-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8395164B2 (en) | Multilayered semiconductor wafer and process for manufacturing the same | |
| JP5607781B2 (ja) | 大面積で均一な低転位密度ＧａＮ基板およびその製造プロセス | |
| US20060214257A1 (en) | Production method of strained silicon-SOI substrate and strained silicon-SOI substrate produced by same | |
| JP5065676B2 (ja) | 基板上に歪層を製造する方法及び層構造 | |
| JP2005047792A (ja) | 微細構造、特にヘテロエピタキシャル微細構造およびそのための方法 | |
| US20090017291A1 (en) | Silicon epitaxial wafer and production method for same | |
| JP2004537161A (ja) | 高抵抗率ｃｚシリコンにおけるサーマルドナー生成の制御 | |
| JP2011018946A (ja) | 減少した転位パイルアップを有する半導体ヘテロ構造および関連した方法 | |
| EP2924150B1 (en) | ß-GA2O3-BASED SINGLE CRYSTAL SUBSTRATE | |
| WO2005117122A1 (ja) | Ｓｉｍｏｘ基板の製造方法及び該方法により得られるｓｉｍｏｘ基板 | |
| KR100602534B1 (ko) | ＳｉＧｅ 층의 이완을 억제하기 위해 얇은 ＳＯＩ를사용하는 방법 및 그 기판 물질 | |
| WO1998025299A1 (fr) | Procede de fabrication d'une tranche epitaxiee semi-conductrice de silicium et d'un dispositif semi-conducteur | |
| US7977221B2 (en) | Method for producing strained Si-SOI substrate and strained Si-SOI substrate produced by the same | |
| KR20060074804A (ko) | 내부 게터링된 이종에피택시얼 반도체 웨이퍼 및 그 제조방법 | |
| CN110603350B (zh) | 外延硅晶片的制造方法及外延硅晶片 | |
| JP5463693B2 (ja) | シリコンエピタキシャルウェーハの製造方法 | |
| US7767548B2 (en) | Method for manufacturing semiconductor wafer including a strained silicon layer | |
| JP2010251523A (ja) | 部分ｓｏｉウェーハの製造方法 | |
| JP2011044505A (ja) | シリコンエピタキシャルウェーハの製造方法 | |
| JP2003068744A (ja) | シリコンウエーハの製造方法及びシリコンウエーハ並びにｓｏｉウエーハ | |
| KR100745312B1 (ko) | 고저항율의 초크랄스키 실리콘 내의 열적 도너 형성의 제어 | |
| JP2005340379A (ja) | 化合物半導体及びその製造方法 | |
| CN1796620A (zh) | 内吸杂的异质外延半导体晶片及其制造方法 | |
| JPH01148787A (ja) | 結晶基材の製造方法 | |
| JP2002009006A (ja) | 拡散シリコンウェハおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |