JP2005340379A - 化合物半導体及びその製造方法 - Google Patents

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Abstract

【課題】 結晶欠陥の極めて少ない化合物半導体の提供。
【解決手段】 Si(100)単結晶基板3の表面から300nm〜50μmの深さに亘ってポーラスSi層4を形成した後、H2雰囲気において800〜1200℃の温度でアニール処理を施してポーラスSi層の表層を表面から0.1nm〜1μmの深さに亘って再結晶化させ、再結晶Si単結晶層5上にc−BP単結晶層6をエピタキシャル成長により積層し、しかる後に、c−BP単結晶層上に化合物半導体単結晶膜2をエピタキシャル成長により積層して製造した。
【選択図】 図1

Description

本発明は、短波長LED(発光ダイオード)や短波長半導体LD(半導体レーザ、レーザダイオード)、高周波半導体素子、電力素子等に用いられるGaN(窒化ガリウム)やSiC(炭化ケイ素)等の単結晶膜からなる化合物半導体及びその製造方法に関する。
現在、短波長LEDや高周波半導体素子に用いられるc−GaN(立方晶窒化ガリウム)や3C−SiC(立方晶炭化ケイ素)等の単結晶膜からなる化合物半導体をSi(ケイ素、シリコン)単結晶基板上にエピタキシャル成長させる研究が精力的に行われている。
この理由は、Siの結晶完全性が極めて高く、安価に大口径の結晶基板が入手可能であり、かつ、デバイスの加工製造ラインを流用可能である等の工業的メリットが期待されるためである。
ところで、Si単結晶基板上にそれと格子定数の異なる化合物半導体単結晶膜をエピタキシャル成長させるためには、目的単結晶膜と基板との格子定数差に伴う格子不整合及び熱膨張係数差に伴う熱膨張差による応力を抑制緩和する必要がある。
従来、GaNやSiC等の化合物半導体としては、格子不整合による応力を抑制緩和するため、Si単結晶基板の表面にバッファ(緩衝)層としてSiと同じ閃亜鉛鉱型構造の晶系を有するSTO(チタン酸ストロンチウム)やc−BP(立方晶リン化ホウ素)を形成したものが知られている。
上記化合物半導体は、Si単結晶基板の表面にSTOやc−BP単結晶層をエピタキシャル成長により積層した後、c−BP単結晶層上に化合物半導体単結晶膜をエピタキシャル成長により積層して製造されているものである。
しかし、従来の化合物半導体では、緩衝層としてのc−BP単結晶層、活性層(化合物半導体単結晶膜)としてのc−GaNや3C−SiCと、基板としてのSi単結晶との熱膨張差による応力を抑制緩和することができず、化合物半導体としてのc−GaNや3C−SiCの結晶性の向上を大きく妨げる不具合がある。
特開2003−081695号公報
本発明は、結晶欠陥の極めて少ない化合物半導体及びその製造方法の提供を課題とする。
本発明の第1の化合物半導体の製造方法は、Si単結晶基板の表面から300nm〜50μmの深さに亘ってポーラスSi層を形成した後、H2雰囲気において800〜1200℃の温度でアニール処理を施してポーラスSi層の表層を表面から0.1nm〜1μmの深さに亘って再結晶化させ、再結晶Si単結晶層上にc−BP単結晶層をエピタキシャル成長により積層し、しかる後に、c−BP単結晶層上に化合物半導体単結晶膜をエピタキシャル成長により積層することを特徴とする。
又、第2の化合物半導体の製造方法は、第1の製法において、前記化合物半導体単結晶膜の積層後、化合物半導体単結晶膜とSi単結晶基板とをポーラスSi層において分断剥離することを特徴とする。
一方、化合物半導体は、第1又は第2の化合物半導体の製造方法で製造したことを特徴とする。
又、第3の化合物半導体は、Si単結晶基板上に300nm〜50μmの厚さのポーラスSi層、0.1nm〜1μmの厚さの再結晶Si単結晶層、c−BP単結晶層及び化合物半導体単結晶膜が順番に形成されていることを特徴とする。
本発明の第1の化合物半導体及びその製造方法によれば、ポーラスSi層が、Si単結晶基板とその上に積層されるc−BP単結晶層、化合物半導体単結晶膜との熱膨張差による応力の抑制緩和層として機能すると共に、c−BP単結晶層が、Si単結晶基板及び再結晶Si単結晶層と化合物半導体単結晶膜との格子不整合による応力の抑制緩和層として機能するので、結晶欠陥の極めて少ない化合物半導体とすることができる。
又、第2の化合物半導体及びその製造方法によれば、第1のもの及び製法による作用効果の他、化合物半導体単結晶膜がSi単結晶基板と分離するので、化合物半導体を自立基板とすることができると共に、化合物半導体単結晶膜がSi単結晶基板との接触に起因する反りから解放されて結晶欠陥が低減し、化合物半導体をより一層高品質とすることができる。
更に、第3の化合物半導体によれば、第1のものと同様に、ポーラスSi層が、Si単結晶基板とその上に積層されるc−BP単結晶層、化合物半導体単結晶膜との熱膨張差による応力の抑制緩和層として機能すると共に、c−BP単結晶層が、Si単結晶基板及び再結晶Si単結晶層と化合物半導体単結晶膜との格子不整合による応力の抑制緩和層として機能するので、結晶欠陥の極めて少ない化合物半導体とすることができる。
Si単結晶基板は、エピタキシャル成長される化合物半導体に応じて、Si(100)又はSi(111)のいずれであってもよい。
ポーラスSi層の厚さが、300nm未満であると、熱膨張差による応力の抑制緩和機能が十分に発揮されず、その上へのc−BP単結晶層のエピタキシャル成長が困難となる。一方、50μmを超えると、ポーラスSi層を形成する際の時間、エネルギー、材料等経済的な損失が大となる。
ポーラスSi層の厚さは、1〜10μmが好ましい。
ポーラスSi層の形成方法としては、陽極化成法、HNO3(硝酸)やHF(フッ化水素酸、フッ酸)にSi単結晶基板を浸漬して形成する化学エッチング法等が挙げられる。
アニール処理温度が、800℃未満であると、ポーラスSi層の最表面におけるSi原子の再配列がうまくいかず、再結晶Si単結晶層が形成し難い状況となる。一方、1200℃を超えると、不純物の制御が困難となり、実用上耐えられない化合物半導体となる。
アニール処理温度は、900〜1100℃がより好ましい。
再結晶化による再結晶Si単結晶層の厚さが、0.1nm未満であると、化合物半導体単結晶膜がポーラス状となり、品質が低下する。一方、1μmを超えると、経済的な材料損失となる。
再結晶化による再結晶Si単結層の厚さは、1〜500nmがより好ましい。又、再結晶による再結晶Si単結晶層の厚さは、ポーラスSi層の厚さの1/5以下、好ましくは1/10以下である。
c−BP単結晶層の厚さは、0.01〜1μmが好ましく、より好ましくは0.1〜0.5μmである。
c−BP単結晶層の厚さが、0.01μm未満であると、再結晶Si単結晶層と化合物半導体単結晶膜との格子定数差により双晶等の欠陥が発生し、化合物半導体単結晶膜の品質が低下する。一方、1μmを超えると、品質向上が恒常的になり、経済的な材料損失となる。
c−BP単結晶層のエピタキシャル成長時の温度は、800〜1100℃が好ましく、より好ましくは850〜950℃である。
c−BP単結晶層のエピタキシャル成長時の温度が、800℃未満であると、多結晶となり品質が低下する。一方、1100℃を超えると、ガス分解して成長できない状態となる。
c−BP単結晶層のエピタキシャル成長用の原料としては、PH3(ホスフィン)及びB26(ジボラン)が用いられる。
化合物半導体単結晶膜の厚さは、Si単結晶基板付きの場合、1〜500μmが好ましく、より好ましくは5〜400μmであり、自立基板の場合、10〜500μmが好ましく、より好ましくは100〜400μmである。
化合物半導体単結晶膜の厚さが、Si単結晶基板付の場合、1μm未満であると、下層と化合物半導体単結晶膜の界面に発生する欠陥の影響により品質が低下する。一方、500μmを超えると、品質向上が恒常的になり、経済的な材料損失大となる。また、自立基板の場合、10μm未満であると、機械的強度不足となる。一方、500μmを超えると、品質が恒常的になり、経済的な材料損失が大となる。 化合物半導体単結晶膜のエピタキシャル成長時の温度は、各種の化合物半導体単結晶膜によって異なる。
例えば、c−GaN単結晶膜のエピタキシャル成長時の温度は、800〜1200℃が好ましく、より好ましくは850〜1150℃であり、800℃未満であると、多結晶となり品質が低下する一方、1200℃を超えると、ガス分解して成長できない状態となる。
又、3C−Si単結晶膜のエピタキシャル成長時の温度は、900〜1400℃が好ましく、より好ましくは950〜1350℃であり、900℃未満であると、多結晶となり品質が低下する一方、1400℃を超えると、Si単結晶基板は融点近傍のため溶けてしまう。
化合物半導体単結晶膜のエピタキシャル成長用の原料は、各種の化合物半導体単結晶膜に適うものが用いられる。
例えば、c−GaN単結晶膜のエピタキシャル成長には、(CH33Ga(トリメチルガリウム)及びNH3(アンモニア)あるいはCH3NHNH2(モノメチルヒドラジン)が用いられ、3C−SiC単結晶膜のエピタキシャル成長には、CH3SiH3(モノメチルシラン)、又はC38(プロパン)及びSiH4(モノシラン)が用いられる。
化合物半導体単結晶膜を形成する化合物半導体としては、GaN,SiCの他の窒化物、酸化物等の全てのものが挙げられる。
化合物半導体単結晶膜とSi単結晶基板とのポーラスSi層における分断剥離は、常温下、又は化合物半導体単結晶膜の積層後における600℃以下から25℃までの降温過程において行われる。
化合物半導体単結晶膜とSi単結晶基板との分断剥離には、レーザカッタ、超音波カッタ、ウエットエッチング等が用いられる。
図1は、本発明に係る化合物半導体の実施例1を示す概念的な断面図である。
この化合物半導体1は、3C−SiC単結晶膜2を活性層とするものであり、Si(100)単結晶基板3上に、厚さ10μm程度のポーラスSi層4、厚さ10nm程度の再結晶Si単結晶層5、厚さ500nm程度のc−BP単結晶層6及び厚さ10nm程度の3C−SiC低温成長(アモルファス)層7を順に介在して厚さ10μm程度の3C−SiC単結晶膜2が形成されているものである。
上述した化合物半導体1を製造するには、先ず、HFを含む、C25OH(エタノール)溶液中にSi(100)単結晶基板3と白金格子電極(図示せず)とを対向して浸漬し、かつ、Si(100)単結晶基板3に設けたアルミ電極(図示せず)を陽極、白金格子電極を陰極として直流電源により給電しながら陽極化成処理を行い(図2(a)参照)、HFとの接触面であるSi(100)単結晶基板3の表面(図1においては上面)から10μmの深さに亘ってポーラスSi層4を形成した(図2(b)参照)。
上記ポーラスSi層4は、陽極化成条件、例えば、電流密度、電解液、処理時間、Si(100)単結晶基板1中の不純物濃度を適宜変更することにより、気孔率、深さを制御することができる。
次に、ポーラスSi層4を形成したSi(100)単結晶基板3に、H2雰囲気おいて1200℃の温度で10分間アニール処理を施し(図2(b)参照)、ポーラスSi層4の表層のSi原子だけを再配列して、表面から数nmの深さに亘って再結晶化させ、再結晶Si単結晶層5を形成した(図2(c)参照)。
次いで、H2の供給を継続した状態で、Si(100)単結晶基板3の温度を900℃まで降温した後、H2の供給を停止すると共に、B26及びPH3を供給し(図2(c)参照)、再結晶Si単結晶層5上にエピタキシャル成長により厚さ500nmのc−BP単結晶層6を積層した(図2(d)参照)。
次に、B26及びPH3の供給を停止し、H2の供給を継続した状態で、Si(100)単結晶基板3の温度を800℃(500〜800℃の範囲の任意の温度でよい)まで降温した後、H2に代えてCH3SiH3を供給し図2(d)参照)、c−BP単結晶層6上に低温成長により厚さ10nm(数nm〜1μm程度の範囲の任意の厚さでよい)の3C−SiC低温成長層7を積層した(図2(e)参照)。
最後に、CH3SiH3の供給を停止し、H2の供給を継続した状態で、Si(100)単結晶基板1の温度を1150℃まで昇温した後、H2に代えてC38及びSiH4を供給し、Si(100)単結晶基板1の温度を1150℃に保持しつつ、3C−SiC低温成長層7上にエピタキシャル成長により厚さ10μmの3C−SiC単結晶膜2を積層した(図1参照)。
一方、比較のため、Si(100)単結晶基板の表面に直に、上述した場合と同様にして同様の厚さの3C−SiC単結晶膜を積層した。
実施例1の3C−SiC単結晶膜2とSi(100)単結晶基板に直に積層した比較のための3C−SiC単結晶膜をXRD評価したところ、図3において実施例1のものの強度をA、比較のためのものの強度をBで示すようになった。
図3から分かるように、Si(100)単結晶基板と3C−SiC単結晶膜との間のポーラスSi層が熱膨張差による応力の抑制緩和層として機能し、又、c−BP単結晶層が格子不整合による応力の抑制緩和層として機能し、3C−SiC単結晶膜の結晶性が飛躍的に向上している。
図4は、本発明に係る化合物半導体の実施例2を示す概念的な断面図である。
この化合物半導体8は、実施例1のものがSi(100)単結晶基板3付きのものであるのに対し、自立基板となるものであり、厚さ10nm程度の再結晶Si単結晶層5上に、厚さ500nm程度のc−BP単結晶層6及び厚さ10nm程度の3C−SiC低温成長層7を順に介在して厚さ100μm程度の3C−SiC単結晶膜2が形成されているものである。
上述した化合物半導体8を製造するには、実施例1の化合物半導体1の製造における最終工程である3C−SiC単結晶膜2の積層後の降温過程400℃において、3C−SiC単結晶膜2とSi(100)単結晶基板3とを熱衝撃によりポーラスSi層4のところで分断剥離し、かつ、残余のポーラスSi層4をHF等により除去する。
なお、化合物半導体単結晶膜のエピタキシャル成長に使用するSi単結晶基板は、予めポーラスSi層にH2雰囲気でアニール処理を施し、基板最表面のSi原子を再配列させて再結晶化したものを用いてもよいが、一般的な気相成長では、自然酸化膜除去の工程があるので、その工程に酸化膜除去より若干温度の高いアニール工程を付加するようにしてもよく、このようにすることにより、基板最表面のSi原子の再配列を促し、自然酸化膜除去と同時に最表面の再結晶化を行うことが可能である。
本発明に係る化合物半導体の実施例1を示す概念的な断面図である。 図1の化合物半導体の製造方法を示すもので(a)は第1工程説明図、(b)は第2工程説明図、(c)は第3工程説明図、(d)は第4工程説明図、(e)は最終工程説明図である。 図1の化合物半導体と比較のための化合物半導体の3C−SiC単結晶膜のXRD評価の説明図である。 本発明に係る化合物半導体の実施例2を示す概念的な断面図である。
符号の説明
2 3C−SiC単結晶膜(化合物半導体単結晶膜)
3 Si(100)単結晶基板
4 ポーラスSi層
5 再結晶Si単結晶層
6 c−BP単結晶層
7 3C−SiC低温成長(バッファ)層

Claims (4)

  1. Si単結晶基板の表面から300nm〜50μmの深さに亘ってポーラスSi層を形成した後、H2雰囲気において800〜1200℃の温度でアニール処理を施してポーラスSi層の表層を表面から0.1nm〜1μmの深さに亘って再結晶化させ、再結晶Si単結晶層上にc−BP単結晶層をエピタキシャル成長により積層し、しかる後に、c−BP単結晶層上に化合物半導体単結晶膜をエピタキシャル成長により積層することを特徴とする化合物半導体の製造方法。
  2. 前記化合物半導体単結晶膜の積層後、化合物半導体単結晶膜とSi単結晶基板とをポーラスSi層において分断剥離することを特徴とする請求項1記載の化合物半導体の製造方法。
  3. 前記請求項1又は2記載の化合物半導体の製造方法で製造したことを特徴とする化合物半導体。
  4. Si単結晶基板上に300nm〜50μmの厚さのポーラスSi層、0.1nm〜1μmの厚さの再結晶Si単結晶層、c−BP単結晶層及び化合物半導体単結晶膜が順番に形成されていることを特徴とする化合物半導体。
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