JP2005340379A - 化合物半導体及びその製造方法 - Google Patents
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Abstract
【課題】 結晶欠陥の極めて少ない化合物半導体の提供。
【解決手段】 Ｓｉ（１００）単結晶基板３の表面から３００ｎｍ〜５０μｍの深さに亘ってポーラスＳｉ層４を形成した後、Ｈ2雰囲気において８００〜１２００℃の温度でアニール処理を施してポーラスＳｉ層の表層を表面から０．１ｎｍ〜１μｍの深さに亘って再結晶化させ、再結晶Ｓｉ単結晶層５上にｃ−ＢＰ単結晶層６をエピタキシャル成長により積層し、しかる後に、ｃ−ＢＰ単結晶層上に化合物半導体単結晶膜２をエピタキシャル成長により積層して製造した。
【選択図】 図１
【解決手段】 Ｓｉ（１００）単結晶基板３の表面から３００ｎｍ〜５０μｍの深さに亘ってポーラスＳｉ層４を形成した後、Ｈ2雰囲気において８００〜１２００℃の温度でアニール処理を施してポーラスＳｉ層の表層を表面から０．１ｎｍ〜１μｍの深さに亘って再結晶化させ、再結晶Ｓｉ単結晶層５上にｃ−ＢＰ単結晶層６をエピタキシャル成長により積層し、しかる後に、ｃ−ＢＰ単結晶層上に化合物半導体単結晶膜２をエピタキシャル成長により積層して製造した。
【選択図】 図１
Description
本発明は、短波長ＬＥＤ（発光ダイオード）や短波長半導体ＬＤ（半導体レーザ、レーザダイオード）、高周波半導体素子、電力素子等に用いられるＧａＮ（窒化ガリウム）やＳｉＣ（炭化ケイ素）等の単結晶膜からなる化合物半導体及びその製造方法に関する。
現在、短波長ＬＥＤや高周波半導体素子に用いられるｃ−ＧａＮ（立方晶窒化ガリウム）や３Ｃ−ＳｉＣ（立方晶炭化ケイ素）等の単結晶膜からなる化合物半導体をＳｉ（ケイ素、シリコン）単結晶基板上にエピタキシャル成長させる研究が精力的に行われている。
この理由は、Ｓｉの結晶完全性が極めて高く、安価に大口径の結晶基板が入手可能であり、かつ、デバイスの加工製造ラインを流用可能である等の工業的メリットが期待されるためである。
ところで、Ｓｉ単結晶基板上にそれと格子定数の異なる化合物半導体単結晶膜をエピタキシャル成長させるためには、目的単結晶膜と基板との格子定数差に伴う格子不整合及び熱膨張係数差に伴う熱膨張差による応力を抑制緩和する必要がある。
この理由は、Ｓｉの結晶完全性が極めて高く、安価に大口径の結晶基板が入手可能であり、かつ、デバイスの加工製造ラインを流用可能である等の工業的メリットが期待されるためである。
ところで、Ｓｉ単結晶基板上にそれと格子定数の異なる化合物半導体単結晶膜をエピタキシャル成長させるためには、目的単結晶膜と基板との格子定数差に伴う格子不整合及び熱膨張係数差に伴う熱膨張差による応力を抑制緩和する必要がある。
従来、ＧａＮやＳｉＣ等の化合物半導体としては、格子不整合による応力を抑制緩和するため、Ｓｉ単結晶基板の表面にバッファ（緩衝）層としてＳｉと同じ閃亜鉛鉱型構造の晶系を有するＳＴＯ（チタン酸ストロンチウム）やｃ−ＢＰ（立方晶リン化ホウ素）を形成したものが知られている。
上記化合物半導体は、Ｓｉ単結晶基板の表面にＳＴＯやｃ−ＢＰ単結晶層をエピタキシャル成長により積層した後、ｃ−ＢＰ単結晶層上に化合物半導体単結晶膜をエピタキシャル成長により積層して製造されているものである。
上記化合物半導体は、Ｓｉ単結晶基板の表面にＳＴＯやｃ−ＢＰ単結晶層をエピタキシャル成長により積層した後、ｃ−ＢＰ単結晶層上に化合物半導体単結晶膜をエピタキシャル成長により積層して製造されているものである。
しかし、従来の化合物半導体では、緩衝層としてのｃ−ＢＰ単結晶層、活性層（化合物半導体単結晶膜）としてのｃ−ＧａＮや３Ｃ−ＳｉＣと、基板としてのＳｉ単結晶との熱膨張差による応力を抑制緩和することができず、化合物半導体としてのｃ−ＧａＮや３Ｃ−ＳｉＣの結晶性の向上を大きく妨げる不具合がある。
特開２００３−０８１６９５号公報
本発明は、結晶欠陥の極めて少ない化合物半導体及びその製造方法の提供を課題とする。
本発明の第１の化合物半導体の製造方法は、Ｓｉ単結晶基板の表面から３００ｎｍ〜５０μｍの深さに亘ってポーラスＳｉ層を形成した後、Ｈ2雰囲気において８００〜１２００℃の温度でアニール処理を施してポーラスＳｉ層の表層を表面から０．１ｎｍ〜１μｍの深さに亘って再結晶化させ、再結晶Ｓｉ単結晶層上にｃ−ＢＰ単結晶層をエピタキシャル成長により積層し、しかる後に、ｃ−ＢＰ単結晶層上に化合物半導体単結晶膜をエピタキシャル成長により積層することを特徴とする。
又、第２の化合物半導体の製造方法は、第１の製法において、前記化合物半導体単結晶膜の積層後、化合物半導体単結晶膜とＳｉ単結晶基板とをポーラスＳｉ層において分断剥離することを特徴とする。
一方、化合物半導体は、第１又は第２の化合物半導体の製造方法で製造したことを特徴とする。
又、第３の化合物半導体は、Ｓｉ単結晶基板上に３００ｎｍ〜５０μｍの厚さのポーラスＳｉ層、０．１ｎｍ〜１μｍの厚さの再結晶Ｓｉ単結晶層、ｃ−ＢＰ単結晶層及び化合物半導体単結晶膜が順番に形成されていることを特徴とする。
本発明の第１の化合物半導体及びその製造方法によれば、ポーラスＳｉ層が、Ｓｉ単結晶基板とその上に積層されるｃ−ＢＰ単結晶層、化合物半導体単結晶膜との熱膨張差による応力の抑制緩和層として機能すると共に、ｃ−ＢＰ単結晶層が、Ｓｉ単結晶基板及び再結晶Ｓｉ単結晶層と化合物半導体単結晶膜との格子不整合による応力の抑制緩和層として機能するので、結晶欠陥の極めて少ない化合物半導体とすることができる。
又、第２の化合物半導体及びその製造方法によれば、第１のもの及び製法による作用効果の他、化合物半導体単結晶膜がＳｉ単結晶基板と分離するので、化合物半導体を自立基板とすることができると共に、化合物半導体単結晶膜がＳｉ単結晶基板との接触に起因する反りから解放されて結晶欠陥が低減し、化合物半導体をより一層高品質とすることができる。
更に、第３の化合物半導体によれば、第１のものと同様に、ポーラスＳｉ層が、Ｓｉ単結晶基板とその上に積層されるｃ−ＢＰ単結晶層、化合物半導体単結晶膜との熱膨張差による応力の抑制緩和層として機能すると共に、ｃ−ＢＰ単結晶層が、Ｓｉ単結晶基板及び再結晶Ｓｉ単結晶層と化合物半導体単結晶膜との格子不整合による応力の抑制緩和層として機能するので、結晶欠陥の極めて少ない化合物半導体とすることができる。
Ｓｉ単結晶基板は、エピタキシャル成長される化合物半導体に応じて、Ｓｉ（１００）又はＳｉ（１１１）のいずれであってもよい。
ポーラスＳｉ層の厚さが、３００ｎｍ未満であると、熱膨張差による応力の抑制緩和機能が十分に発揮されず、その上へのｃ−ＢＰ単結晶層のエピタキシャル成長が困難となる。一方、５０μｍを超えると、ポーラスＳｉ層を形成する際の時間、エネルギー、材料等経済的な損失が大となる。
ポーラスＳｉ層の厚さは、１〜１０μｍが好ましい。
ポーラスＳｉ層の形成方法としては、陽極化成法、ＨＮＯ3（硝酸）やＨＦ（フッ化水素酸、フッ酸）にＳｉ単結晶基板を浸漬して形成する化学エッチング法等が挙げられる。
ポーラスＳｉ層の厚さは、１〜１０μｍが好ましい。
ポーラスＳｉ層の形成方法としては、陽極化成法、ＨＮＯ3（硝酸）やＨＦ（フッ化水素酸、フッ酸）にＳｉ単結晶基板を浸漬して形成する化学エッチング法等が挙げられる。
アニール処理温度が、８００℃未満であると、ポーラスＳｉ層の最表面におけるＳｉ原子の再配列がうまくいかず、再結晶Ｓｉ単結晶層が形成し難い状況となる。一方、１２００℃を超えると、不純物の制御が困難となり、実用上耐えられない化合物半導体となる。
アニール処理温度は、９００〜１１００℃がより好ましい。
再結晶化による再結晶Ｓｉ単結晶層の厚さが、０．１ｎｍ未満であると、化合物半導体単結晶膜がポーラス状となり、品質が低下する。一方、１μｍを超えると、経済的な材料損失となる。
再結晶化による再結晶Ｓｉ単結層の厚さは、１〜５００ｎｍがより好ましい。又、再結晶による再結晶Ｓｉ単結晶層の厚さは、ポーラスＳｉ層の厚さの１／５以下、好ましくは１／１０以下である。
アニール処理温度は、９００〜１１００℃がより好ましい。
再結晶化による再結晶Ｓｉ単結晶層の厚さが、０．１ｎｍ未満であると、化合物半導体単結晶膜がポーラス状となり、品質が低下する。一方、１μｍを超えると、経済的な材料損失となる。
再結晶化による再結晶Ｓｉ単結層の厚さは、１〜５００ｎｍがより好ましい。又、再結晶による再結晶Ｓｉ単結晶層の厚さは、ポーラスＳｉ層の厚さの１／５以下、好ましくは１／１０以下である。
ｃ−ＢＰ単結晶層の厚さは、０．０１〜１μｍが好ましく、より好ましくは０．１〜０．５μｍである。
ｃ−ＢＰ単結晶層の厚さが、０．０１μｍ未満であると、再結晶Ｓｉ単結晶層と化合物半導体単結晶膜との格子定数差により双晶等の欠陥が発生し、化合物半導体単結晶膜の品質が低下する。一方、１μｍを超えると、品質向上が恒常的になり、経済的な材料損失となる。
ｃ−ＢＰ単結晶層のエピタキシャル成長時の温度は、８００〜１１００℃が好ましく、より好ましくは８５０〜９５０℃である。
ｃ−ＢＰ単結晶層のエピタキシャル成長時の温度が、８００℃未満であると、多結晶となり品質が低下する。一方、１１００℃を超えると、ガス分解して成長できない状態となる。
ｃ−ＢＰ単結晶層のエピタキシャル成長用の原料としては、ＰＨ3（ホスフィン）及びＢ2Ｈ6（ジボラン）が用いられる。
ｃ−ＢＰ単結晶層の厚さが、０．０１μｍ未満であると、再結晶Ｓｉ単結晶層と化合物半導体単結晶膜との格子定数差により双晶等の欠陥が発生し、化合物半導体単結晶膜の品質が低下する。一方、１μｍを超えると、品質向上が恒常的になり、経済的な材料損失となる。
ｃ−ＢＰ単結晶層のエピタキシャル成長時の温度は、８００〜１１００℃が好ましく、より好ましくは８５０〜９５０℃である。
ｃ−ＢＰ単結晶層のエピタキシャル成長時の温度が、８００℃未満であると、多結晶となり品質が低下する。一方、１１００℃を超えると、ガス分解して成長できない状態となる。
ｃ−ＢＰ単結晶層のエピタキシャル成長用の原料としては、ＰＨ3（ホスフィン）及びＢ2Ｈ6（ジボラン）が用いられる。
化合物半導体単結晶膜の厚さは、Ｓｉ単結晶基板付きの場合、１〜５００μｍが好ましく、より好ましくは５〜４００μｍであり、自立基板の場合、１０〜５００μｍが好ましく、より好ましくは１００〜４００μｍである。
化合物半導体単結晶膜の厚さが、Ｓｉ単結晶基板付の場合、１μｍ未満であると、下層と化合物半導体単結晶膜の界面に発生する欠陥の影響により品質が低下する。一方、５００μｍを超えると、品質向上が恒常的になり、経済的な材料損失大となる。また、自立基板の場合、１０μｍ未満であると、機械的強度不足となる。一方、５００μｍを超えると、品質が恒常的になり、経済的な材料損失が大となる。 化合物半導体単結晶膜のエピタキシャル成長時の温度は、各種の化合物半導体単結晶膜によって異なる。
例えば、ｃ−ＧａＮ単結晶膜のエピタキシャル成長時の温度は、８００〜１２００℃が好ましく、より好ましくは８５０〜１１５０℃であり、８００℃未満であると、多結晶となり品質が低下する一方、１２００℃を超えると、ガス分解して成長できない状態となる。
又、３Ｃ−Ｓｉ単結晶膜のエピタキシャル成長時の温度は、９００〜１４００℃が好ましく、より好ましくは９５０〜１３５０℃であり、９００℃未満であると、多結晶となり品質が低下する一方、１４００℃を超えると、Ｓｉ単結晶基板は融点近傍のため溶けてしまう。
化合物半導体単結晶膜のエピタキシャル成長用の原料は、各種の化合物半導体単結晶膜に適うものが用いられる。
例えば、ｃ−ＧａＮ単結晶膜のエピタキシャル成長には、（ＣＨ3）3Ｇａ（トリメチルガリウム）及びＮＨ3（アンモニア）あるいはＣＨ3ＮＨＮＨ2（モノメチルヒドラジン）が用いられ、３Ｃ−ＳｉＣ単結晶膜のエピタキシャル成長には、ＣＨ3ＳｉＨ3（モノメチルシラン）、又はＣ3Ｈ8（プロパン）及びＳｉＨ4（モノシラン）が用いられる。
化合物半導体単結晶膜を形成する化合物半導体としては、ＧａＮ，ＳｉＣの他の窒化物、酸化物等の全てのものが挙げられる。
化合物半導体単結晶膜の厚さが、Ｓｉ単結晶基板付の場合、１μｍ未満であると、下層と化合物半導体単結晶膜の界面に発生する欠陥の影響により品質が低下する。一方、５００μｍを超えると、品質向上が恒常的になり、経済的な材料損失大となる。また、自立基板の場合、１０μｍ未満であると、機械的強度不足となる。一方、５００μｍを超えると、品質が恒常的になり、経済的な材料損失が大となる。 化合物半導体単結晶膜のエピタキシャル成長時の温度は、各種の化合物半導体単結晶膜によって異なる。
例えば、ｃ−ＧａＮ単結晶膜のエピタキシャル成長時の温度は、８００〜１２００℃が好ましく、より好ましくは８５０〜１１５０℃であり、８００℃未満であると、多結晶となり品質が低下する一方、１２００℃を超えると、ガス分解して成長できない状態となる。
又、３Ｃ−Ｓｉ単結晶膜のエピタキシャル成長時の温度は、９００〜１４００℃が好ましく、より好ましくは９５０〜１３５０℃であり、９００℃未満であると、多結晶となり品質が低下する一方、１４００℃を超えると、Ｓｉ単結晶基板は融点近傍のため溶けてしまう。
化合物半導体単結晶膜のエピタキシャル成長用の原料は、各種の化合物半導体単結晶膜に適うものが用いられる。
例えば、ｃ−ＧａＮ単結晶膜のエピタキシャル成長には、（ＣＨ3）3Ｇａ（トリメチルガリウム）及びＮＨ3（アンモニア）あるいはＣＨ3ＮＨＮＨ2（モノメチルヒドラジン）が用いられ、３Ｃ−ＳｉＣ単結晶膜のエピタキシャル成長には、ＣＨ3ＳｉＨ3（モノメチルシラン）、又はＣ3Ｈ8（プロパン）及びＳｉＨ4（モノシラン）が用いられる。
化合物半導体単結晶膜を形成する化合物半導体としては、ＧａＮ，ＳｉＣの他の窒化物、酸化物等の全てのものが挙げられる。
化合物半導体単結晶膜とＳｉ単結晶基板とのポーラスＳｉ層における分断剥離は、常温下、又は化合物半導体単結晶膜の積層後における６００℃以下から２５℃までの降温過程において行われる。
化合物半導体単結晶膜とＳｉ単結晶基板との分断剥離には、レーザカッタ、超音波カッタ、ウエットエッチング等が用いられる。
化合物半導体単結晶膜とＳｉ単結晶基板との分断剥離には、レーザカッタ、超音波カッタ、ウエットエッチング等が用いられる。
図１は、本発明に係る化合物半導体の実施例１を示す概念的な断面図である。
この化合物半導体１は、３Ｃ−ＳｉＣ単結晶膜２を活性層とするものであり、Ｓｉ（１００）単結晶基板３上に、厚さ１０μｍ程度のポーラスＳｉ層４、厚さ１０ｎｍ程度の再結晶Ｓｉ単結晶層５、厚さ５００ｎｍ程度のｃ−ＢＰ単結晶層６及び厚さ１０ｎｍ程度の３Ｃ−ＳｉＣ低温成長（アモルファス）層７を順に介在して厚さ１０μｍ程度の３Ｃ−ＳｉＣ単結晶膜２が形成されているものである。
上述した化合物半導体１を製造するには、先ず、ＨＦを含む、Ｃ2Ｈ5ＯＨ（エタノール）溶液中にＳｉ（１００）単結晶基板３と白金格子電極（図示せず）とを対向して浸漬し、かつ、Ｓｉ（１００）単結晶基板３に設けたアルミ電極（図示せず）を陽極、白金格子電極を陰極として直流電源により給電しながら陽極化成処理を行い（図２（ａ）参照）、ＨＦとの接触面であるＳｉ（１００）単結晶基板３の表面（図１においては上面）から１０μｍの深さに亘ってポーラスＳｉ層４を形成した（図２（ｂ）参照）。
上記ポーラスＳｉ層４は、陽極化成条件、例えば、電流密度、電解液、処理時間、Ｓｉ（１００）単結晶基板１中の不純物濃度を適宜変更することにより、気孔率、深さを制御することができる。
次に、ポーラスＳｉ層４を形成したＳｉ（１００）単結晶基板３に、Ｈ2雰囲気おいて１２００℃の温度で１０分間アニール処理を施し（図２（ｂ）参照）、ポーラスＳｉ層４の表層のＳｉ原子だけを再配列して、表面から数ｎｍの深さに亘って再結晶化させ、再結晶Ｓｉ単結晶層５を形成した（図２（ｃ）参照）。
次いで、Ｈ2の供給を継続した状態で、Ｓｉ（１００）単結晶基板３の温度を９００℃まで降温した後、Ｈ2の供給を停止すると共に、Ｂ2Ｈ6及びＰＨ3を供給し（図２（ｃ）参照）、再結晶Ｓｉ単結晶層５上にエピタキシャル成長により厚さ５００ｎｍのｃ−ＢＰ単結晶層６を積層した（図２（ｄ）参照）。
次に、Ｂ2Ｈ6及びＰＨ3の供給を停止し、Ｈ2の供給を継続した状態で、Ｓｉ（１００）単結晶基板３の温度を８００℃（５００〜８００℃の範囲の任意の温度でよい）まで降温した後、Ｈ2に代えてＣＨ3ＳｉＨ3を供給し図２（ｄ）参照）、ｃ−ＢＰ単結晶層６上に低温成長により厚さ１０ｎｍ（数ｎｍ〜１μｍ程度の範囲の任意の厚さでよい）の３Ｃ−ＳｉＣ低温成長層７を積層した（図２（ｅ）参照）。
最後に、ＣＨ3ＳｉＨ3の供給を停止し、Ｈ2の供給を継続した状態で、Ｓｉ（１００）単結晶基板１の温度を１１５０℃まで昇温した後、Ｈ2に代えてＣ3Ｈ8及びＳｉＨ4を供給し、Ｓｉ（１００）単結晶基板１の温度を１１５０℃に保持しつつ、３Ｃ−ＳｉＣ低温成長層７上にエピタキシャル成長により厚さ１０μｍの３Ｃ−ＳｉＣ単結晶膜２を積層した（図１参照）。
一方、比較のため、Ｓｉ（１００）単結晶基板の表面に直に、上述した場合と同様にして同様の厚さの３Ｃ−ＳｉＣ単結晶膜を積層した。
上記ポーラスＳｉ層４は、陽極化成条件、例えば、電流密度、電解液、処理時間、Ｓｉ（１００）単結晶基板１中の不純物濃度を適宜変更することにより、気孔率、深さを制御することができる。
次に、ポーラスＳｉ層４を形成したＳｉ（１００）単結晶基板３に、Ｈ2雰囲気おいて１２００℃の温度で１０分間アニール処理を施し（図２（ｂ）参照）、ポーラスＳｉ層４の表層のＳｉ原子だけを再配列して、表面から数ｎｍの深さに亘って再結晶化させ、再結晶Ｓｉ単結晶層５を形成した（図２（ｃ）参照）。
次いで、Ｈ2の供給を継続した状態で、Ｓｉ（１００）単結晶基板３の温度を９００℃まで降温した後、Ｈ2の供給を停止すると共に、Ｂ2Ｈ6及びＰＨ3を供給し（図２（ｃ）参照）、再結晶Ｓｉ単結晶層５上にエピタキシャル成長により厚さ５００ｎｍのｃ−ＢＰ単結晶層６を積層した（図２（ｄ）参照）。
次に、Ｂ2Ｈ6及びＰＨ3の供給を停止し、Ｈ2の供給を継続した状態で、Ｓｉ（１００）単結晶基板３の温度を８００℃（５００〜８００℃の範囲の任意の温度でよい）まで降温した後、Ｈ2に代えてＣＨ3ＳｉＨ3を供給し図２（ｄ）参照）、ｃ−ＢＰ単結晶層６上に低温成長により厚さ１０ｎｍ（数ｎｍ〜１μｍ程度の範囲の任意の厚さでよい）の３Ｃ−ＳｉＣ低温成長層７を積層した（図２（ｅ）参照）。
最後に、ＣＨ3ＳｉＨ3の供給を停止し、Ｈ2の供給を継続した状態で、Ｓｉ（１００）単結晶基板１の温度を１１５０℃まで昇温した後、Ｈ2に代えてＣ3Ｈ8及びＳｉＨ4を供給し、Ｓｉ（１００）単結晶基板１の温度を１１５０℃に保持しつつ、３Ｃ−ＳｉＣ低温成長層７上にエピタキシャル成長により厚さ１０μｍの３Ｃ−ＳｉＣ単結晶膜２を積層した（図１参照）。
一方、比較のため、Ｓｉ（１００）単結晶基板の表面に直に、上述した場合と同様にして同様の厚さの３Ｃ−ＳｉＣ単結晶膜を積層した。
実施例１の３Ｃ−ＳｉＣ単結晶膜２とＳｉ（１００）単結晶基板に直に積層した比較のための３Ｃ−ＳｉＣ単結晶膜をＸＲＤ評価したところ、図３において実施例１のものの強度をＡ、比較のためのものの強度をＢで示すようになった。
図３から分かるように、Ｓｉ（１００）単結晶基板と３Ｃ−ＳｉＣ単結晶膜との間のポーラスＳｉ層が熱膨張差による応力の抑制緩和層として機能し、又、ｃ−ＢＰ単結晶層が格子不整合による応力の抑制緩和層として機能し、３Ｃ−ＳｉＣ単結晶膜の結晶性が飛躍的に向上している。
図３から分かるように、Ｓｉ（１００）単結晶基板と３Ｃ−ＳｉＣ単結晶膜との間のポーラスＳｉ層が熱膨張差による応力の抑制緩和層として機能し、又、ｃ−ＢＰ単結晶層が格子不整合による応力の抑制緩和層として機能し、３Ｃ−ＳｉＣ単結晶膜の結晶性が飛躍的に向上している。
図４は、本発明に係る化合物半導体の実施例２を示す概念的な断面図である。
この化合物半導体８は、実施例１のものがＳｉ（１００）単結晶基板３付きのものであるのに対し、自立基板となるものであり、厚さ１０ｎｍ程度の再結晶Ｓｉ単結晶層５上に、厚さ５００ｎｍ程度のｃ−ＢＰ単結晶層６及び厚さ１０ｎｍ程度の３Ｃ−ＳｉＣ低温成長層７を順に介在して厚さ１００μｍ程度の３Ｃ−ＳｉＣ単結晶膜２が形成されているものである。
この化合物半導体８は、実施例１のものがＳｉ（１００）単結晶基板３付きのものであるのに対し、自立基板となるものであり、厚さ１０ｎｍ程度の再結晶Ｓｉ単結晶層５上に、厚さ５００ｎｍ程度のｃ−ＢＰ単結晶層６及び厚さ１０ｎｍ程度の３Ｃ−ＳｉＣ低温成長層７を順に介在して厚さ１００μｍ程度の３Ｃ−ＳｉＣ単結晶膜２が形成されているものである。
上述した化合物半導体８を製造するには、実施例１の化合物半導体１の製造における最終工程である３Ｃ−ＳｉＣ単結晶膜２の積層後の降温過程４００℃において、３Ｃ−ＳｉＣ単結晶膜２とＳｉ（１００）単結晶基板３とを熱衝撃によりポーラスＳｉ層４のところで分断剥離し、かつ、残余のポーラスＳｉ層４をＨＦ等により除去する。
なお、化合物半導体単結晶膜のエピタキシャル成長に使用するＳｉ単結晶基板は、予めポーラスＳｉ層にＨ2雰囲気でアニール処理を施し、基板最表面のＳｉ原子を再配列させて再結晶化したものを用いてもよいが、一般的な気相成長では、自然酸化膜除去の工程があるので、その工程に酸化膜除去より若干温度の高いアニール工程を付加するようにしてもよく、このようにすることにより、基板最表面のＳｉ原子の再配列を促し、自然酸化膜除去と同時に最表面の再結晶化を行うことが可能である。
２ ３Ｃ−ＳｉＣ単結晶膜（化合物半導体単結晶膜）
３ Ｓｉ（１００）単結晶基板
４ ポーラスＳｉ層
５ 再結晶Ｓｉ単結晶層
６ ｃ−ＢＰ単結晶層
７ ３Ｃ−ＳｉＣ低温成長（バッファ）層
３ Ｓｉ（１００）単結晶基板
４ ポーラスＳｉ層
５ 再結晶Ｓｉ単結晶層
６ ｃ−ＢＰ単結晶層
７ ３Ｃ−ＳｉＣ低温成長（バッファ）層
Claims (4)
- Ｓｉ単結晶基板の表面から３００ｎｍ〜５０μｍの深さに亘ってポーラスＳｉ層を形成した後、Ｈ2雰囲気において８００〜１２００℃の温度でアニール処理を施してポーラスＳｉ層の表層を表面から０．１ｎｍ〜１μｍの深さに亘って再結晶化させ、再結晶Ｓｉ単結晶層上にｃ−ＢＰ単結晶層をエピタキシャル成長により積層し、しかる後に、ｃ−ＢＰ単結晶層上に化合物半導体単結晶膜をエピタキシャル成長により積層することを特徴とする化合物半導体の製造方法。
- 前記化合物半導体単結晶膜の積層後、化合物半導体単結晶膜とＳｉ単結晶基板とをポーラスＳｉ層において分断剥離することを特徴とする請求項１記載の化合物半導体の製造方法。
- 前記請求項１又は２記載の化合物半導体の製造方法で製造したことを特徴とする化合物半導体。
- Ｓｉ単結晶基板上に３００ｎｍ〜５０μｍの厚さのポーラスＳｉ層、０．１ｎｍ〜１μｍの厚さの再結晶Ｓｉ単結晶層、ｃ−ＢＰ単結晶層及び化合物半導体単結晶膜が順番に形成されていることを特徴とする化合物半導体。
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