KR20060073484A

KR20060073484A - 3-채널 상태-가변 압축기 회로

Info

Publication number: KR20060073484A
Application number: KR1020050127887A
Authority: KR
Inventors: 폴 알. 가곤
Original assignee: 비비이 사운드 인코포레이티드
Priority date: 2004-12-23
Filing date: 2005-12-22
Publication date: 2006-06-28
Also published as: EP1675258A1; US20060139093A1; JP2006187003A; CN1794570A; TW200635213A

Abstract

전역-통과 상태-가변 필터는 입력 프로그램 신호를 저, 중 및 고주파 대역 신호들로 프로세싱한다. 중주파 대역 신호는 저주파 및 고주파 대역 신호들에 대하여 추가의 반전 스테이지를 갖는다. 제1, 제2 및 제3 SDC(Scaled Detector Circuit) 각각은 각각의 주파수 대역 신호를 수신하도록 결합된 입력을 갖고 그 각각의 주파수 대역 신호를 버퍼링, 정류 및 필터링하여 출력으로서의 제어 전압을 형성하는 기능을 한다. 제1, 제2 및 제3 VCA(Voltage Control Amplifier)는 각각의 주파수 대역 신호들을 수신한다. 각 VCA는 제어 전압 입력을 갖는다. 각 VCA는 SDC 출력으로부터 그것의 제어 전압 입력에 제공되는 제어 전압의 증가에 응답하여 그것의 이득을 감소시킨다.

전역-통과 상태-가변 필터, 입력 프로그램 신호, 주파수 대역 신호, 제어 전압 입력, 반전 스테이지

Description

3-채널 상태-가변 압축기 회로{THREE-CHANNEL STATE-VARIABLE COMPRESSOR CIRCUIT}

도 1은 3 채널 상태 가변 압축기 회로의 블럭도.

도 2는 고주파 대역 신호, 중주파 대역 신호 및 저주파 대역 신호를 포함하는 3개의 개별적인 신호를 제공하기 위한 전역 통과 상태 가변 필터의 개략도.

도 3은 3-채널 스케일링 및 검출기 회로의 개략도.

도 4는 3-채널 전압 제어 증폭기 및 합산 회로의 개략도.

도 5a는 3-채널 전압 제어 증폭기 및 합산 회로의 SDC 및 VCA 부분들을 디지털적으로 모델링하기 위한 디지털 시스템의 개략 블럭도.

도 5b는 3-채널 전압 제어 증폭기 및 합산 회로의 상태-가변 필터, SDC 및 VCA 부분들을 디지털로 모델링하기 위한 디지털 시스템의 개략 블럭도.

<도면의 주요부분에 대한 부호의 설명>

110 : 입력 합산 및 댐핑 증폭기 회로

150 : 중간 노드

154 : 증폭기

130 : 제1 적분기

158 : 제2 연산 증폭기

본 출원은 미국 특허 5,510,752호로서 1996년 4월 23일자로 발행된 "A LOW INPUT SIGNAL BANDWIDTH COMPRESSOR AND AMPLIFIER CONTROL CIRCUIT"에 대해 1995년 1월 24일자로 출원된 제08/377,903호; 미국 특허 5,736,897호로서 1998년 4월 7일자로 발행된 "A LOW INPUT SIGNAL BANDWIDTH COMPRESSOR AND AMPLIFIER CONTROL CIRCUIT WITH A STATE VARIABLE ALL-PASS STATE VARIABLE FILTER"에 대해 1996년 4월 22일자로 출원된 제09/636,168호; "AN AUDIO BOOST CIRCUIT"에 대해 1999년 11월 22일자로 출원된 제09/444,541호; 및 "HARMONIC GENERATOR AND PRE-AMP"에 대해 2003년 8월 22일자 출원된 우선 가출원 번호 제60/497,095에 기초하여 2004년 8월 20일자로 출원된 정규출원 제10/923,461호에서 발견된 주제에 관한 정보를 제공한다. 여기에 인용된 모든 참고문헌들은 발명자 및 출원인이 동일하다. 상기 모든 출원들은 그 전체가 참고로서 본원에 포함되어 있다.

상기 참조된 특허 5,736,897호는 입력 프로그램 신호를 수신하고 그 입력 프로그램 신호를 프로세싱하여 LFRIPS(low band-pass signal), MFRIPS(mid-range band pass signal) 및 HFRIPS(high band-pass signal)을 포함하는 3개의 대역-통과 신호들을 합산 증폭기의 각 입력들에게 제공하는 전역-통과 상태 가변 필터로서 사용되는 상태-가변 필터를 도시하고 있다. 그 후 3개의 신호 성분들은 합산되고 그 출력에서 보상 신호로서 출력된다. 그리고 '897' 특허는 상기 참조된 미국 특허 5,510,752에 처음 도입된 "압신기(Compander)" 회로에 의해 프로세싱되는 보상 신호를 도시한다. 897 참고문헌의 압신기 회로는 본 출원에서 사용된 동일한 전압 제어형 증폭기를 사용하지만, 압신기 회로는 복합 출력 신호의 중심 주파수를 이동시키는 피드백 루프를 갖는다. 본 발명의 회로는 3개의 전압 제어형 증폭기들을 사용하여 3개의 각 채널들의 이득을 제어하지만 그들은 채널들의 대역폭 또는 중심 주파수들을 제어하도록 설계되지 않고 압신기 회로가 사용되지 않는다. 상기 참조된 출원 제09/444,541호는 오디오 부스트 회로를 구동하는 상태-가변 필터의 출력에서의 보상 신호를 도시한다.

음악 재생시, 재생 내에서 발생하는 반복된 소란한 음은 청취자가 때때로 억제하거나 감쇠시키도록 선택할 수 있는 효과이다. 그러한 음은 전형적으로 공연으로부터 나오는 평균 톤들보다 더 크고 따라서 더 소란하다. 큰 드럼의 주기적인 음이, 저주파 대역에서 발생하는 그러한 음의 예이다. 심볼들의 주기적인 충돌은 오디오 범위의 고주파 단부에서의 음의 펄스의 예를 제공한다. 음악 스코어의 평균 레벨보다 매우 소란한 음들은 자동 이득 제어 또는 감쇠에 의해 보상될 수 있지만, 자동 이득 제어에 의해 제공되는 감쇠가 오디오 스펙트럼에 걸치는 광대역이면, 억제될 필요가 없는 정보가 고 진폭 외란과 함께 소실된다.

상술한 문제점들 및 다른 문제점들은 본원에 개시된 3채널 상태 가변 압축기 회로를 사용하여 극복된다. 본 발명의 실시예에 따르면, 3채널 상태 가변 압축기 회로는 비교적 큰 외란을 검출하고 외란을 프로세싱하는 증폭기의 전자 이득을 감 소시킴으로써 그러한 외란들을 자동적으로 억제하는데 사용된다. 다른 실시예들에 따르면, 외란을 포함하는 수신된 프로그램 신호는 전역 통과 상태-가변 필터를 사용하여 고주파 대역, 중주파 대역 및 저주파 대역을 포함하는 3개의 주파수 대역들로 프로세싱되고, 소란한 음이 우세한 대역은 기타 2개의 채널들과 독립적으로 그 채널의 이득을 감쇠시키기 위해 자동적으로 검출된다. 또 다른 실시예에 따르면, 소란한 음들이 들어오는 것은 소란한 음 또는 방해가 주기적일 필요 없이 선택적으로 검출되고 감쇠된다. 방해 또는 소란한 음의 스펙트럼 전력은 3개 이상의 채널들, 또는 방해나 소란한 음의 스펙트럼 에너지가 상주하는 주파수 대역에 의존하는 전역 통과 필터의 출력인 주파수 대역들에서 프로세싱된다.

본 발명, 및 그것의 바람직한 실시예들에 대한 상세는 첨부 도면들을 참조하여 더 이해될 것이다.

도 1은 3 채널 상태 가변 압축기 회로(10)의 블럭도이다. 가상 블럭(12)은 입력 단자(16)에서 신호선(14)을 통해 도착하는 IPS(input program signal)를 수신하여 프로세싱하도록 결합된 입력을 갖는 전역-통과(또는 3-채널) 상태-가변 필터를 나타낸다. IPS 신호는 레코드 체인저의 스타일러스, 또는 판독-헤드, 또는 테이프, 디스크 또는 고체 레코더(예를 들어, MP3 플레이어 등)의 픽오프(pick-off)로부터 나오는 신호 등의 로우-레벨 초기 소스 광대역 오디오 신호이다.

상태-가변 필터는 IPS를 단자(18, 20, 22)에서 출력되는 3개의 주파수 범위 입력 프로그램 신호들로 프로세싱한다. 각 개별적인 출력 신호는 IPS의 전체 주파 수 스펙트럼 내의 소정 주파수 대역 또는 범위로 제한되는 입력 IPS로부터의 스펙트럼 정보를 갖는 IPS의 대역폭 제한부를 포함한다. 3개의 신호들은 출력 단자(18)에서 HFRIPS(High Frequency Range Input Program Signal), 출력 단자(20)에서 MFRIPS(Mid-Frequency Range Input Program Signal) 및 출력 단자(22)에서 LFRIPS(Low-Frequency Range Input Program Signal)을 가진다.

가상 블럭(24)은 제1, 제2 및 제3 VCA(Voltage Controlled Amplifier) 회로(26, 28, 30)를 포함하는 3-채널 VCA(Voltage Controlled Amplifier)를 둘러싸고 있다. 3개의 VCA 회로들 각각은 VCA 신호 입력(34, 36, 38), VCA 제어 신호 입력(40, 42, 44) 및 각각의 VCA 출력(46, 48, 50)을 갖는다. 가상 블럭(52)은 3-채널 SDC(Scaled Detector Circuit)를 둘러싼다. 3개의 SDC 회로들은 고주파 SDC(54), 중주파 SDC(56) 및 저주파 SDC(58)이다. 가상 블럭(52) 내의 3개의 SDC 회로들의 각각은 3 채널 상태 가변 필터(12)의 3개의 출력 신호들 중 하나를 샘플링, 스케일링, 정류 및 필터링하도록 접속된다. 고주파 SDC(54)는 단자(18)에서 HFRIPS를 샘플링하도록 접속된다. 중주파 SDC(56)는 단자(20)에서 MFRIPS를 샘플링하도록 접속된다. 저주파 SDC(58)는 단자(22)에서 LFRIPS를 샘플링하도록 접속된다.

HFRIPS를 프로세싱하기 전에, 고주파 SDC(54)는 그 출력(60)으로부터 단자(40)에서의 제1 VCA 제어 신호 입력으로 HFRGCS(High-Frequency Range Gain Control Signal)을 출력한다. 중주파 SDC(56)는 출력(62)으로부터 단자(42)에서의 제2 VCA 제어 신호 입력으로 MFRGCS(Mid-Frequency Range Gain Control Signal)을 출력한다. LFRIPS를 프로세싱한 후, 저주파 SDC(58)는 출력(64)으로부터 단자(44) 에서의 제3 VCA 제어 신호 입력으로 LFRGCS(Low-Frequency Range Gain Control Signal)을 출력한다.

가상 블럭(24)으로 다시 되돌아가면, 제1 VCA 신호 입력(34)은 단자(18)에서 HFRIPS에 접속된다. 제2 VCA 신호 입력(36)은 단자(20)에서 MFRIPS에 접속된다. 제3 VCA 신호 입력(38)은 단자(22)에서 LFRIPS에 접속된다.

제1, 제2 및 제3 VCA는 그들 각각의 이득 제어 입력들(40, 42, 44)에서의 그들 각각의 이득 제어 신호들에 응답하고, 그들의 신호 입력들(34, 36, 38)에서의 그들의 대응하는 HFRIPS, MFRIPS 및 LFRIPS에 응답하여, 제1 VCA 출력(46)에서의 GCHFRIPS(Gain Controlled High-Frequency Range Input Program Signal), 제2 VCA 출력(48)에서의 GCMFRIPS(Gain Controlled Mid-Frequency Range Input Program Signal) 및 제3 VCA 출력(50)에서의 GCLFRIPS(Gain Controlled Low-Frequency Range Input Program Signal)을 포함하는 3개의 출력 신호들을 제공한다.

블럭(70)은 제1 입력(74), 제2 입력(76) 및 제3 입력(78)을 갖는 합산회로를 나타낸다. 각각의 개별적인 합산 회로 입력은 대응하는 VCA 제1, 제2 및 제3 출력(46, 48, 50)에 결합되어 GCHFRIPS, GCMFRIPS 및 GCLFRIPS 신호들을 더하여 그 합을 제공하고 이러한 신호들의 합을 합산 회로 출력(80)에서 COS(Composite Operating Signal)로서 출력한다.

블럭(82)은 COS를 수신하기 위해 입력(84)이 합산 증폭기 출력(80)에 결합된 파워 증폭기를 나타낸다. 파워 증폭기 출력(86)은 스피커 신호 입력(90)에서 스피커(88)에 결합된다. 스피커(88)는 파워 증폭기 출력(86)으로부터의 출력 신호를 사용하여 소란하거나 일시적인 방해들이 3-채널 상태-가변 압축기 회로(10)에 의해 억제된 출력 프로그램 신호를 생성한다.

전역-통과 상태-가변 필터 설계

이제 도 2를 참조하면, 가상 블럭(100)은 버퍼 증폭기로서 작용하고 레코더들, 레코더 체인저들, DVD들 및 CD 체인저들 등(도시하지 않음)과 같은 소스들(그러나 이에 제한되지 않음)로부터의 신호선(14)에 있는 정규 IPS 신호에 매칭하는 임피던스를 제공하는 유니티 이득 전압 폴로워를 나타낸다. 버퍼 증폭기는 그것의 입력 단자(102)에서 입력을 수신한다. 버퍼 증폭기 출력(104)은 전역-통과 상태 가변 필터 입력 단자(16)에 접속된다. 연산 증폭기(105)는 전형적으로 텍사스 인스트루먼트 TL072와 등가인 증폭기이다. 유니티 이득은 핀(1)에서의 증폭기 출력과 핀(2)에서의 그것의 반전 입력 사이의 접속에 의해 제공된다. 캐패시터(106)는 신호 입력서의 임의의 직류를 차단하고 저항기(108)는 입력 신호를 접지로 참조한다.

가상 블럭(12) 내의 전역-통과 상태 가변 필터는 가상 블럭(110) 내의 입력 합산 및 댐핑 증폭기를 갖는다. 입력 합산 및 댐핑 증폭기는 전역-통과 상태 가변 필터 입력(16)으로부터의 IPS를 수신하도록 결합된 제1 입력(112)을 갖는다. 제2 입력(114)은 신호선(116)으로부터의 LFRIPS를 수신하도록 결합되고, 제3 입력(118)은 신호선(120)으로부터의 MFRIPS를 수신하도록 결합된다. 입력 합산 및 댐핑 증폭기(110)는 신호선(126)을 통해 단자(124)에서의 그것의 출력으로서의 HFRIPS를 전역-통과 상태-가변 필터 출력 단자(18)의 제1 출력에 제공한다.

보다 상세한 실시예에서는, 전역-통과 상태 가변 필터(12)는 입력(132)이 신호선(126)을 통해 입력 합산 및 댐핑 증폭기 출력(110)으로부터의 HFRIPS를 수신하도록 결합된 제1 적분기(130)를 더 가지는 것을 특징으로 한다. 제1 적분기는 신호선(120)을 통해 입력 합산 및 댐핑 증폭기(110)의 제3 입력(118)에 MFRIPS를 제공하는 출력(134)을 갖는다.

제2 적분기(140)는 제1 적분기 출력(134)로부터의 MFRIPS를 수신하도록 결합된 입력(142)을 갖는다. 제2 적분기(140)는 또한 신호선(116) 상으로 LFRIPS를 출력하는 출력(144)을 가진다. MFRIPS는 전역-통과 상태 가변 필터(12)에서 사용되는 연산 증폭기들에 의해 제공된 신호들의 반전에 의해 HFRIPS 및 LFRIPS 신호 성분들에 대하여 위상이 반전된다. HFRIPS 및 LFRIPS에 대하여 MFRIPS에 제공되는 반전은 전역-통과 상태 가변 필터에 의해 생성된 음악의 질에 결정적이다.

입력 합산 및 댐핑 증폭기 회로(110)는 제1 및 제2 저항기(146, 148)로 이루어진 저항 분배기를 가진다. 제1 및 제2 분배기 저항기들은 입력(118)과 접지 사이에 직렬로 접속된다. 제3 입력(118)에서 수신되는 MFRIPS의 일부는 제1 및 제2 저항기들 사이의 중간 노드(150)로부터 탭오프(tap off)된다. 중간 노드(150)에서 얻어진 MFRIPS의 일부는 댐핑용 증폭기(154)의 비반전 입력(152)에 결합된다. 증폭기(154)의 출력은 제1 적분기(130) 내의 제2 연산 증폭기(158)의 마이너스 입력(156)에 결합되는 HFRIPS이다. 제1 적분기(130)는 HFRIPS를 반전 및 적분한다.

제1 적분기(130)는 HFRIPS 신호를 적분하여 제1 적분기 출력(134)에서 중간-범위 대역-통과 신호 MFRIPS를 제공한다. 중간-범위 대역-통과 신호 MFRIPS는 신 호선(120)을 통해 입력 합산 및 댐핑 증폭기 회로(110)의 제3 입력(댐핑 입력)(118)으로, 중간-범위 대역-통과 출력(20)으로, 그리고 제2 적분기 입력(142)으로 제공된다. 입력 저항기(166)는 제2 적분기(140) 내의 제3 연산 증폭기(170)의 마이너스 입력(168)에 MFRIPS를 결합시킨다.

제2 적분기(140)는 신호선(120)에서 중간-범위 대역-통과 신호 MFRIPS를 적분하여 제2 적분기 출력 단자(144)에 저주파 범위 신호 LFRIPS를 제공한다. LFRIPS는 저항기(172) 및 신호선(116)을 통해 입력 합산 및 댐핑 증폭기 회로(110)의 제2 입력(114)에 결합된다.

입력 합산 및 댐핑 증폭기 회로(110) 내의 저항기들(146, 148)의 비율은 상태-가변 필터의 "Q"를 정의한다. 저항기(146, 148)의 비율이 높을수록 Q가 높다. 도 1, 2, 및 3의 전역-통과 상태-가변 필터(12)의 Q는 전형적으로 오디오 애플리케이션에 대해서는 0.5 내지 2의 범위에 있다. 상태-가변 필터의 목적 중 하나는 위상 시프트 및 이득을 설정하여 중간-범위 대역-통과 주파수 신호가 저주파 대역 및 고주파 대역에서의 신호 성분들과 약 180도 위상이 어긋나도록 하는 것이다. 댐핑 저항기들의 비율, 증폭기들과 적분기의 이득과 차단 주파수는 원하는 Q와 대역-통과를 위해 설정된다.

도 1 및 도 2의 전역-통과 상태-가변 필터(12)의 회로는 0 내지 20,000 Hz의 범위에 걸친 주파수 공간에서, 입력 프로그램 신호의 저주파 신호 성분들에 대하여 IPS의 고주파 신호 성분들의 총 360도의 위상 시프트를 얻도록 성분값들을 조정함으로써 조정될 수 있다. 고주파 성분들은 저주파 성분들에 대하여 360도의 위상 시프트를 얻는다. 전역-통과 상태 가변 필터(12)는 또한 20 Hz에서 약 2.5ms 시간 지연을 얻도록 조정되는 시간 지연을 제공한다. 20 Hz 성분들은 고주파 성분들에 대하여 물리적으로 2.5 ms까지 실시간으로 지연된다.

도 2, 및 리액턴스 챠트를 다시 참조하면, 검사는 제1 적분기(130)에 대한 차단 주파수가 약 2.24 KHz가 되는 것을 보여줄 것이다. 제2 적분기(140)에 대한 차단 주파수는 3 dB/옥타브에서 224 Hz로 약 10배 낮다. 도 2의 회로의 Q는 이하의 수학식 1로 근사화된다.

Q=(R1+R2)/3R2 = 0.67

여기서, 도 2에 도시된 바와 같이 R1은 저항기(146)이고 R2는 저항기(148)이다. 회로를 발견적으로 보면, 제1 적분기(130) 내에서, 중간-범위 대역-통과 증폭기 캐패시터(174)(C1=0.0033 ㎌)에 대한 보다 작은 캐패시턴스의 보다 높은 리액턴스는 캐패시터(176)(C2=0.033 ㎌)를 갖는 제2 적분기(140) 내에서의 낮은 범위 대역-통과 증폭기의 주파수보다 낮은 주파수들에서 증폭기의 이득을 보다 높은 값들로 설정한다. 또한, 제1 적분기(130)는 단일 전극 필터라는 것을 알 수 있다. 댐핑 저항기들(146, 148)로의 피드백 신호 MFRIPS에 의해 중간-범위 주파수 대역에서의 Q가 제어된다.

일반적으로, 대역-통과 필터의 Q는 중심 주파수에 의해 분할되는 대역폭으로서 정의된다. 도 2의 상태-가변 필터의 설계는 "The Active Filter Handbook" by Frank P.Tedeschi, pg 178-182, Tab Books Inc. of Blue Ridge Summit, Pa., 17214 문서에 개시되어 있지만, 이 참고문헌은 제1, 제2 및 제3 눈금있는 검출기 회로들(Scaled Detector Circuits)에, 그리고 또한 제1, 제2 및 제3 전압 제어형 증폭기에 접속되어 3개의 채널 압축기 회로를 형성하는 상태-가변 필터의 3개의 출력들을 도시하지 않는다.

도 1 및 도 2의 전역-통과 상태-가변 필터(12)의 설계 목적은 대략 240 Hz에서 제1 차단 주파수를 갖고, 제1 차단 주파수의 약 10배인 2.24 KHz에서 제2 차단 주파수를 갖는 것이다. 낮은 차단 주파수 fc는 수학식 2로 정의된다.

fc = 1/2πRC2

여기서, R 및 C2는 저항기(166) 및 캐패시터(176)의 값이다. 높은 차단 주파수는 수학식 3으로 설정된다.

fc = 1/2πRC1

여기서, R과 C1의 값은 저항기(180)와 캐패시터(174)의 값들이다. Q가 선택되면, 저항기(156)에 대한 저항기(154)의 비율이 상기 식으로부터 계산될 수 있다. 도 1 및 도 2의 전역-통과 상태-가변 필터의 경우, 상기 인용된 미국 특허 4,638,258호로부터 원하는 이득 대역폭 응답 곡선이 무엇이 될지를 인지함으로써 0.67의 Q가 선택되었다. 회로는 SPICE 등의 컴퓨터 보조 분석 프로그램을 사용하여 모델링되었다. 차단 주파수들은 상기 인용된 미국 특허 4,638,258호의 정보로부터 추정되었다. 초기 성분값들은 유효 컴포넌트들에 기초하여 선택되었다. 리 액턴스 챠트는 일단 값들 중 하나가 알려지면 필요한 남은 값의 빠른 근사화를 위해 사용될 수 있다. 도시된 회로는 700 Hz에서 중심 주파수의 초기 목표치를 가졌다. 중심 주파수에서, 최초의 이득은 대략 -1 dB 또는 1 미만이다. 도시된 값들을 가지고 LFRIPS 및 HFRIPS의 진폭을 약 15 dB만큼 조정하기 위해 2개의 조정 폿(도시하지 않음)이 사용되었다.

상태-가변 필터(12)의 출력들 HFRIPS, MFRIPS 및 LFRIPS는 3개의 독립 상태 변수들을 나타낸다. 상기 인용문 "The Active Filter Handbook" by Frank P. Tedeschi, at pages 178-182에 제안된 바와 같은 대역-통과 및 이득을 조정하는 절차는 캐패시터(174)와 캐패시터(176)의 값이 동일하도록 설정하고 저항기(180 및 166)를 조정하여 원하는 Q를 얻는 것이다.

3-채널 SDC (Scaled Detector Circuit)

도 3은 제1, 제2 및 제3 SDC(Scaled Detector Circuit)의 개략도이다. 회로들은 도시된 실시예에서 동일하므로, 가상 블럭(54) 내의 단지 하부 회로들 또는 채널만이 설명될 필요가 있다. 가상 블럭들(56, 58) 내의 SDC 채널들은 동일한 방식으로 동작한다. 각 SDC는 각각의 FRIPS(frequency range input program signal)를 수신하여 FRIPS를 스케일링, 정류 및 필터링하여 각각의 제1, 제2 및 제3 RGCS(Range Gain Control Signal)을 제공하도록 결합된 입력(18, 20, 22)을 갖는다. 도 3에 도시된 입력들(18, 20, 22)는 도 1, 도 2 및 도 4에 도시된 동일한 노드들과 각각 공통이다.

가상 박스(184)는 단자(18)에 결합된 입력 단자를 갖는 버퍼 증폭기를 둘러 싼다. 버퍼 증폭기(184)는 단자(18)를 통해 FRIPS 신호를 수신하고 단자(186)에서 반전된 출력 FRIPS 신호를 제공한다. SDC(54)의 경우의 FRIPS는 HFRIPS이다. 버퍼 증폭기(184)는 증폭을 제공하여 HFRIPS를 버퍼링하고 가상 블럭(194)의 입력(187)에 각각의 BFRIPS(Buffered Frequency Range Input Program signal)을 제공한다. 입력(187)에 결합된 신호는 HFRBFRIPS(High Frequency Range, Buffered Frequency Range Input Program Signal)이다. 가상 블럭(184) 회로 내의 SDC 버퍼 증폭기의 이득은 저항기(190)의 값에 의해 분할된 가변 저항기(188)의 비율에 의해 정의된다. 도시된 부분들은 최대 약 25의 이득을 제공한다.

도 3의 가상 블럭(194)은 SDC(54) 회로의 검출기 부분을 포함한다. 가상 블럭(194) 내의 회로는 내셔널 반도체 출원 노트(National Semiconductor's Application Notes) AN31-11에서 특징지어진 것과 유사한 종래 고속 정류기 회로이고 그것은 노트 LB8-1에 기재되어 있다. 그 노트는 회로를 고성능 정밀 반파 정류기로서 특징화하고, LM101A 연산 증폭기를 사용하는 경우에, 그 회로가 0에서 100 킬로헤르츠로 확장하는 주파수 범위에 걸쳐 1% 정확성을 갖고 정류를 제공한다는 것을 진술한다. 노드(186)에서의 입력 전압이 플러스로 진동하면, 연산 증폭기 출력(196)의 출력은 마이너스로 진동하고 접지 아래로의 포워드 다이오드 드롭시 포워드 바이어스된 다이오드(198)에 의해 즉시 클램핑된다. 다이오드(200)는 약간 역바이어스된다. 캐패시터(202) 및 저항기(204)는 저역 통과 수동 필터를 형성한다.

입력(187)에서의 전압이 플러스 방향으로 접지 이상으로 상승하면, 전류는 저항기(206)로 들어가서 연산 증폭기(210)로의 마이너스 입력에서의 전압을 접지보다 높게 상승시키려고 한다. 이 노드에서의 전압이 상승하기 시작하면, 증폭기(210)는 다이오드(198)를 통해 저항기(206)로 통과하는 모든 전류를 이동시키기 위해 필요한 마이너스로 진행하는 전압(negative going voltage)을 노드(196)에 제공하여 증폭기(210)의 핀(6)에서의 전압을 접지 전위로 또는 거의 접지 전위로 유지한다. 본질적으로 저항기(206)에 걸리는 모든 전류는 저항기를 통해 증폭기(210)의 반전 입력(208)으로 전달되고 포워드 바이어스된 다이오드(198)를 통해서 그리고 저항기(212)를 통해서 유출된다. 단자(187)로의 입력이 마이너스로 진동하면, 다이오드(198)는 백바이어스되고 비도통된다. 증폭기의 출력은 플러스 방향으로 상승하기 때문에 포워드 바이어스 다이오드(200)는 저항기(212)에 전류를 제공하고, 캐패시터(202)에 전류를 충전하고 저항기(204)에 걸리는 출력 단자(60)에서의 전압이 상승시킨다. 증폭기(210)의 출력(196)에서의 전압은 저항기(212)를 통해 흐르는 전류가 입력 저항기(206) 밖의 전류와 동일할 때까지 상승한다. 이득은 가상 블럭(194)의 회로예에서 대략 5의 값으로 설정되는 입력 저항기(206)에 의해 분할된 저항기(212)의 비율이다. 이득이 높을수록, 마이너스로 진행하는 신호가 노드(186)로부터 입력되는 경우에 다이오드(200)의 포워드 드롭이 덜 중요해진다는 것을 알 수 있다. 캐패시터(202) 및 저항기(204)에 의해 형성된 저역 통과 필터는 SDC(54) 출력 단자(60) 상에 출력되는 정류 신호를 평활화한다. 가상 박스(56)의 SDC 회로는 단자(62)에 그것의 출력을 갖고, 가상 박스(58)의 SDC 회로는 단자(64)에서 그것의 출력을 가지며, 각각은 개별적인 제1, 제2 및 제3 RGCS(Range Gain Control Signal)를 제공한다.

3-채널 VCA (Voltage Controlled Amplifier)

이제 도 4를 참조하면, 가상 블럭(24)은 제1, 제2 및 제3 VCA(Voltage Controlled Amplifier) 회로(26, 28, 30)를 포함하는 3-채널 VCA(Voltage Controlled Amplifier)를 둘러싼다. 3개의 VCA 회로들의 각각은 VCA 신호 입력(34, 36, 38), VCA 제어 신호 입력(40, 42,44) 및 각각의 VCA 출력(46, 48, 50)을 가진다.

가상 블럭(24)은 도 1에 도시된 3-채널 VCA(Voltage Controlled Amplifier)를 둘러싼다. 3-채널 VCA는 제1, 제2 및 제3 VCA(Voltage Controlled Amplifier) 회로(26, 28, 30)를 포함한다. 각 VCA는 각각의 FRIPS를 수신하도록 결합된 각각의 신호 입력(34, 36, 38), 각각의 RGCS를 수신하도록 결합된 각각의 제어 전압 입력(40, 42, 44), 및 VCA 출력들(46, 48, 50)에서 제1, 제2 및 제3 이득 제어형 주파수 범위 입력 프로그램 신호를 각각 제공하는 각각의 출력(46, 48, 50)을 갖는다. 각 VCA는 그것의 제어 전압 입력(40, 42, 44)에 인가된 제어 전압의 증가에 응답하여 단의 이득을 감소시키면서, 46, 48, 50 등의 그것의 각각의 출력들에서 각각의 GCFRIPS(Gain Controlled Frequency Range Input Program Signal)을 제공하는 것을 특징으로 한다.

가상 블럭(24) 내에 있는 3개의 VCA 채널 회로(26, 28, 30)의 각각은 동일하다. 따라서 가상 블럭(26) 내의 VCA 회로 하나만 설명될 것이다. 대안의 제1 실시예에서, 각 VCA는 THAT Corporation; 734 Forest Street; Marlborough, Massachusetts 07152; USA로부터 입수가능한 유형 2150A 전압 제어형 증폭기(216)이다. VCA(216)은 가상 블럭(26)에 도시된 바와 같이 신호 전압 입력(34), 제어 전압 입력(40) 및 출력(46)을 갖는다. 연산 증폭기(217)는 전류 전압 변환기로서 동작하도록 구성된다. THAT Corporation은 여러 구성의 VCA 컴포넌트를 공급하고 이들중 하나 이상은 외부 증폭기(217)의 사용을 허가한다. 도시된 바와 같이, 증폭기(217)는 실제적으로 접지 전압에서 노드(219)의 전압을 홀딩하는데 필요한 출력 전압을 제공한다. U1의 단자(8)에서 증폭기의 반전 단자(6)로 흐르는 전류는 충분한 진폭의 단자(46)의 전압을 마이너스로 만들어 저항기(221)을 통하여 노드(219)로 들어오는 모든 전류를 추출한다. 따라서 46에서의 출력 전압은 VCA(16)의 핀(8)으로부터 노드(219)로의 전류와 저항기(221) 값의 곱이다.

신호 전압 입력(34)은 단자(18)로부터의 HFRIPS를 수신하도록 결합된다. 제어 전압 입력(40)은 도 1 및 도 3의 SDC(54)의 단자(60)로부터의 HFRGCS를 수신하도록 결합된다. GCHFRIPS(Gain Controlled High-Frequency Range Input Program Signal)은 출력 단자(46)으로부터 합산 회로(70)의 GCHFRIPS 입력(74)으로 출력된다.

도 4에 도시된 THD TRIM 조정(총 고조파 왜곡)은 전형적으로 U2 VCA 2150A 내의 2개의 내부 전류원의 전류값들을 조절하는데 사용되는 가변 저항기(218)이다. 이러한 조정은 일반적으로 고조파 왜곡 분석기의 사용을 요구하는 팩토리 조정(factory adjustment)이다. THD TRIM을 조정함으로써, 0.02만큼 낮은 고조파 왜곡의 값들이 얻어진다.

대안의 VCA 회로

광감지 저항기 또는 포토셀을 LED(light emitting diode)와 조합하면 2150A를 대신할 수 있다. 그러한 구성에서의 LED는 RGCS 입력 신호 전압을 LED 구동 전류로 변환하도록 스케일링되는 입력 버퍼 증폭기(도시하지 않음)에 의해 구동될 것이다. 광감지 저항기 또는 포토셀은 VCA의 기능을 수행할 증폭기 회로(도시하지 않음) 내의 입력 또는 피드백 저항기 위치에 존재할 것이다. 입력 버퍼로 입력되는 신호는 SDC(54, 56, 58) 등의 각각의 SDC로부터의 각각의 제1, 제2 또는 제3 RGCS(Range Gain Control Signal)가 될 것이다. 신호 버퍼의 출력은 광 출력의 변화에 따라 광감지 저항기의 저항이 변하게 함으로써 증폭기의 이득을 변경시킬 것이다. 증폭기로의 입력은 HFRIPS, MFRIPS 또는 LFRIPS 등의 입력 신호에 의해 구동될 것이다.

다이오드를 통하는 전류가 증가되면, 그 밝기가 증가되어 광감지 저항기 또는 포토셀의 저항을 감소시킨다. 다이오드를 통하는 구동 전류와 광감지 저항기 또는 포토셀의 저항 사이의 관계는 선형이 아닐 가능성이 있다. 2150A 등의 고체 전압 제어형 증폭기가 많은 내부 다이오드들, 및 신호 상에서의 잡음을 증가시킬 것 같은 잠재적으로 비선형인 컴포넌트들을 갖기 때문에 신호 상에서의 잡음이 감소될 것이라고 생각된다.

합산 회로

도 4는 가상 블럭(70)을 포함한다. 가상 블럭(70) 내의 회로는 제1, 제2 및 제3 입력(74, 76, 78)을 갖는 합산 회로이다. 제1, 제2 및 제3 입력들은 GCHFRIPS, GCMFRIPS 및 GCLFRIPS 신호들을 각각 수신하도록 결합된다. 합산 증폭기(70)는 GCHFRIPS, GCMFRIPS 및 GCLFRIPS 신호들을 더하여 합산 회로 출력(80)에서 COS(Composite Operating Signal)를 형성 및 출력한다. 합산 회로(70)는 연산 증폭기(238)를 갖는다. 연산 증폭기(238)는 반전 입력(240) 및 접지와 출력 단자(80)에 접속된 비반전 입력(242)을 갖는다. 제1 입력 저항기(244), 제2 입력 저항기(246), 제3 입력 저항기(248), 및 캐패시터(252)와 병렬인 피드백 저항기(250)를 사용하여 합산 회로(70)를 형성한다. 3개의 저항기들의 각각은 개별적인 제1 및 제2 단부를 가진다. 합산 회로 제1 입력(74)은 제1 입력 저항기(244)의 제1 단부에 접속된다. 합산 회로 제2 입력(76)은 제2 입력 저항기(246)의 제1 단부에 접속된다. 합산 회로 제3 입력(78)은 제3 입력 저항기(248)의 제1 단부에 접속된다. 피드백 저항기(250)의 제1 입력은 합산 회로 출력 단자(80)에 접속된다. 제1 입력 저항기(244)의 제2 단부, 제2 입력 저항기(246)의 제2 단부, 제3 입력 저항기(248)의 제2 단부 및 피드백 저항기(250)의 제2 단부는 연산 증폭기 반전 입력(240)에 각각 접속된다. 저항기(250)와 결합된 캐패시터는 COS에 대한 소정의 차단 주파수 및 롤오프(roll off)를 제공한다. 연산 증폭기 출력 단자(80)는 COS(Composite Output Signal)에 대한 합산 회로 출력 단자이다.

디지털 신호 처리

도 5a는 3개의 채널 상태 가변 압축기 회로, 및 IPS 신호를 프로세싱하기 위한 도 1, 도 2, 도 3 및 도 4의 아날로그 처리를 대신한 처리를 도시하는 블럭도이다. IPS는 3개의 FRIPS(Frequency Range Input Program Signal(s))을 제공하기 위 해 전역-통과 상태-가변 필터(12)(도 1 및 도 2)에 의해 프로세싱된다. 각각의 신호 FRIPS는 개별적인 주파수 범위 또는 대역에 한정된다. 도 1, 도 2, 도 3 및 도 4의 아날로그 회로의 경우에서와 같이, 3개의 신호들은 HFRIPS(High Frequency Range Input Program Signal), MFRIPS(Mid-Frequency Range Input Program Signal), 및 LFRIPS(Low-Frequency Range Input Program Signal)를 포함한다. 3개의 FRIPS의 각각은 그 후 ADC(Analog to Digital Converter)(168)에 결합된다. 도면은 단일 ADC를 도시하지만, 3개의 신호 각각은 ADC가 이어지는 순차 정류기(sequential commutator) 또는 다중화기에 의해, 또는 각각의 ADC 회로를 각각 출력하는 3개의 샘플 및 홀드 회로들에 의해 샘플링될 수 있음을 이해해야 한다. 도 5a에 도시된 바와 같이, ADC(168)는 3개의 FRIPS의 각각을 순차 샘플링한다. 블럭(168)의 좌측에 있는 ADC(analog to digital converter) 입력은 HFRIPS, MFRIPS 및 LFRIPS 신호들을 수신하고 샘플링하여 DIPS(digitized input program signal) 값들의 프레임들의 시퀀스로 변환하도록 결합된다. DIPS 값들의 각 프레임은 DFRIPS(Digital Frequency Range Input Program Signal values)의 3개의 스트림으로부터의 프레임 샘플에서 얻어진 디지털화된 HFRIPS, MFRIPS 및 LFRIPS 신호의 샘플링 값을 포함한다. 각각의 DFRIPS는 상태-가변 필터(12)의 전처리에 의해 각각의 주파수 범위로 제한된다.

3개의 FRIPS 신호들의 순간적인 값들의 프레임 또는 3개의 엘리먼트 값들의 세트의 연속 시리즈는 각 세트 또는 프레임 샘플들에 대한 디지털 값들로서 ADC에 의해 제공된다.

클럭(170)으로부터의 클럭 입력에 의해 샘플 레이트가 결정된다. 최소 클럭 레이트는 일반적으로 44 KHz이다. 종래의 언제나 입수가능한(off the shelf) ADC들은 그 레이트의 2배로 클럭킹되고 보다 높은 레이트가 가능하다. 샘플링된 값들은 버스(172)로 전달되는데, 버스(172)로부터 그 값들이 신호 프로세싱 작업을 위해 특별히 고안된 컴퓨터 내의 컴포넌트들에 의해 또는 가상 블럭(176)으로서 도시된 신호 프로세싱 소프트웨어를 실행하는 컴퓨터(174)로 인터럽트 시간에 전달된다. 신호 프로세스 내의 각 에뮬레이션된 SDC는 HFRIPS, MFRIPS 및 LFRIPS 등의 각각의 DFRIPS(Digital Frequency Range Input Program Signal)를 수신, 스케일링, 정류 및 필터링하여 각각의 제1, 제2 및 제3 DRGCS(Digital Range Gain Control Signal)을 제공하도록 결합된 입력을 가진다.

블럭(176)의 신호 프로세싱 소프트웨어는 제1, 제2 및 제3 SDC(Scaled Detector Circuit)의 기능을 수행하도록 맞추어진다. 각 SDC는 개별적인 HFRIPS, MFRIPS 또는 LFRIPS 등의 각각의 FRIPS를 수신하여 FRIPS를 스케일링, 정류 및 필터링하여 그들 각각의 RGCS(Range Gain Control Signal)에 대한 각각의 제1, 제2 및 제3 디지털 값들을 레지스터들의 세트에 제공하도록 결합된 입력을 갖는다.

블럭(176)의 신호 프로세스 내의 각 에뮬레이션된 VCA는 각각의 DFRIPS를 수신하도록 결합된 디지털 신호 입력, 각각의 DRGCS를 수신하도록 결합된 각각의 제어 디지털 신호 입력, 및 디지털화된 제1, 제2 및 제3 DGCFRIPS(Digital Gain Controlled Frequency Range Input Program Signal) 값들의 각각의 프레임들을 제공하는 각각의 출력을 가진다. 각 에뮬레이션된 VCA는 또한 각각의 RGCS를 나타내 는 제어 전압의 일련의 디지털 값들을 수신하기 위한, VCA 입력으로서 동작하는 각각의 레지스터를 갖는다. 3개의 에뮬레이션된 VCA의 세트는 3개의 값 세트들의 일련의 슬라이스들 또는 프레임들로서 출력된다. 각 프레임은 제1, 제2 및 제3 GCFRIPS(Gain Controlled Frequency Range Input Program Signal)에 대한 디지털화되고 이득 제어된 진폭 값들을 포함한다.

각 프레임 또는 슬라이스에서의 3개의 값들은 레지스터 또는 축적기 출력에서 COS(Composite Operating Signal)의 샘플 값을 제공하기 위한 합산 축적기인 신호 프로세스 내에 있다. 합산 Ckt 프로세스 또는 에뮬레이션은 제1, 제2 및 제3 디지털 입력을 갖는다. 각 디지털 입력은 각각의 DGCFRIP를 수신하도록 결합된다. 각 데이터 프레임 내에 각각의 3개의 값들을 축적한 후, 그 합이 신호선(180)을 통해 DAC(183)로 출력된다. DAC(183)는 차례로 수신된 각 DCOS 값을 아날로그 COS(composite output signal)로 변환하는 디지털 아날로그 변환기이다.

신호 처리 소프트웨어(176) 및/또는 LSI 디바이스(도시하지 않음) 등의 하드웨어의 개발은 일반적으로 도 1 내지 도 4의 아날로그 등가물에 대해 서술된 명세서로부터의 소프트웨어 또는 하드웨어를 제공하는 소프트웨어 및 컴포넌트 제공자들에게 아웃소싱된다.

도 5b는 디지털 컴퓨터 또는 LSI 디바이스(도시하지 않음)에서의 동작을 위해 3 채널 상태 가변 압축기 프로세스를 에뮬레이션하는 도 1, 도 2, 도 3, 및 도 4의 아날로그 회로의 제2 및 가상의 모든 디지털 대안 실시예를 도시한다. 도 5b의 블록도에서는, 도 5a의 토폴로지에서 사용하기 위한 소프트웨어 요건에 전역-통 과 상태-가변 필터(12)의 설계서가 부가되며, 단계는 설계될 제품에 관한 토폴로지를 간단하게 한다. 전역-통과 상태-가변 필터(12)의 아날로그 버전 및 그것의 많은 이산 성분들을 제거함으로써 간단해진다.

ADC(analog to digital converter)(168)는 IPS(input program signal)를 수신하도록 결합된 입력을 갖는다. ADC는 DIPS(digitized input program signal values)의 시퀀스를 제공하는 것을 특징으로 하는데, 각 DIPS는 샘플 레이트에서 입력 프로그램 신호의 진폭을 특징화한다.

도 5b의 신호 프로세싱 하드웨어 및/또는 소프트웨어는 가상 블럭(178)으로 나타내어진다.

디지털 컴퓨터 또는 LSI 디바이스의 동작을 위한 제1 디지털 신호 프로세스 또는 프로그램은 도 1 및 도 2의 전역-통과 상태-가변 필터(12)를 에뮬레이션한다. 제1 디지털 프로세스는 DIPS(Digital Input Signal)를 수신하여 DFRIPS(Digital Frequency Range Input Program Signal values)의 3개의 스트림으로 프로세싱하도록 결합된 입력을 갖는다. 각각의 DFRIPS는 각각의 주파수 범위에 제한된다. 제2 신호 프로세스는 제1, 제2 및 제3 SDC(Scaled Detector Circuit)를 에뮬레이션한다. 각 에뮬레이션된 SDC는 그것이 스케일링하고 정류하고 필터링한 각각의 DFRIPS를 수신하도록 결합된 입력을 갖는다. 그 후 프로세스는 제1, 제2 및 제3 DRGCS(Digital Range Gain Control Signal)를 제공한다.

제3 신호 프로세스는 제1, 제2 및 제3 VCA(Voltage Control Amplifier)를 에뮬레이션한다. 각 에뮬레이션된 VCA는 각각의 DFRIPS를 수신하도록 입력된 각각의 디지털 신호 입력; 각각의 DRGCS를 수신하도록 결합된 각각의 제어 디지털 신호 입력; 및 디지털 제1, 제2 및 제3 DGCFRIPS(Digital Gain Controlled Frequency Range Input Program Signal)의 각각의 프레임을 제공하는 각각의 출력을 가진다.

제4 신호 프로세스는 제1, 제2 및 제3 디지털 입력을 갖는 합산 회로를 에뮬레이션한다. 각 디지털 입력은 각각의 DGCFRIP를 수신하도록 결합된다. 제4 신호 프로세스는 각 게트 또는 프레임의 제1, 제2 및 제3 DGCFRIPS를 더하여 DCOS(Digital Composite Operating Signal) 값들의 시퀀스를 형성한다. 그 후 디지털 아날로그 변환기(183)는 DCOS 값들의 시퀀스를 아날로그 COS(composite output signal)로 변환하여 파워 증폭기(184) 및 스피커(186)에 사용한다.

도 5a 및 도 5b 모두의 실시예들에서, 컴퓨터 및/또는 소프트웨어는 디지털 버스(180) 상의 에뮬레이션된 데이터를 DAC(Digital To Analog Converter)(183)에 출력한다. 그 후 DAC의 아날로그 출력은 파워 증폭기(184)의 입력에 결합되어 스피커(186)에 전달된다. DAC의 동작에 클럭이 요구되면, 클럭(170) 또는 컴퓨터에 의해 클럭이 인에이블 신호로서 제공될 수 있다.

임의의 특정 관계, 재료 또는 다른 파라미터들이 바람직한 실시예들의 상기 설명에서 상세하게 되었지만, 이들은 변경될 수 있고, 적합하다면, 유사한 결과를 가질 수 있다. 본 개시물을 읽은 당업자들에게 본 발명의 다른 응용, 및 변화가 발생할 것이다. 이러한 변화들은 또한 첨부된 청구범위에 정의된 바와 같이 본 발명의 범위 내에 포함되도록 의도된다.

본 발명의 실시예에 따르면, 3채널 상태 가변 압축기 회로는 비교적 큰 외란을 검출하고 외란을 프로세싱하는 증폭기의 전자 이득을 감소시킴으로써 그러한 외란들을 자동적으로 억제하는데 사용된다. 다른 실시예들에 따르면, 외란을 포함하는 수신된 프로그램 신호는 전역 통과 상태-가변 필터를 사용하여 고주파 대역, 중주파 대역 및 저주파 대역을 포함하는 3개의 주파수 대역들로 프로세싱되고, 소란한 음이 우세한 대역은 기타 2개의 채널들과 독립적으로 그 채널의 이득을 감쇠시키기 위해 자동적으로 검출된다. 또 다른 실시예에 따르면, 소란한 음들이 들어오는 것은 소란한 음 또는 방해가 주기적일 필요 없이 선택적으로 검출되고 감쇠된다. 방해 또는 소란한 음의 스펙트럼 전력은 3개 이상의 채널들, 또는 방해나 소란한 음의 스펙트럼 에너지가 상주하는 주파수 대역에 의존하는 전역 통과 필터의 출력인 주파수 대역들에서 프로세싱된다.

Claims

3 채널 상태 가변 압축기 회로로서,

IPS(input program signal)를 수신하여, 각각의 주파수 범위에 각각 제한되는 3개의 FRIPS(Frequency Range Input Program Signal)로 프로세싱하도록 결합된 입력을 갖는 전역-통과 상태-가변 필터(all-pass state-variable filter);

각각의 FRIPS를 수신하고 상기 FRIPS를 스케일링, 정류 및 필터링하여 각각의 제1, 제2 및 제3 RGCS(Range Gain Control Signal)을 제공하도록 결합된 입력을 각각 갖는 제1, 제2 및 제3 SDC(Scaled Detector Circuit);

각각의 FRIPS를 수신하도록 결합된 각각의 신호 입력, 각각의 RGCS를 수신하도록 결합된 각각의 제어 전압 입력, 및 각각의 제1, 제2 및 제3 GCFRIPS(Gain Controlled Frequency Range Input Progrma Signal)을 제공하는 각각의 출력을 각각 갖는 제1, 제2 및 제3 VCA(Voltage Control Amplifier); 및

제1, 제2 및 제3 입력을 가지며, 각 입력은 각각의 GCFRIP를 수신하도록 결합된 합산 회로

를 포함하고,

상기 합산 회로는 상기 제1, 제2 및 제3 GCFRIP를 더하여 합산 회로 출력에서 COS(Composite Operating Signal)를 형성 및 출력하는 3 채널 상태 가변 압축기 회로.
제1항에 있어서,

상기 제1, 제2 및 제3 SDC(Scaled Detector Circuit(s))의 각각은,

각각의 FRIPS를 수신하도록 결합된 입력 단자 및 출력을 갖는 버퍼 증폭기를 각각 더 포함하고,

상기 버퍼 증폭기는 증폭을 제공하여 상기 FRIPS를 버퍼링하고 각각의 BFRIPS(Buffered Frequency Range Input Program Signal)을 제공하는 3 채널 상태 가변 압축기 회로.
제1항에 있어서,

상기 제1, 제2 및 제3 SDC(Scaled Detector Circuit(s))의 각각은,

상기 BFRIPS를 수신, 정류 및 필터링하여 각각의 제1, 제2 및 제3 RGCS(Range Gain Control Signal)을 제공하도록 결합된, 검출기 및 필터 회로

를 각각 더 포함하는 3 채널 상태 가변 압축기 회로.
제1항에 있어서,

상기 제1, 제2 및 제3 SDC(Scaled Detector Circuit(s))의 각각은,

각각의 FRIPS를 수신하도록 결합된 입력 단자 및 출력을 갖고, 증폭을 제공하여 상기 FRIPS를 버퍼링하고 각각의 BFRIPS(Buffered Frequency Range Input Program Signal)을 제공하는 버퍼 증폭기; 및

상기 BFRIPS를 수신, 정류 및 필터링하여 각각의 제1, 제2 및 제3 RGCS(Range Gain Control Signal)을 제공하도록 결합된, 검출기 및 필터 회로

를 각각 더 포함하는 3 채널 상태 가변 압축기 회로.
제4항에 있어서,

IPS(input program signal)을 수신하여 3개의 FRIPS(Frequency Range Input Program Signal)로 프로세싱하도록 결합된 입력을 가지는 상기 전역-통과 상태-가변 필터는,

HFRIPS(High Frequency Range Input Program Signal);

MFRIPS(Mid-Frequency Range Input Program Signal); 및

LFRIPS(Low-Frequency Range Input Program Signal)을 제공하는 수단을 더 포함하며,

상기 MFRIPS는 홀수 스테이지의 신호 반전을 제공하는 제1 적분기의 출력에서 형성되고, 상기 LFRIPS 및 상기 HFRIPS는 짝수개의 반전 스테이지들을 갖는 3 채널 상태 가변 압축기 회로.
제1항에 있어서,

각 VCA(Voltage Control Amplifier)는,

신호 전압 입력, 제어 전압 입력 및 출력을 갖는 유형 2150A 전압 제어형 증폭기를 더 포함하며,

상기 신호 전압 입력은 각각의 FRIPS를 수신하도록 결합되고, 상기 제어 전 압 입력은 각각의 RGCS(Range Gain Control Signal)에 결합되고, 그것의 출력은 각각의 GCFRIPS를 제공하고, 각 GCFRIPS는 각각의 합산 회로 입력에 결합되는 3 채널 상태 가변 압축기 회로.
제1항에 있어서,

각 VCA(Voltage Control Amplifier)는,

신호 전압 입력, 제어 전압 입력 및 출력을 갖는 유형 2150A 전압 제어형 증폭기를 더 포함하며,

상기 신호 전압 입력은 각각의 FRIPS를 수신하도록 결합되고, 상기 제어 전압 입력은 각각의 RGCS(Range Gain Control Signal)에 결합되고, 그것의 출력은 각각의 GCFRIPS를 제공하고, 각 GCFRIPS는 각각의 합산 회로 입력에 결합되는 3 채널 상태 가변 압축기 회로.
제1항에 있어서,

각 VCA(Voltage Control Amplifier)는,

적어도 제1 및 제2 이득 제어 저항기를 갖는 증폭기를 더 포함하며,

상기 제1 저항기는 LED로부터의 광에 응답하여 보다 낮은 저항값을 가지는 것을 특징으로 하는 광감지 저항기이고, 상기 LED는 RGCS에 의해 구동되며, 상기 RGCS의 값이 증가하면 상기 LED에 의해 방출된 광이 증가하고 상기 VCA의 이득의 대응하는 변화가 이어지는 3 채널 상태 가변 압축기 회로.
3 채널 상태 가변 압축기 회로로서,

IPS(input program signal)를 수신하여 저주파수 대역 신호, 중주파수 대역 신호 및 고주파수 대역 신호로 프로세싱하도록 결합된 입력을 갖는 전역-통과 상태-가변 필터 - 상기 중주파수 대역 신호는 상기 저주파수 및 고주파수 대역 신호들에 대하여 추가의 반전 스테이지를 가짐 - ;

각각의 주파수 대역 신호를 수신하도록 결합된 입력 및 출력을 각각 가지며, 그 각각의 주파수 대역 신호를 버퍼링, 정류 및 필터링하여 그 출력에서의 제어 전압을 각각 형성하는 것을 특징으로 하는 제1, 제2 및 제3 SDC(Scaled Detector Circuit);

각각의 주파수 대역 신호에 결합된 각각의 신호 입력, 및 그 각각의 SDC 출력에서 각각의 제어 전압에 결합된 제어 전압 입력을 각각 갖고, 각각, 그의 제어 전압 입력에 제공된 상기 제어 전압의 증가에 응답하여 그의 이득을 감소시키고 각각의 GCFRIPS(Gain Controlled Frequency Range Input Program Signal)을 제공하는 제1, 제2 및 제3 VCA(Voltage Control Amplifier); 및

제1, 제2 및 제3 입력을 가지며, 각 입력은 각각의 GCFRIP를 수신하도록 결합되며, 상기 제1, 제2 및 제3 GCFRIPS를 더하여 합산 회로 출력에서 COS(Composite Operating Signal)를 제공하는 합산 회로

를 포함하는 3 채널 상태 가변 압축기 회로.
제9항에 있어서,

상기 제1, 제2 및 제3 SDC(Scaled Detector Circuit(s))의 각각은,

각각의 FRIPS를 수신하도록 결합된 입력 단자 및 출력을 갖고, 증폭을 제공하여 상기 FRIPS를 버퍼링하고 각각의 BFRIPS(Buffered Frequency Range Input Program Signal)을 제공하는 버퍼 증폭기

를 각각 더 포함하는 3 채널 상태 가변 압축기 회로.
제9항에 있어서,

상기 제1, 제2 및 제3 SDC(Scaled Detector Circuit(s))의 각각은,

각각의 FRIPS를 수신하도록 결합된 입력 단자 및 출력을 갖고, 증폭을 제공하여 상기 FRIPS를 버퍼링하고 각각의 BFRIPS(Buffered Frequency Range Input Program Signal)을 제공하는 버퍼 증폭기; 및

상기 BFRIPS를 수신, 정류 및 필터링하여 각각의 제1, 제2 및 제3 RGCS(Range Gain Control Signal)을 제공하도록 결합된, 검출기 및 필터 회로

를 각각 더 포함하는 3 채널 상태 가변 압축기 회로.
제11항에 있어서,

IPS(input program signal)을 수신하여 3개의 FRIPS(Frequency Range Input Program Signal)로 프로세싱하도록 결합된 입력을 가지는 상기 전역-통과 상태-가변 필터는,

HFRIPS(High Frequency Range Input Program Signal);

MFRIPS(Mid-Frequency Range Input Program Signal); 및

LFRIPS(Low-Frequency Range Input Program Signal)을 제공하는 수단을 더 포함하며,

상기 MFRIPS는 홀수 스테이지의 신호 반전을 제공하는 제1 적분기의 출력에서 형성되고, 상기 LFRIPS 및 상기 HFRIPS는 짝수개의 반전 스테이지들을 갖는 3 채널 상태 가변 압축기 회로.
제9항에 있어서,

각 VCA(Voltage Control Amplifier)는,

신호 전압 입력, 제어 전압 입력 및 출력을 갖는 유형 2150A 전압 제어형 증폭기를 더 포함하며,

상기 신호 전압 입력은 각각의 FRIPS를 수신하도록 결합되고, 상기 제어 전압 입력은 각각의 RGCS(Range Gain Control Signal)에 결합되고, 그의 출력은 각각의 GCFRIPS를 제공하고, 각 GCFRIPS는 각각의 합산 회로 입력에 결합되는 3 채널 상태 가변 압축기 회로.
3 채널 상태 가변 압축기 회로로서,

IPS(input progrma signal)을 수신하여 3개의 신호들로 프로세싱하도록 결합된 입력을 가지는 전역-통과 상태-가변 필터 - 각각의 신호는 각각의 주파수 범위 로 제한되고, 상기 3개의 신호들은 HFRIPS(High Frequency Range Input Program Signal), MFRIPS(Mid-Frequency Range Input Program Signal), 및 LFRIPS(Low-Frequency Range Input Program Signal)을 포함함 - ;

각각, 신호 입력, 제어 신호 입력, 및 출력을 가지는 제1, 제2 및 제3 VCA(Voltage Control Amplifier) 회로;

상기 HFRIPS(High Frequency Range Input Program Signal), 상기 MFRIPS(Mid-Frequency Range Input Program Signal), 및 상기 LFRIPS(Low-Frequency Range Input Program Signal)를 샘플링, 스케일링, 정류 및 필터링하여각각의 HFRGCS(High Frequency Range Gain Control Signal)를 상기 제1 VCA 제어 전압 입력에 제공하고, MFRGCS(Mid-Frequency Range Gain Control Signal)를 상기 제2 VCA 제어 전압 입력에 제공하고, LFRGCS(Low-Frequency Range Gain Control Signal)를 상기 제3 VCA 제어 전압 입력에 제공하는 SDC(Scaled Detector Circuit) - 상기 제1, 제2 및 제3 VCA(Voltage Controlled Amplifier)는 그들 각각의 이득 제어 신호들 및 상기 대응하는 HFRIPS, 상기 MFRIPS 및 상기 LFRIPS에 각각 응답하여 GCHFRIPS(Gain Controlled High-Frequency Range Input Program Signal), GCMFRIPS(Gain Controlled Mid-Frequency Range Input Program Signal), 및 GCLFRIPS(Gain Controlled Low-Frequency Range Input Program Signal)를 제공함 - ; 및

제1, 제2 및 제3 입력을 갖고, 각각의 입력은 그의 대응하는 VCA 제1, 제2 및 제3 출력에 결합되어, 상기 GCHFRIPS, 상기 GCMFRIPS 및상기 GCLFRIPS를 더하여 그 합을 제공함으로써 합산 회로 출력에서 COS(Composite Operating Signal)를 제공하는 합산 회로

를 포함하는 3 채널 상태 가변 압축기 회로.
제14항에 있어서,

상기 합산 회로는,

상기 GCHFRIPS를 수신하도록 결합된 합산 회로 제1 입력,

상기 GCMFRIPS를 수신하도록 결합된 합산 회로 제2 입력,

상기 GCLFRIPS를 수신하도록 결합된 합산 회로 제3 입력,

상기 COS를 출력하기 위한 합산 회로 출력 단자,

반전 입력, 및 접지에 결합된 비반전 입력을 포함하는 연산 증폭기,

제1 입력 저항기,

제2 입력 저항기,

제3 입력 저항기, 및

피드백 저항기를 포함하며,

각 저항기는 각각의 제1 및 제2 단부를 가지며,

상기 합산 회로 제1 입력은 상기 제1 입력 저항기 제1 단부에 결합되고,

상기 합산 회로 제2 입력은 상기 제2 입력 저항기 제1 단부에 결합되고,

상기 합산 회로 제3 입력은 상기 제3 입력 저항기 제1 단부에 결합되고,

상기 피드백 저항기 제1 단부는 상기 합산 회로 출력 단자에 접속되고,

상기 제1 입력 저항기 제2 단부, 상기 제2 입력 저항기 제2 단부, 상기 제3 입력 저항기 제2 단부 및 상기 피드백 저항기 제2 단부는 각각 상기 연산 증폭기 반전 입력에 접속되고,

상기 연산 증폭기 출력 단자는 상기 합산 회로 출력 단자에 결합되어, 상기 GCHFRIPS, 상기 GCMFRIPS 및 상기 GCLFRIPS 신호들의 아날로그 합을 출력함으로써 상기 합산 회로 출력에서 상기 COS를 제공하는 3 채널 상태 가변 압축기 회로.
제14항에 있어서,

상기 전역-통과 상태-가변 필터는,

상기 IPS에 응답하여 상기 HFRIPS를 제공하는 제1 증폭기 스테이지;

상기 제1 증폭기 단의 출력에 응답하여 상기 MFRIPS를 제공하는 제2 증폭기 스테이지; 및

상기 LFRIPS를 제공하는 제3 증폭기 스테이지

를 더 포함하는 3 채널 상태 가변 압축기 회로.
제14항에 있어서,

상기 MFRIPS는 상기 HFRIPS 및 상기 LFRIPS 신호 성분들에 대하여 위상이 반전되는 3 채널 상태 가변 압축기 회로.
제14항에 있어서,

상기 전역-통과 상태-가변 필터는,

상기 IPS를 수신하도록 결합된 제1 입력, 상기 LFRIPS를 수신하도록 결합된 제2 입력, 상기 MFRIPS를 수신하도록 결합된 제3 입력을 갖고, 또한 상기 HFRIPS를 제공하기 위한 출력을 갖는 입력 합산 및 댐핑 증폭기;

상기 입력 합산 및 댐핑 증폭기 출력으로부터의 상기 HFRIPS를 수신하도록 결합된 입력을 갖고, 상기 MFRIPS를 상기 입력 합산 및 댐핑 증폭기에 제공하는 출력을 갖는 제1 적분기;

상기 제1 적분기 출력으로부터의 상기 MFRIPS를 수신하도록 결합된 입력을 갖고, 상기 LFRIPS를 제공하는 출력을 갖는 제2 적분기; 및

제1, 제2 및 제3 입력을 갖고, 상기 LFRIPS를 수신하도록 결합된 제1 입력, 상기 MFRIPS를 수신하도록 결합된 제2 입력 및 상기 HFRIPS를 수신하도록 결합된 제3 입력을 포함하고, 상기 각각의 LFRIPS, 상기 MFRIPS 및 상기 HFRIPS를 더하여 그것의 출력에서 상기 COS를 제공하는 상태-가변 합산 증폭기

를 더 포함하는 3 채널 상태 가변 압축기 회로.
제18항에 있어서,

상기 전역-통과 상태 가변 필터 제1 적분기는 상기 HFRIPS 신호 및 상기 LFRIPS 신호 성분들에 대하여 상기 MFRIPS 신호의 위상을 반전시키는 3 채널 상태 가변 압축기 회로.
3 채널 상태 가변 압축기 회로와 프로세스의 조합으로서,

IPS(input progran signal)을 수신하여 3개의 신호들로 프로세싱하도록 결합된 입력을 갖는 전역-통과 상태-가변 필터 회로 - 각각의 신호는 각각의 주파수 범위로 제한되고, 상기 3개의 신호들은, HFRIPS(High Frequency Range Input Program Signal), MFRIPS(Mid-Frequency Range Input Program Signal), 및 LFRIPS(Low-Frequency Range Input Program Signal)을 포함함 - ;

상기 HFRIPS, 상기 MFRIPS 및 상기 LFRIPS 신호들을 수신하고, 샘플링하고 DIPS(digitized input program signal) 값들의 프레임들의 시퀀스로 변환하도록 결합된 입력을 갖는 ADC(analog to digital converter) - DIPS 값들의 각 프레임은 DFRIPS(Digital Frequency Range Input Program Signal values)의 3개의 스트림으로부터의 프레임 샘플에서 얻어진 디지털화된 HFRIPS, MFRIPS 및 LFRIPS 신호의 샘플링된 값을 포함하고, 각각의 DFRIPS는 각각의 주파수 범위에 제한됨 - ;

디지털 신호 프로세서에서 실행되는 경우, 제1, 제2 및 제3 SDC(Scaled Detector Circuit)를 에뮬레이션하도록 동작하는 제1 신호 프로세스 또는 프로그램 - 상기 신호 프로세스 내에서의 각 에뮬레이션된 SDC는 각각의 HFRIPS, MFRIPS 또는 LFRIPS를 수신하여 상기 HFRIPS, 상기 MFRIPS 및 상기 LFRIPS를 스케일링, 정류 및 필터링하고 각각의 제1, 제2 및 제3 DRGCS(Digital Range Gain Control Signal)을 제공하도록 결합된 입력을 가짐 - ;

상기 디지털 신호 프로세서에서 실행되는 경우, 제1, 제2 및 제3 VCA(Voltage Control Amplifier)를 에뮬레이션하도록 동작하는 제2 신호 프로세스 또는 프로그램 - 상기 신호 프로세스 내에서의 각 에뮬레이션된 VCA는 각각의 DFRIPS를 수신하도록 결합된 각각의 디지털 신호 입력, 각각의 DRGCS를 수신하도록 결합된 각각의 제어 디지털 신호 입력, 및 디지털화된 제1, 제2 및 제3 DGCFRIPS(Digital Gain Controlled Frequency Range Input Program Signal) 값들의 각각의 프레임들을 제공하는 각각의 출력을 가짐 - ;

상기 디지털 신호 프로세서에서 실행되는 경우, 제1, 제2 및 제3 디지털 입력을 갖는 합산 회로를 에뮬레이션하도록 동작하는 제3 신호 프로세스 또는 프로그램 - 각 디지털 입력은 각각의 DGCFRIP를 수신하도록 결합되고, 상기 신호 프로세스는 각 샘플 세트 또는 프레임에서의 상기 제1, 제2 및 제3 DGCFRIP를 더하여 DCOS(Digital Composite Operating Signal) 값들의 시퀀스를 형성함 - ; 및

상기 DCOS 값들을 아날로그 COS(composite output signal)로 변환하는 디지털 아날로그 변환기

를 포함하는, 3 채널 상태 가변 압축기 회로와 프로세스의 조합.
디지털 신호 프로세서에서 동작하는 3 채널 상태 가변 압축기 프로세스로서,

IPS(input program signal)을 수신하도록 결합된 입력을 가지며, DIPS(digitized input program signal values)의 시퀀스를 제공하는 것을 특징으로 하는 ADC(analog to digital converter) - 각 DIPS는 샘플 레이트로 상기 입력 프로그램 신호의 진폭을 특성화함 -

상기 디지털 신호 프로세서에서 실행되는 경우, DIPS를 수신하여, 각각의 주 파수 범위에 각각 제한되는 DFRIPS(Digital Frequency Range Input Program Signal Values)의 3개의 스트림들로 프로세싱하도록 결합된 입력을 갖는 전역-통과 상태-가변 필터를 에뮬레이션하도록 동작하는 제1 디지털 신호 프로세스 또는 프로그램;

상기 디지털 신호 프로세서에서 실행되는 경우, 제1, 제2 및 제3 SDC(Scaled Detector Circuit)를 에뮬레이션하도록 동작하는 제2 신호 프로세스 또는 프로그램 - 각 에뮬레이션된 SDC는 각각의 DFRIPS를 수신하여 상기 DFRIPS를 스케일링, 정류 및 필터링하고 각각의 제1, 제2 및 제3 DRGCS(Digital Range Gain Control Signal)을 제공하도록 결합된 입력을 가짐 - ;

상기 디지털 신호 프로세서에서 실행되는 경우, 제1, 제2 및 제3 VCA(Voltage Control Amplifier)를 에뮬레이션하도록 동작하는 제3 신호 프로세스 또는 프로그램 - 각 에뮬레이션된 VCA는 각각의 DFRIPS를 수신하도록 결합된 각각의 디지털 신호 입력, 각각의 DRGCS를 수신하도록 결합된 각각의 제어 디지털 신호 입력, 및 디지털 제1, 제2 및 제3 DGCFRIPS(Digital Gain Controlled Frequency Range Input Program Signal)의 각각의 프레임들을 제공하는 각각의 출력을 가짐 - ;

상기 디지털 신호 프로세서에서 실행되는 경우, 각각, 각각의 DGCFRIP를 수신하도록 결합되는 제1, 제2 및 제3 디지털 입력을 갖는 합산 회로를 에뮬레이션하도록 동작하고, 각 세트 또는 프레임에서의 상기 제1, 제2 및 제3 DGCFRIPS를 더하여 DCOS(Digital Composite Operating Signal) 값들의 시퀀스를 형성하는, 제4 신호 프로세스 또는 프로그램; 및

상기 DCOS 값들의 시퀀스를 아날로그 COS(composite output signal)로 변환하는 디지털 아날로그 변환기

를 포함하는, 디지털 신호 프로세서에서 동작하는 3 채널 상태 가변 압축기 프로세스.