CN1794570A - 三通道状态可变压缩器电路 - Google Patents

Abstract

一种全通状态可变滤波器将输入节目信号处理为低频带、中频带和高频带信号。所述中频带信号相对于低频带信号和高频带信号具有附加的反相级。第一、第二和第三SDC(缩放检测器电路)各具有一个输入端，该输入端被耦合来接收相应的频带信号，并起到对相应频带信号进行缓冲、整流和滤波的作用，以便在其输出端形成控制电压。第一、第二和第三电压控制放大器(VCA)接收相应的频带信号。每个VCA具有一个控制电压输入端。每个VCA响应于从SDC输出端施加在其控制电压输入端的控制电压增加而降低其增益。

Description

三通道状态可变压缩器电路

相关申请的交叉参考

本申请提供了涉及以下专利文献主题内容的信息：1995年1月24日提交的S/N 08/377,903，发明名称为“低输入信号带宽压缩器及放大器控制电路(A LOW INPUT SIGNAL BANDWIDTH COMPRESSORAND AMPLIFIER CONTROL CIRCUIT)”，其于1996年4月23日作为美国专利5,510,752公开；1996年4月22日提交的S/N 09/636,168，发明名称为“具有状态可变全通状态可变滤波器的低输入信号带宽压缩器及放大器控制电路(A LOW INPUT SIGNAL BANDWIDTHCOMPRESSOR AND AMPLIFIER CONTROL CIRCUIT WITH ASTATE VARIABLE ALL-PASS STATE VARIABLE FILTER)”，其于1998年4月7日作为美国专利5,736,897公开；1999年11月22日提交的S/N 09/444,541，发明名称为“音频加强电路(AN AUDIO BOOSTCIRCUIT)”；以及2004年8月20日提交的非临时申请S/N 10/923,461，该申请基于2003年8月22日提交的发明名称为“谐波发生器和前置放大器(HARMONIC GENERATOR AND PRE-AMP)”的现有临时申请序列号No.60/497,095。此处引用的所有参考文献具有相同的发明人和受让人。上述所有申请的全部内容被包含在此以作为参考。

技术领域

本发明涉及电子放大器领域，尤其涉及用在音频放大器中的用于再现音乐并将音乐发送至扬声器或者其它再现装置的信号处理电路的领域。

背景技术

上述参考专利5,736,897示出了一种状态可变滤波器，其被用作接收输入节目信号并对该输入节目信号进行处理的全通状态可变滤波器，从而为求和放大器的相应输入端提供包括一个低频带通信号(LFRIPS)、一个中频带通信号(MFRIPS)和一个高频带通信号(HFRIPS)的三个带通信号。然后将三个信号分量相加，并在求和放大器的输出端处作为一个已补偿信号输出。然后“897”专利示出了经“压缩扩展器(Compander)”电路(在上面所参考的美国专利5,510,752中首次介绍)处理的已补偿信号。参考897的压缩扩展器电路使用了与本申请中所使用的电压控制放大器相同的电压控制放大器，但是该压缩扩展器电路具有一个反馈环路以偏移合成输出信号的中心频率。本发明电路使用了三个电压控制放大器以控制三个相应通道的增益，但是这三个电压控制放大器并未被设计成控制所述通道的中心频率或带宽，并且使用压缩扩展器电路。上述参考申请S/N 09/444,541示出了在用于驱动音频加强电路的状态可变滤波器的输出端处的已补偿信号。

在音乐再现过程中，在所述再现中重复出现的响亮声音是一种有时收听者可以选择抑制或者衰减的效果。这种声音典型地比演出中出现的平均音调大得多，因而也响亮得多。大鼓的周期性声音是在低频带中出现的这种声音的一个实例。音符的周期性撞击声提供了在音频范围的高频端的声音脉冲的实例。比音乐乐谱的平均声级显著响亮很多的声音可以通过自动增益控制或衰减而被补偿；然而，如果由自动增益控制提供的衰减是贯穿音频频谱的宽带，则不需要抑制的信息也连同高幅度的干扰一起丢失了。

发明内容

通过使用此处教导的三通道状态可变压缩器电路可以克服上面提到的问题以及其它问题。根据本发明的一个实施例，使用三通道状态可变压缩器电路以检测比较大的干扰，并通过降低处理该干扰的放大器的电子增益来自动抑制这些干扰。根据本发明的其它实施例，使用一个全通状态可变滤波器将所接收的包含有干扰的节目信号处理为包括一个高频带、一个中频带和一个低频带的三个频带，自动检测其中一个响亮声音占主导地位的频带以便独立于其它两个通道而对该通道的增益进行衰减。根据另一实施例，对偶然出现的响亮声音进行选择性地检测及衰减，而不需要该干扰或者响亮声音是周期性的。根据干扰或响亮声音的频谱能量所在的频带，在该全通滤波器输出的三个通道或频带的其中一个或多个中，对该干扰或响亮声音的频谱功率进行处理。

附图说明

参考下面的附图，将进一步理解本发明的细节及其优选实施例，其中：

图1为三通道状态可变压缩器电路的方框图；

图2为提供包括高频带信号、中频带信号和低频带信号的三个独立信号的全通状态可变滤波器的示意图；

图3为三通道缩放及检测器电路的示意图；

图4为三通道电压控制放大器及求和电路的示意图；

图5a为对三通道电压控制放大器及求和电路的SDC和VCA部分进行数字建模的数字系统的示意框图。

图5b为对三通道电压控制放大器及求和电路的状态可变滤波器、SDC和VCA部分进行数字建模的数字系统的示意框图。

具体实施方式

图1示出了三通道状态可变压缩器电路10的框图。虚线框12表示一个全通(或三通道)状态可变滤波器，其具有一个被耦合来接收和处理经由信号线14在输入端子16处到达的IPS(输入节目信号)的输入端。该IPS信号典型地是一个低电平初始源宽带音频信号，诸如从换片机的唱针、读出头、传感器、磁带、磁盘或者固态记录器(诸如MP3播放器等)发出的信号。

该状态可变滤波器将IPS处理为在端子18、20、22处输出的三个频率范围的输入节目信号。各个输出信号都包含该IPS的一个带宽受限部分，所述IPS带宽受限部分具有被限制在该IPS的整个频谱的一个预定频带或频率范围内的来自该输入IPS的频谱信息。所述三个信号包含输出端子18处的HFRIPS(高频范围输入节目信号)、输出端子20处的MFRIPS(中频范围输入节目信号)和输出端子22处的LFRIPS(低频范围输入节目信号)。

虚线框24框起来的是包含第一、第二和第三VCA(电压控制放大器)电路26、28、30的三通道VCA(电压控制放大器)。所述三个VCA电路中的每个都具有相应的VCA信号输入端34、36和38，相应的VCA控制信号输入端40、42和44，以及相应的VCA输出端46、48、50。

虚线框52框起来的是三通道SDC(缩放检测器电路)。这三个SDC电路为高频SDC 54、中频SDC 56和低频SDC 58。连接虚线框52内的三个SDC电路中的每个电路以对三通道状态可变滤波器12的三个输出信号之一进行采样、缩放、整流和滤波。连接高频SDC 54以在端子18处对HFRIPS进行采样。连接中频SDC 56以在端子20处对MFRIPS进行采样。连接低频SDC 58以在端子22处对LFRIPS进行采样。

在处理HFRIPS之后，高频SDC 54从其输出端60输出HFRGCS(高频范围增益控制信号)至端子40处的第一VCA控制信号输入端。中频SDC 56从其输出端62输出MFRGCS(中频范围增益控制信号)至端子42处的第二VCA控制信号输入端。在处理LFRIPS之后，低频SDC 58从其输出端64输出LFRGCS(低频范围增益控制信号)至端子44处的第三VCA控制信号输入端。

再次返回虚线框24，第一VCA信号输入端34在端子18处与HFRIPS连接。第二VCA信号输入端36在端子20处与MFRIPS连接。第三VCA信号输入端38在端子22处与LFRIPS连接。

第一、第二和第三VCA响应于其相应增益控制输入端40、42和44处的相应增益控制信号及其信号输入端34、36、38处的相应HFRIPS、MFRIPS和LFRIPS而提供三个输出信号，这三个输出信号包括第一VCA输出端46处的GCHFRIPS(增益受控高频范围输入节目信号)、第二VCA输出端48处的GCMFRIPS(增益受控中频范围输入节目信号)和第三VCA输出端50处的GCLFRIPS(增益受控低频范围输入节目信号)。

方框70代表具有第一输入端74、第二输入端76和第三输入端78的求和电路。每个相应的求和电路输入端都耦合至相应的VCA第一、第二或第三输出端46、48、50，以便提供GCHFRIPS、GCMFRIPS和GCLFRIPS信号的总和，并在求和电路输出端80将这些信号的总和作为COS(合成操作信号)输出。

方框82代表功率放大器，其输入端84被耦合至求和放大器输出端80以接收COS。功率放大器输出端86在扬声器信号输入端90处与扬声器88耦合。扬声器88使用来自功率放大器输出端86的输出信号以产生通过所述三通道状态可变压缩器电路10抑制了响亮干扰或者瞬态干扰的输出节目信号。

全通状态可变滤波器设计

现在参考图2，虚线框100代表一个单位增益电压跟随器，其用作缓冲放大器并提供与在信号线14处的来自源(诸如记录器、换片机、DVD和CD换片机等(未示出)，但并不限于此)的常规IPS信号匹配的阻抗。该缓冲放大器在其输入端子102处接收一个输入。缓冲放大器输出端104连接至全通状态可变滤波器输入端子16。运算放大器105通常为与德州仪器(Texas Instrument)TL072等效的放大器。通过引脚1处的放大器输出端和引脚2处的放大器反相输入端之间的连接提供了单位增益。电容106阻止了信号输入端上的所有直流(dc)，电阻108使输入信号为对地参考的输入信号。

虚线框12中的全通状态可变滤波器具有虚线框110中的输入求和及阻尼放大器。该输入求和及阻尼放大器使其第一输入端112被耦合以接收来自全通状态可变滤波器输入端16的IPS。其第二输入端114被耦合以接收来自信号线116的LFRIPS，其第三输入端118被耦合以接收来自信号线120的MFRIPS。该输入求和及阻尼放大器110在端子124处提供HFRIPS作为其输出，并通过信号线126将其提供给全通状态可变滤波器输出端子18的第一输出端。

在一个更加详细的实施例中，全通状态可变滤波器12的特征还在于其具有第一积分器130，该第一积分器130的输入端132被耦合来通过信号线126接收来自输入求和及阻尼放大器输出端110的HFRIPS。第一积分器具有输出端134，该输出端134通过信号线120向输入求和及阻尼放大器110的第三输入端118提供MFRIPS。

第二积分器140的输入端142被耦合以接收来自第一积分器输出端134的MFRIPS。第二积分器140还具有向信号线116输出LFRIPS的输出端144。由于全通状态可变滤波器12中使用的运算放大器所提供的信号反相，使得MFRIPS相对于HFRIPS和LFRIPS信号的相位反相。相对于HFRIPS和LFRIPS的MFRIPS的反相，对由该全通状态可变滤波器产生的音乐质量是非常关键的。

输入求和及阻尼放大器电路110具有包括第一和第二电阻146和148的电阻分压器。该第一和第二分压电阻在第三输入端118和地之间串联连接。在第三输入端118处接收的MFRIPS的一部分被从该第一和第二电阻之间的中间节点150分接出去。在该中间节点150处获得的MFRIPS的该部分被耦合至放大器154的非反相输入端152以进行阻尼。放大器154的输出是HFRIPS，所述HFRIPS被耦合至第一积分器130内的第二运算放大器158的负输入端156。第一积分器130对该HFRIPS进行反相和积分。

第一积分器130对该HFRIPS信号进行积分以在第一积分器输出端134处提供中频带通信号MFRIPS。通过信号线120将该中频带通信号MFRIPS馈送给输入求和及阻尼放大器电路110的第三输入端(阻尼输入端)118、中频带通输出端20以及第二积分器输入端142。输入电阻166将该MFRIPS耦合至第二积分器140中的第三运算放大器170的负输入端168。

第二积分器140对信号线120上的中频带通信号MFRIPS进行积分以在第二积分器输出端子144处提供低频范围信号LFRIPS。该LFRIPS通过电阻172和信号线116被耦合至输入求和及阻尼放大器电路110的第二输入端114。

所述输入求和及阻尼放大器电路110中的电阻146和148的比值确定了所述状态可变滤波器的“Q”。电阻146和148的比值越高，Q越高。图1、2和3的全通状态可变滤波器12的“Q”对于音频应用通常在0.5至2的范围之间。状态可变滤波器的目标之一是设置相移和增益，以使中频带通频率信号的相位与较低频带和较高频带内的信号分量相差大约180度。对于期望的Q和通带来设置阻尼电阻的比值、放大器和积分器的增益及截止频率。

在0至20,000Hz范围的频率空间内，可以通过调节分量值来调节图1和图2的全通状态可变滤波器电路，从而获得IPS的高频信号分量相对于该输入节目信号的低频信号分量的总计360度的相移。相对于低频分量，高频分量得到360度的相移。全通状态可变滤波器12还提供了时间延迟，在20Hz时调节该时间延迟以得到大约2.5ms的时间延迟。相对于高频分量，20Hz分量被实时地物理延迟达2.5ms。

再次参考图2和电抗图，检测将表明第一积分器130的截止频率为大约2.24KHz。第二积分器140的截止频率比第一积分器的截止频率低大约10倍，在3dB每倍频程处为224Hz。图2电路的Q通过下列等式近似得到：

等式1    Q＝(R1+R2)/3R2＝0.67

此处，R1为电阻146，R2为电阻148，如图2所示。

再看该电路，比起第二积分器140中的低频带通放大器(其具有电容176，C2＝0.033μF)，第一积分器130内的中频带通放大电容174(C1＝0.0033μF)的更小电容值的更高阻抗在较低频率下将该放大器的增益设置为更高的值。还可看出第一积分器130为单极滤波器。馈送给阻尼电阻146和148的反馈信号MFRIPS导致中频带中的一个受控的Q。

通常，带通滤波器的Q被定义为带宽除以中心频率。在Frank P.Tedeschi所著的“有源滤波器手册(Active Filter Handbook)”(pg178-182，Tab Books Inc.of Blue Ridge Summit，Pa.，17214)中教导了图2的状态可变滤波器的设计；然而该参考文献中没有示出将状态可变滤波器的三个输出端与第一、第二和第三缩放检测器电路以及第一、第二和第三电压控制放大器相连接以构成一个三通道压缩器电路。

图1和图2的全通状态可变滤波器12的设计目标是使第一截止频率接近240Hz，第二截止频率接近2.24KHz，距离第一截止频率约10倍频程。低截止频率f_c通过下面等式确定：

等式.2

此处，R和C2为电阻166和电容176的值。高频截止频率通过下面等式设置：

等式.3

此处，R和C1为电阻180和电容174的值。

一旦选择了Q，电阻154与电阻156的比值就可以根据所述等式计算出来。在图1和图2的全通状态可变滤波器的情况下，通过从上面参考的美国专利4,638,258中得知所期望的增益带宽响应曲线来选择0.67的Q值。使用计算机辅助分析程序(诸如SPICE)对电路进行建模。根据所参考的美国专利4,638,258中的信息来估算截止频率。根据可用分量来选择初始分量值。当得知了其中一个值之后，就可以使用阻抗表来快速近似所需要的剩余值。所示出电路的初始目标为中心频率700Hz。在该中心频率处，电路增益为大约-1dB或者小于1。通过使用所示出的值，使用两个调节电位器(未示出)来将LFRIPS和HFRIPS的幅度调节大约15dB。

状态可变滤波器12的输出HFRIPS、MFRIPS和LFRIPS代表三个独立状态变量。在上面参考的文献Frank P.Tedeschi所著的“有源滤波器手册(The Active Filter Handbook)”(在178-182页)中提出了通带和增益调节程序，其目的是将电容174和电容176的值设置成相等并调节电阻180和166的比值，以得到期望的Q。

三通道SDC(缩放检测器电路)

图3是第一、第二和第三SDC(缩放检测器电路)的示意图。由于在所示出的实施例中的电路完全相同，因此仅需要描述虚线框54内的下面的电路或通道。虚线框56和58内的SDC通道以相同的方式操作。每个SDC的输入端18、20和22被耦合来接收相应的FRIPS(频率范围输入节目信号)，以对该FRIPS进行缩放、整流和滤波，从而提供相应的第一、第二和第三RGCS(范围增益控制信号)。图3示出的输入端18、20、22与图1、2和4中示出的相同节点是分别一致的。

虚线框184框起的是一个其输入端子耦合至端子18的缓冲放大器。缓冲放大器184经由端子18接收FRIPS信号，并在端子186处提供一个反相输出FRIPS信号。在SDC 54的情况下，该FRIPS为HFRIPS。缓冲放大器184提供放大以便对HFRIPS进行缓冲，并为虚线框194的输入端187提供相应BFRIPS(缓冲频率范围输入节目信号)。耦合至输入端187的信号为HFRBFRIPS(高频范围的缓冲频率范围输入节目信号)。虚线框184中的SDC缓冲放大器电路的增益通过可变电阻188除以电阻190的值的比值来确定。所示的部件提供大约25的最大增益。

图3中虚线框194包括SDC 54电路的检测部分。虚线框194中的电路为一个常规快速整流器电路，其与国家半导体应用文件(NationalSemiconductor’s Application Notes)AN31-11中的快速整流器电路类似，该快速整流器电路在文件LB8-1中描述。该文件将所述电路的特征描述为一个高性能精度半波整流器，并指出当使用LM101A运算放大器时，该电路在0至100千赫兹频率范围上提供1％精确度的整流。当节点186处的输入电压摆动到正时，运算放大器输出端196的输出摆动到负，并且立刻被正向偏置二极管198钳位在一个地电位以下的正向二极管压降。二极管200稍微反偏置。电容202和电阻204形成一个低通无源滤波器。

当输入端187的电压正向升高至地电位以上时，电流进入电阻206并试图使运算放大器210的负输入端处的电压升高至高于地电位。当该节点处的电压开始升高时，放大器210向节点196提供一个移动通过二极管198流进电阻206的所有电流所需的负向改变的电压，从而使放大器210的引脚6处的电压保持在或实际上保持在地电位。基本上所有流经电阻206的电流经过该电阻流到放大器210的反相输入端208，并经过正向偏置二极管198和电阻212流走。当到端子187的输入摆动到负时，二极管198变成后向偏置且不导电。该放大器的输出正向升高，因此正向偏置二极管200为电阻212提供电流、为电容202提供充电电流并且使得跨过电阻204的输出端子60处的电压升高。放大器210的输出端196处的电压一直升高，直到流经电阻212的电流等于流出输入电阻206的电流。所述增益为电阻212除以输入电阻206的比值，在虚线框194的电路实例中，该增益被设置为一个接近5的值。可以看出，当从节点186输入负向改变的信号时，增益越高，二极管200的正向压降越不显著。通过电容202和电阻204构成的低通滤波器使SDC 54输出端子60上输出的已整流信号变得平滑。虚线框56的SDC电路在端子62处具有其输出，虚线框58的SDC电路在端子64处具有其输出，它们各提供了相应的第一、第二和第三RGCS(范围增益控制信号)。

三通道VCA(电压控制放大器)

现在参考图4，虚线框24框起的是包括第一、第二和第三VCA(电压控制放大器)电路26、28和30的三通道VCA(电压控制放大器)。这三个VCA电路中的每一个都具有VCA信号输入端34、36和38，VCA控制信号输入端40、42和44，以及相应的VCA输出端46、48和50。

虚线框24框起来的是图1所示的三通道VCA(电压控制放大器)。该三通道VCA包括第一、第二和第三VCA(电压控制放大器)电路26、28和30。每个VCA的相应信号输入端34、36和38被耦合来接收相应的FRIPS；其相应的控制电压输入端40、42和44被耦合来接收相应的RGCS；以及其相应的输出端46、48和50用于分别在VCA输出端46、48和50处提供相应的第一、第二和第三增益受控频率范围输入节目信号。每个VCA其特征在于，响应于施加在其控制电压输入端40、42和44处的控制电压的增加而减小放大级增益，同时在诸如46、48和50的相应输出端处提供相应的GCFRIPS(增益受控频率范围输入节目信号)。

在虚线框24内的三个VCA通道电路26、28和30中的每一个都是完全相同的。因此将仅描述虚线框26内的那个VCA电路。在第一可替代实施例中，每个VCA使用2150A型电压控制放大器216，其可从THAT Corporation(734 Forest Street；Marlborough，Massachusetts01752；USA)购得。VCA 216具有信号电压输入端34、控制电压输入端40以及输出端46(如虚线框46的实施例中所示)。运算放大器217被设置成作为电流-电压转换器工作。THAT Corporation提供了几种结构的VCA组件，其中的一个或者多个允许使用外部放大器217。如图所示，放大器217提供一个将节点219处的电压基本保持在地电压所需的输出电压。从U1上的端子8流向放大器上的反相端子6的电流导致端子46处的负电压具有足够的幅度来通过电阻221提取所有进入节点219的电流。因此46处的输出电压为从VCA 216上的引脚8流至节点219的电流与电阻221的值的乘积。

信号电压输入端34被耦合来从端子18接收HFRIPS。控制电压输入端40被耦合来从图1和图3上的SDC 54上的端子60接收HFRGCS。GCHFRIPS(增益受控高频范围输入节目信号)被从输出端子46输出至求和电路70的GCHFRIPS输入端74。

图4示出的THD微调(THD TRIM)的调节通常为可变电阻218，其用于对U2 VCA 2150A中的两个内部电流源的电流值进行微调。该调节为工厂调节，通常需要使用谐波失真分析器。通过调节该THD微调，得到了低至0.02的谐波失真值。

可替代VCA电路

光敏电阻或光电管与LED(发光二极管)的组合是2150A的可能的替代方案。这样布置的LED将由一个输入缓冲放大器(未示出)驱动，该输入缓冲放大器被缩放成将RGCS输入信号电压转换为LED驱动电流。所述光敏电阻或光电管可以位于执行VCA功能的放大器电路(未示出)的输入或反馈电阻的位置。输入至该输入缓冲器的信号将是来自诸如SDC 54、56和58的相应SDC的相应的第一、第二或第三RGCS(范围增益控制信号)。该信号缓冲器的输出将驱动LED，所述LED将使得所述光敏电阻的阻值随着光输出的改变而改变，从而改变放大器的增益。放大器的输入将由诸如HFRIPS、MFRIPS或LFRIPS的输入信号驱动。当流经该二极管的电流增加时，其亮度增加，从而减小光敏电阻或光电管的电阻值。流经该二极管的驱动电流与光敏电阻或光电管的电阻值之间的关系可能是非线性的。已经认为，所述信号中的噪声将被降低，这是由于固态电压控制放大器(诸如2150A)具有多个内部二极管，而潜在地非线性组件可能增加信号中的噪声。

求和电路

图4包含虚线框70。虚线框70中的电路为具有第一、第二和第三输入端74、76和78的求和电路。所述第一、第二和第三输入端被耦合来分别接收GCHFRIPS，GCMFRIPS和GCLFRIPS信号。求和放大器70将GCHFRIPS，GCMFRIPS和GCLFRIPS信号相加以在求和电路输出端80处形成并输出COS(合成操作信号)。求和电路70具有运算放大器238。运算放大器238具有反相输入端240、耦合至地的非反相输入端242以及输出端子80。使用第一输入电阻244、第二输入电阻246、第三输入电阻248以及与电容252并联的反馈电阻250以形成求和电路70。这三个电阻中的每个电阻都具有相应的第一端和第二端。求和电路第一输入端74连接至第一输入电阻244的第一端。求和电路第二输入端76连接至第二输入电阻246的第一端。求和电路第三输入端74连接至第三输入电阻246的第一端。反馈电阻250的第一端连接至求和电路输出端子80。第一输入电阻244的第二端、第二输入电阻246的第二端、第三输入电阻248的第二端和反馈电阻250的第二端都连接至运算放大器反相输入端240。电容252与电阻250相组合为COS提供预定的截止频率和滚降特性。运算放大器输出端子80为用于COS(合成输出信号)的求和电路输出端子。

数字信号处理

图5a是对于图1、2、3和4中用于处理IPS信号的模拟处理来说可替换的组合三通道状态可变压缩器电路和处理的方框图。通过全通状态可变滤波器12(图1和2)对IPS进行处理，以提供三个FRIPS(频率范围输入节目信号)。每个相应的信号FRIPS都被限制在相应的频率范围或频带内。在图1、2、3和4的模拟电路的情况下，三个信号包括：HFRIPS(高频范围输入节目信号)、MFRIPS(中频范围输入节目信号)和LFRIPS(低频范围输入节目信号)。然后将三个FRIPS中的每个都耦合至ADC(模数转换器)168。尽管该图示出了单个ADC，但是应当注意的是，三个信号中的每个信号都可以由后面接着ADC的时序换向器或多路复用器采样，或者由三个一组的采样及保持电路采样，其中每个采样及保持电路都输出到相应的ADC电路。如图5a所示，ADC 168对三个FRIPS中的每一个顺序采样。在方框168左侧的ADC(模数转换器)输入端被耦合来对HFRIPS、MFRIPS和LFRIPS信号进行接收、采样，并将这些信号转换为DIPS(数字化输入节目信号)值的帧序列。DIPS值的每一帧包括在一次帧采样中从三个DFRIPS(数字频率范围输入节目信号值)流中获得的数字化HFRIPS、MFRIPS和LFRIPS信号的采样值。通过状态可变滤波器12的预处理将每个相应的DFRIPS限制在其相应的频率范围内。

通过ADC提供三个FRIPS信号的瞬时值帧或三个元素值一组的连续序列，以作为每个组或者帧样本的数字值。

通过来自时钟170的时钟输入来确定采样速率。最小时钟速率通常为44KHz。常规的现成ADC可能以该速率的两倍进行钟控，也有可能以更高的速率进行钟控。所述采样值被传送至总线172，在中断时间将所述值从所述总线172传送至运行虚线框176所描述的信号处理软件的计算机174，或者由专门被设计用于信号处理任务的计算机内的组件进行信号处理。信号处理中的每个仿真SDC都具有一个输入端，该输入端被耦合来对诸如HFRIPS、MFRIPS和LFRIPS的DFRIPS(数字频率范围输入节目信号)进行接收、缩放、整流和滤波，以便提供相应的第一、第二和第三DRGCS(数字范围增益控制信号)。

方框176的信号处理软件被调整成执行第一、第二和第三SDC(缩放检测器电路)的功能。每个SDC具有一个输入端，该输入端被耦合来接收诸如相应的HFRIPS、MFRIPS或者LFRIPS的相应的FRIPS以对该FRIPS进行缩放、整流和滤波，从而提供一组寄存器，该组寄存器具有用于它们的相应RGCS(范围增益控制信号)的相应的第一、第二和第三数字值。

方框176的信号处理中的每个仿真VCA具有：一个数字信号输入端，其被耦合来接收相应的DFRIPS；一个相应的控制数字信号输入端，其被耦合来接收相应的DRGCS；以及一个相应的输出端，用于提供相应的数字化的第一、第二和第三DGCFRIPS(数字增益受控频率范围输入节目信号)值的帧。每个仿真VCA还具有一个作为VCA输入端操作的相应寄存器，以用于接收代表相应RGCS的一系列控制电压数字化值。该组三个仿真VCA输出一系列帧或者三值组片段。每个帧包含对应于第一、第二和第三GCFRIPS(增益受控频率范围输入节目信号)的数字化且增益受控的幅度。

每个帧或片段中的三个值是在作为求和累加器的信号处理过程中，以便在寄存器或者累加器输出端提供COS(合成操作信号)的样本值。求和Ckt处理或者仿真具有第一、第二和第三数字输入端。将每个数字输入端耦合来接收相应的DGCFRIP。在对数据的每一帧中的每三个值进行累加之后，在信号线180上向DAC 183输出该总和。DAC183是一个数模转换器，其将序列中接收到的每个DCOS值转换成模拟COS(合成输出信号)。

信号处理软件176和/或诸如LSI设备(未示出)的硬件的开发通常向软件和组件供应商外购，这些供应商将根据为图1-4的模拟等效物概述的规格来提供软件和/或硬件。

图5b示出了图1、2、3和4的模拟电路的第二个基本上全数字的可替换实施例，该实施例仿真了用于在数字计算机或LSI设备(未示出)中操作的三通道状态可变压缩器处理。在图5b的方框图中，全通状态可变滤波器12的规格被添加到图5a的拓扑结构中使用的软件要求上，该步骤的结果是使得待设计的产品的拓扑结构简化。该简化是通过删除模拟形式的全通状态可变滤波器12及其许多具体组件而实现的。

ADC(模数转换器)168的输入端被耦合来接收IPS(输入节目信号)。该ADC的特征在于提供一个DIPS(数字化输入节目信号值)序列，每个DIPS表征在一定采样速率下的输入节目信号的幅度。

图5b中的信号处理硬件和/或软件由虚线框178代表。

用于在数字计算机或者LSI设备中操作的第一数字信号处理或程序仿真了图1和图2的全通状态可变滤波器12。该第一数字处理的输入端被耦合来接收DIPS(数字输入信号)并将该DIPS处理为三个DFRIPS(数字频率范围输入节目信号值)流。每个相应的DFRIPS被限制在相应的频率范围内。第二信号处理仿真了第一、第二和第三SDC(缩放检测器电路)。每个仿真SDC的输入端被耦合来接收该仿真SDC要对其进行缩放、整流和滤波的相应的DFRIPS。然后该处理提供相应的第一、第二和第三DRGCS(数字范围增益控制信号)。

第三信号处理仿真了第一、第二和第三VCA(电压控制放大器)。每个仿真VCA具有：一个相应的数字信号输入端，其被耦合来接收相应的DFRIPS；一个相应的控制数字信号输入端，其被耦合来接收相应的DRGCS；以及一个相应的输出端，用于提供数字的第一、第二和第三DGCFRIPS(数字增益受控频率范围输入节目信号)的相应帧。

第四信号处理仿真了具有第一、第二和第三数字输入端的求和电路。每个数字输入端被耦合来接收相应的DGCFRIP。第四信号处理将每个组或帧中的第一、第二和第三DGCFRIP相加以形成一个DCOS(数字合成操作信号)值序列。然后数模转换器183将该DCOS值序列转换为供功率放大器184和扬声器186使用的模拟COS(合成输出信号)。

在图5a和图5b的实施例中，所述计算机和/或软件在数据总线180上向DAC(数模转换器)183输出仿真数据。然后DAC的模拟输出端被耦合至功率放大器184的输入端，以用于向扬声器186传送。如果DAC操作需要一个时钟，那么可以通过时钟170或计算机来提供一个作为使能信号的时钟。

尽管在上述优选实施例的描述中已经详述了某些特定的关系、材料以及其它参数，但是在适合的、具有相似效果的情况下可以改变这些关系、材料和参数。当阅读了本公开内容后，本领域技术人员会想到本发明的其它应用和变化。这些变化也包含在由所附权利要求书所限定的本发明的范围之内。

Claims (21)

1.一种三通道状态可变压缩器电路，包括：

一个全通状态可变滤波器，其具有一个被耦合来接收输入节目信号(IPS)并将IPS处理为三个频率范围输入节目信号(FRIPS)的输入端，每个相应的FRIPS都被限制在相应的频率范围内；

第一、第二和第三缩放检测器电路(SDC)，每个SDC具有一个被耦合来接收相应的FRIPS并对该FRIPS进行缩放、整流和滤波以便提供相应的第一、第二和第三范围增益控制信号(RGCS)的输入端；

第一、第二和第三电压控制放大器(VCA)，每个VCA都具有被耦合来接收相应的FRIPS的相应信号输入端、被耦合来接收相应的RGCS的相应控制电压输入端和提供相应的第一、第二和第三增益受控频率范围输入节目信号(GCFRIPS)的相应输出端；和

具有第一、第二和第三输入端的求和电路，每个输入端被耦合来接收相应的GCFRIP，所述求和放大器将第一、第二和第三GCFRIP相加以形成合成操作信号(COS)，并在求和电路输出端输出该COS。

2.根据权利要求1所述的三通道状态可变压缩器电路，其中所述第一、第二和第三缩放检测器电路(SDC)中的每一个还包括：

一个缓冲放大器，其具有被耦合来接收相应的FRIPS的输入端以及输出端，所述缓冲放大器提供放大以对FRIPS进行缓冲，并提供相应的缓冲频率范围输入节目信号(BFRIPS)。

3.根据权利要求1所述的三通道状态可变压缩器电路，其中所述第一、第二和第三缩放检测器电路(SDC)中的每一个还包括：

一个检测器及滤波器电路，所述检测器及滤波器电路被耦合来对BFRIPS进行接收、整流和滤波进，从而提供相应的第一、第二和第三范围增益控制信号(RGCS)。

4.根据权利要求1所述的三通道状态可变压缩器电路，其中所述第一、第二和第三缩放检测器电路(SDC)中的每一个还包括：

一个缓冲放大器，其具有被耦合来接收相应的FRIPS的输入端以及输出端，所述缓冲放大器提供放大以对FRIPS进行缓冲，并提供相应的缓冲频率范围输入节目信号(BFRIPS)；和

一个检测器及滤波器电路，所述检测器及滤波器电路被耦合来对BFRIPS进行接收、整流和滤波进，从而提供相应的第一、第二和第三范围增益控制信号(RGCS)。

5.根据权利要求4所述的三通道状态可变压缩器电路，其中所述全通状态可变滤波器具有一个被耦合来接收输入节目信号(IPS)并将IPS处理为三个频率范围输入节目信号(FRIPS)的输入端，还包括：

用于提供高频范围输入节目信号(HFRIPS)、中频范围输入节目信号(MFRIPS)和低频范围输入节目信号(LFRIPS)的装置，所述MFRIPS形成在提供奇数级信号反相的第一积分器的输出端处，所述LFRIPS和HFRIPS具有偶数反相级。

6.根据权利要求1所述的三通道状态可变压缩器电路，其中每个电压控制放大器(VCA)还包括：

具有信号电压输入端、控制电压输入端以及输出端的2150A型电压控制放大器，所述信号电压输入端被耦合来接收相应的FRIPS，所述控制电压输入端被耦合到相应的范围增益控制信号(RGCS)，所述输出端提供相应的GCFRIPS，每个GCFRIPS被耦合至相应的求和电路输入端。

7.根据权利要求1所述的三通道状态可变压缩器电路，其中每个电压控制放大器(VCA)还包括：

具有信号电压输入端、控制电压输入端以及输出端的2150A型电压控制放大器，所述信号电压输入端被耦合来接收相应的FRIPS，所述控制电压输入端被耦合到相应的范围增益控制信号(RGCS)，所述输出端提供相应的GCFRIPS，每个GCFRIPS被耦合至相应的求和电路输入端。

8.根据权利要求1所述的三通道状态可变压缩器电路，其中每个电压控制放大器(VCA)还包括：

具有至少第一和第二增益控制电阻的放大器，所述第一电阻为光敏电阻，其特征在于响应于来自LED的光而具有更低的电阻值，所述LED由RGCS驱动，RGCS值的增加导致LED发出的光增加，接着VCA的增益发生相应变化。

9.一种三通道状态可变压缩器电路，包括：

一个全通状态可变滤波器，其具有一个被耦合来接收输入节目信号(IPS)并将IPS处理为低频带信号、中频带信号和高频带信号的输入端，所述中频带信号相对于低频带和高频带信号具有附加的反相级；

第一、第二和第三缩放检测器电路(SDC)，每个SDC具有被耦合来接收相应的频带信号的输入端以及输出端，每个SDC的特征在于对其相应的频带信号进行缓冲、整流和滤波，以便在其输出端处形成控制电压；

第一、第二和第三电压控制放大器(VCA)，每个VCA具有被耦合到相应的频带信号的相应信号输入端、被耦合至相应的SDC输出端处的相应控制电压的控制电压输入端，所述每个VCA的特征在于响应于施加在其控制电压输入端的控制电压增加而降低其增益，并且提供相应的增益受控频率范围输入节目信号(GCFRIPS)；和

具有第一、第二和第三输入端的求和电路，每个输入端被耦合来接收相应的GCFRIPS，所述求和放大器将第一、第二和第三GCFRIPS相加以在求和电路输出端提供合成操作信号(COS)。

10.根据权利要求9所述的三通道状态可变压缩器电路，其中所述第一、第二和第三缩放检测器电路(SDC)中的每一个还包括：

一个缓冲放大器，其具有被耦合来接收相应的FRIPS的输入端以及输出端，所述缓冲放大器提供放大以对FRIPS进行缓冲，并提供相应的缓冲频率范围输入节目信号(BFRIPS)。

11.根据权利要求9所述的三通道状态可变压缩器电路，其中所述第一、第二和第三缩放检测器电路(SDC)中的每一个还包括：

一个缓冲放大器，其具有被耦合来接收相应的FRIPS的输入端以及输出端，所述缓冲放大器提供放大以对FRIPS进行缓冲，并提供相应的缓冲频率范围输入节目信号(BFRIPS)；和

一个检测器及滤波器电路，所述检测器及滤波器电路被耦合来对BFRIPS进行接收、整流和滤波，从而提供相应的第一、第二和第三范围增益控制信号(RGCS)。

12.根据权利要求11所述的三通道状态可变压缩器电路，其中所述全通状态可变滤波器具有一个被耦合来接收输入节目信号(IPS)并将IPS处理为三个频率范围输入节目信号(FRIPS)的输入端，还包括：

用于提供高频范围输入节目信号(HFRIPS)、中频范围输入节目信号(MFRIPS)和低频范围输入节目信号(LFRIPS)的装置，所述MFRIPS形成在提供奇数级信号反相的第一积分器的输出端处，所述LFRIPS和HFRIPS具有偶数反相级。

13.根据权利要求9所述的三通道状态可变压缩器电路，其中每个电压控制放大器(VCA)还包括：

具有信号电压输入端、控制电压输入端和输出端的2150A型电压控制放大器，所述信号电压输入端被耦合来接收相应的FRIPS，所述控制电压输入端被耦合到相应的范围增益控制信号(RGCS)，所述输出端提供相应的GCFRIPS，每个GCFRIPS耦合至相应的求和电路输入端。

14.一种三通道状态可变压缩器电路，包括：

一个全通状态可变滤波器，其具有一个被耦合来接收输入节目信号(IPS)并将IPS处理为三个信号的输入端，每个相应的信号都被限制在相应的频率范围内，所述三个信号包括：

一个高频范围输入节目信号(HFRIPS)，

一个中频范围输入节目信号(MFRIPS)，和

一个低频范围输入节目信号(LFRIPS)；

第一、第二和第三电压控制放大器(VCA)电路，每个相应的VCA都具有信号输入端、控制信号输入端和输出端；

一个缩放检测器电路(SDC)装置，用于对高频范围输入节目信号(HFRIPS)、中频范围输入节目信号(MFRIPS)和低频范围输入节目信号(LFRIPS)进行采样、缩放、整流和滤波，以便

为第一VCA控制电压输入端提供相应的高频范围增益控制信号(HFRGCS)，

为第二VCA控制电压输入端提供相应的中频范围增益控制信号(MFRGCS)，和

为第三VCA控制电压输入端提供相应的低频范围增益控制信号(LFRGCS)，所述第一、第二和第三电压控制放大器(VCA)响应于它们相应的增益控制信号以及相对应的HFRIPS、MFRIPS和LFRIPS，以提供

一个增益受控高频范围输入节目信号(GCHFRIPS)，

一个增益受控中频范围输入节目信号(GCMFRIPS)，和

一个增益受控低频范围输入节目信号(GCLFRIPS)；

具有第一、第二和第三输入端的求和电路，每个相应的求和电路输入端耦合至相应的VCA第一、第二和第三输出端，以将GCHFRIPS、GCMFRIPS和GCLFRIPS相加并提供这些信号的总和，从而在求和电路输出端提供合成操作信号(COS)。

15.根据权利要求14所述的三通道状态可变压缩器电路，其中所述求和电路包括：

被耦合来接收GCHFRIPS的求和电路第一输入端；

被耦合来接收GCMFRIPS的求和电路第二输入端；

被耦合来接收GCLFRIPS的求和电路第三输入端；

用来输出COS的求和电路输出端子；

一个运算放大器，包括：

反相输入端，

与地耦合的非反相输入端；和

第一输入电阻；

第二输入电阻；

第三输入电阻；和

反馈电阻；

每个电阻具有相应的第一和第二端，

求和电路第一输入端耦合至第一输入电阻第一端，

求和电路第二输入端端合至第二输入电阻第一端，

求和电路第三输入端耦合至第三输入电阻第一端，

反馈电阻第一端连接至求和电路输出端子，

第一输入电阻第二端、第二输入电阻第二端、第三输入电阻第二端和反馈电阻第二端各连接至运算放大器反相输入端，

运算放大器输出端子被耦合至求和电路输出端子以输出GCHFRIPS、GCMFRIPS和GCLFRIPS的模拟总和，并在求和电路输出端提供COS。

16.根据权利要求14所述的三通道状态可变压缩器电路，其中所述全通状态可变滤波器还包括：

响应于IPS以提供HFRIPS的第一放大器级；

响应于第一放大器级的输出以提供MFRIPS的第二放大器级；和

用于提供LFRIPS的第三放大器级。

17.根据权利要求14所述的三通道状态可变压缩器电路，其中所述MFRIPS的相位相对于HFRIPS和LFRIPS信号分量被反相。

18.根据权利要求14所述的三通道状态可变压缩器电路，其中所述全通状态可变滤波器还包括：

一个输入求和及阻尼放大器，其具有被耦合来接收IPS的第一输入端、被耦合来接收LFRIPS的第二输入端和被耦合来接收MFRIPS的第三输入端，所述输入求和及阻尼放大器还具有提供HFRIPS的输出端；

第一积分器，其具有被耦合来从所述输入求和及阻尼放大器的输出端接收HFRIPS的输入端，所述第一积分器具有为所述输入求和及阻尼放大器提供MFRIPS的输出端；

第二积分器，其具有被耦合来从第一积分器输出端接收MFRIPS的输入端，所述第二积分器具有提供LFRIPS的输出端；和

具有第一、第二和第三输入端的状态可变求和放大器，所述状态可变求和放大器的第一输入端被耦合来接收LFRIPS，其第二输入端被耦合来接收MFRIPS，其第三输入端被耦合来接收HFRIPS，所述状态可变求和放大器将相应的LFRIPS、MFRIPS以及HFRIPS相加以在其输出端提供COS。

19.根据权利要求18所述的三通道状态可变压缩器电路，其中所述全通状态可变滤波器的第一积分器使MFRIPS信号的相位相对于HFRIPS信号和LFRIPS信号分量被反相。

20.一种组合三通道状态可变压缩器电路及处理，包括：

一个全通状态可变滤波器电路，其具有被耦合来接收输入节目信号(IPS)并将IPS处理为三个信号的输入端，每个相应信号都被限制在相应频率范围内，所述三个信号包括：

一个高频范围输入节目信号(HFRIPS)，

一个中频范围输入节目信号(MFRIPS)，和

一个低频范围输入节目信号(LFRIPS)；

一个模数转换器(ADC)，其具有一个输入端，该输入端被耦合来对HFRIPS、MFRIPS和LFRIPS进行接收、采样并将其转换为数字化输入节目信号(DIPS)值的帧序列，DIPS值的每一帧包括在一次帧采样中从三个数字频率范围输入节目信号值(DFRIPS)流中获得的数字化HFRIPS、MFRIPS和LFRIPS信号的采样值，每个相应的DFRIPS都被限制在相应频率范围内；

第一信号处理或程序，当在数字信号处理器中执行时，所述第一信号处理或程序适于仿真第一、第二和第三缩放检测器电路(SDC)，在该信号处理中的每个仿真SDC具有一个输入端，该输入端被耦合来接收相应的HFRIPS、MFRIPS或LFRIPS，对HFRIPS、MFRIPS和LFRIPS进行缩放、整流和滤波，以及提供相应的第一、第二和第三数字范围增益控制信号(DRGCS)；

第二信号处理或程序，当在所述数字信号处理器中执行时，所述第二信号处理或程序适于仿真第一、第二和第三电压控制放大器(VCA)，在该信号处理中的每个仿真VCA具有被耦合来接收相应DFRIPS的相应数字信号输入端、被耦合来接收相应DRGCS的相应控制数字信号输入端以及用于提供数字化第一、第二和第三数字增益受控频率范围输入节目信号(DGCFRIPS)值的相应帧的相应输出端；和

第三信号处理或程序，当在所述数字信号处理器中执行时，所述第三信号处理或程序适于仿真具有第一、第二和第三数字输入端的求和电路，每个数字输入端被耦合来接收相应的DGCFRIP，该信号处理将每个样本组或帧中的第一、第二和第三DGCFRIP相加以形成一个数字合成操作信号(DCOS)值序列；

一个数模转换器，用于将DCOS值转换为模拟合成输出信号(COS)。

21.一种在数字信号处理器中操作的三通道状态可变压缩器处理，包括：

一个模数转换器(ADC)，其具有一个被耦合来接收输入节目信号(IPS)的输入端，其特征在于提供一个数字化输入节目信号值(DIPS)序列，每个DIPS表征在一个采样速率下的输入节目信号的幅度；

第一信号数字处理或程序，当在所述数字信号处理器中执行时，所述第一数字信号处理或程序适于仿真一个全通状态可变滤波器，所述全通状态可变滤波器具有一个被耦合来接收DIPS并将DIPS处理为三个数字频率范围输入节目信号值(DFRIPS)流的输入端，每个相应的DFRIPS都被限制在相应频率范围内；

第二信号处理或程序，当在所述数字信号处理器中执行时，所述第二信号处理或程序适于仿真第一、第二和第三缩放检测器电路(SDC)，每个仿真SDC具有一个输入端，该输入端被耦合来接收相应的DFRIPS并对DFRIPS进行缩放、整流和滤波，以便提供相应的第一、第二和第三数字范围增益控制信号(DRGCS)；

第三信号处理或程序，当在所述数字信号处理器中执行时，所述第三信号处理或程序适于仿真第一、第二和第三电压控制放大器(VCA)，每个仿真VCA具有被耦合来接收相应DFRIPS的相应数字信号输入端、被耦合来接收相应DRGCS的相应控制数字信号输入端以及提供数字的第一、第二和第三数字增益受控频率范围输入节目信号(DGCFRIPS)的相应帧的相应输出端；和

第四信号处理或程序，当在所述数字信号处理器中执行时，所述第四信号处理或程序适于仿真具有第一、第二和第三数字输入端的求和电路，每个数字输入端都被耦合来接收相应的DGCFRIP，所述第四信号处理将每个样本组或帧中的第一、第二和第三DGCFRIP相加以形成一个数字合成操作信号(DCOS)值序列；

一个数模转换器，用于将DCOS值序列转换为模拟合成输出信号(COS)。

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