KR20060069502A - 듀얼 기판 패키지를 위한 방법 및 장치 - Google Patents

듀얼 기판 패키지를 위한 방법 및 장치 Download PDF

Info

Publication number
KR20060069502A
KR20060069502A KR1020067006139A KR20067006139A KR20060069502A KR 20060069502 A KR20060069502 A KR 20060069502A KR 1020067006139 A KR1020067006139 A KR 1020067006139A KR 20067006139 A KR20067006139 A KR 20067006139A KR 20060069502 A KR20060069502 A KR 20060069502A
Authority
KR
South Korea
Prior art keywords
substrate
die
package
semiconductor die
interconnect
Prior art date
Application number
KR1020067006139A
Other languages
English (en)
Other versions
KR100886517B1 (ko
Inventor
크리스토퍼 루머
쿨지트 싱
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20060069502A publication Critical patent/KR20060069502A/ko
Application granted granted Critical
Publication of KR100886517B1 publication Critical patent/KR100886517B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92143—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Dicing (AREA)

Abstract

내부에 쓰루 비아가 형성되어 있는 반도체 다이가 개시된다. 다이의 앞면에는 제1 도전층이 형성되어 있고, 다이의 뒷면에는 제2 도전층이 형성되어 있으며, 쓰루 비아에 의해 결합된다. 이 제1 도전층에 제1 패키지 기판이 전기적으로 결합되고, 제2 도전층에 제2 패키지 기판이 전기적으로 결합된다. 다른 실시예에서는, 기판 볼이 제1 패키지 기판과 제2 패키지 기판을 전기적으로 결합시킨다. 또 다른 실시예에서는, 제1 패키지 기판에 제1 칩 범프가 부착된다.
제1 패키지 기판, 제2 패키지 기판, 쓰루 비아, 듀얼 기판 패키지를 위한 방법 및 장치

Description

듀얼 기판 패키지를 위한 방법 및 장치{METHOD AND APPARATUS FOR A DUAL SUBSTRATE PACKAGE}
본 발명은 통상 반도체 패키징에 관한 것으로, 구체적으로는 반도체 다이로의 전력 및 신호 라우팅에 관한 것이다.
집적 회로(IC), 특히 마이크로프로세서가 점점 더 복잡해지고 있다. 마이크로프로세서는 보다 복잡해짐에 따라 보다 많은 전력을 점점 더 필요로 하고 있다. 마이크로프로세서는 또한 그들의 증대된 처리 능력을 용이하게 하기 위해 추가의 신호 입력을 요하고 있다. 반도체 패키지는, 전원으로부터의 전력 및 패키지 외부로부터의 신호를 반도체 다이에 전달하기 위해 패키지 기판을 이용할 수 있다. 패키지 기판은, 반도체 다이와 접속되어, 반도체 다이로 및 그 다이로부터 이동하고 있는 신호의 배분 영역을 증대시킨다. 반도체 다이에 패키지 기판을 접속하기 위한 2가지의 현행 방법으로서, WB-MMAP(wire bond molded matrix array package) 및 FC-MMAP(flip chip molded matrix array package)가 있다.
도 1a는 WB-MMAP를 이용하여 패키지 기판에 결합된 반도체 다이를 도시한다. 패키지(10)는 패키지 기판(14) 상에 탑재된 마이크로프로세서, 칩셋, 메모리 디바이스, ASIC(application specific integrated circuit) 등의 반도체 다이(12)를 포 함한다. 반도체 다이(12)는 수 개의 본드 와이어(16)를 이용하여 패키지 기판(14)으로 신호를 송신하거나 이 기판(14)으로부터 신호를 수신한다. 본드 와이어(16)는 통상 구리나 알루미늄으로 이루어져 있으며, 패키지 기판(14)과 반도체 다이(12)의 디바이스측 상의 패드들 간의 전기적 통신을 허용한다. 패키지(10)는 쏠더 볼(solder balls) 및 금속 충전 폴리머 등의 BGA(Ball Grid Array) 상호접속, 핀 등의 PGA(Pin Grid Array) 상호접속, 랜드 등의 LGA(Land Grid Array) 상호접속일 수 있는, 상호접속 디바이스(18)를 통해 외부 소자에 접속된다. 다이(12) 및 본드 와이어(16)는 손상을 방지하기 위해 에폭시 등의 몰딩 재료(20)로 캡슐화된다.
도 1b는 FC-MMAP(flip chip molded matrix array package)를 도시한다. 패키지 기판(30)은 반도체 다이(32) 및 패키지 기판(34)을 포함한다. 반도체 다이(32)는 C4(controlled collapse chip connection)일 수 있는 쏠더 범프(36) 또는 다른 도전성 범프를 통해 패키지 기판(24)과 접속된다. 쏠더 범프(36)는, 반도체 다이(32)가 패키지 기판(34) 상에 실장되기 전에, 반도체 다이(32)의 활성 또는 디바이스측 상의 패드 상에 형성된다. C4 범프(36)는 반도체 다이(32)의 디바이스측이 패키지 기판(34)과 통신할 수 있도록 도전성이 있다. 반도체 다이(32)로 또는 이 반도체 다이(32)로부터의 신호는 상호접속(38)을 이용하여 패키지 기판(34)을 통해 패키지 외부로 라우팅된다. 상호접속 디바이스(38)는 BGA 상호접속, PGA 상호접속 등의 쏠더 볼 또는 금속 충전 폴리머일 수 있다. 다이(32)는 손상을 방지하기 위해 에폭시 등의 몰딩 재료(40)로 캡슐화된다.
도 1c는 전형적인 패키지 기판을 도시한다. 패키지 기판(50)은 다이에 대한 물리적인 보호뿐만 아니라, 다이로부터 신호 배분을 위한 더 넓은 영역을 제공한다. 패키지 기판(50)은 몇 개의 비아(52) 및 면(54)을 포함한다. 비아(52)는 기판(50) 내의 수직 신호 이동을 용이하게 하며, 면(54)은 기판(50) 내의 수평 이동을 가능하게 한다. 비아(52)는 본드 와이어(16) 또는 쏠더 범프(36)와 접속할 수 있다. 비아(52)의 저면은 상호접속(18 또는 38)에 접속될 수 있다. 도 1d는 패키지 기판(50)의 저면도를 도시한다. 도 1d로부터 도시되는 바와 같이, 비아(52)의 저면은 패키지 기판(50)의 표면을 통해 펼쳐진다. 전형적인 패키지 기판(50)은 수천개의 비아(52)를 포함할 수 있다. 패키지 기판(50)의 상면은, 패드가 접속 방법(와이어 본드 또는 플립 칩) 및 다이 사이즈에 따른다는 것을 제외하고는, 마찬가지이다.
보다 큰 전력과 보다 많은 신호 상호접속을 필요로 하는 새로운 IC는, 패키지 기판(14, 34 및 50) 등의 싱글 패키지 기판의 수용량을 고갈시킬 수도 있다. 그 결과, 전력 및 신호 배분을 위해 싱글 패키지 기판을 이용하는 경우, 싱글 패키지 기판은 프로세서의 속도를 제한할 수 있다. 또한, 싱글 패키지 기판에서 이용 가능한 비교적 작은 양의 도전성 표면에 의해 야기되는 저항 증가도 더 높은 동작 온도에 기여할 수 있다.
도 1a는 WB-MMAP를 이용하여 패키지 기판에 결합된 반도체 다이를 도시한다.
도 1b는 FC-MMAP를 도시한다.
도 1c는 전형적인 패키지 기판을 도시한다.
도 1d는 패키지 기판의 저면도를 도시한다.
도 2a는 일 실시예에 따른 듀얼 기판 반도체 패키지를 도시한다.
도 2b는 패키지의 상면도를 도시한다.
도 3은 듀얼 기판 반도체 패키지를 형성하는 프로세스를 도시한다.
도 4a는 활성 디바이스측을 갖는 처리된 반도체 웨이퍼를 도시한다.
도 4b는 박막화(thin)된 웨이퍼를 도시한다.
도 4c는 그 내부에 쓰루 비아(through via)가 형성된 웨이퍼를 도시한다.
도 4d는 도전성 범프를 갖는 웨이퍼를 도시한다.
도 4e는 수 개의 반도체 다이로 다이싱된 웨이퍼를 도시한다.
도 4f는 패키지 기판 상으로 분배(dispense)된 언더필(underfill) 재료를 도시한다.
도 4g는 패키지 기판에 부착된 반도체 다이를 도시한다.
도 4h는 그 뒷면에 플립 칩 범프가 프린트되어 있는 반도체 다이를 도시한다.
도 4i는 앞면 기판 상에 쏠더 볼을 갖는 반도체 패키지를 도시한다.
도 4j는 언더필 재료가 그 상부에 분배되어 있는 반도체 다이를 도시한다.
도 4k는 뒷면 기판이 부착되어 있는 반도체 패키지를 도시한다.
도 4l은 BGA 볼이 부착되어 있는 반전된 반도체 패키지를 도시한다.
도 4m은 완성된 패키지 어셈블리를 도시한다.
여기에, 듀얼 기판 패키지 디자인을 위한 방법 및 장치를 설명한다. 다음의 설명에서는, 많은 특정한 세부 사항을 설명한다. 그러나, 실시예들은 이러한 특정한 세부 사항 없이 구현될 수 있다는 것을 이해해야 한다. 예를 들면, 여기에서 설명하는 것 대신에 공지된 등가의 재료로 대체할 수도 있고, 개시된 특정한 반도체 처리 기술 대신에 공지된 등가의 기술로 대체할 수도 있다. 다른 예에서는, 본 설명의 이해를 모호하지 않게 하기 위해 공지된 구조나 기술은 상세하게 도시하지 않았다.
본 발명의 일 실시예에 따라, 듀얼 기판 패키지 디자인이 개시된다. 반도체 다이의 뒷면에는 제1 패키지 기판이 부착되고, 반도체 다이의 앞면에는 제2 패키지 기판이 부착된다. 반도체 다이의 뒷면에는 다이의 활성 앞면과 제1 패키지 기판 간에 접속을 형성하도록 쓰루 비아가 뚫어져 있다. 다이의 앞면의 활성 소자에 결합된 패드에는 제2 패키지 기판이 부착된다. 제1 및 제2 패키지 기판이 기판 볼에 의해 서로 결합된다.
도 2a는 일 실시예에 따른 듀얼 기판 반도체 패키지를 도시한다. 반도체 패키지(100)는 활성측(104)을 갖는 반도체 다이(102)를 포함한다. 반도체 다이(102)는 단결정 실리콘 또는 다른 반도체 기판으로부터 형성될 수 있다. 활성측(104)은 IC의 동작을 수행하는 반도체 디바이스를 포함한다. 활성(또는 디바이스)측(104)은 각종 공지된 반도체 처리 기술을 이용하여 형성된다. 활성측(104)은 깊이가 전형적으로는 10 마이크론(㎛) 미만이다. 활성측(104)은 CPU(central processing units), 칩셋, 메모리 디바이스, ASIC 등에서 사용되는 트랜지스터, 커패시터 등의 임의의 회로를 포함할 수 있다. 활성측(104)은 또한 외부 접속을 생성하기 위해 그 표면 상에 형성된 본드 패드와 결합되는 상호접속 등의 금속화를 포함할 수도 있다.
반도체 다이(102)는 그 내부에 수 개의 쓰루 비아(108)가 형성되어 있는 뒷면(106)을 갖는다. 쓰루 비아(108)는 다이(104)의 활성 디바이스측과 다이(102)의 뒷면 상의 전기적 접속을 허용한다. 쓰루 비아(108)는 먼저 다이(102)를 박막화함으로써 형성될 수 있다. 반도체 다이(102)는, 활성측(104)을 형성하는 처리 단계를 용이하게 하기 위해, 전형적으로 700 내지 800㎛ 사이의 두께를 필요로 한다. 다이의 뒷면을 통하여 다이(104)의 활성측과의 접속을 생성하기 위해, 다이는 백 그라인딩, 스핀 에칭, CMP(chemical mechanical polishing) 등의 프로세스를 이용하여 약 75-175㎛의 두께로 박막화될 수 있다. 다이(102)가 일단 박막화되면, 딥 RIE(reactive ion etch)를 행하고 난 뒤, 후속하여 도금 기술에 의해 구리 등의 도전성 재료로 구멍(bore)을 충전하는 임의의 공지된 기술에 의해 쓰루 비아(108)가 형성될 수 있다.
상호접속 디바이스(110)는 쓰루 비아(108)와 결합되어, 뒷면 패키지 기판(112)과의 전기적 접속을 생성한다. 뒷면 패키지 기판(112)이 부가되어, 다이(102)로의 전력 전달, 및 다이(102)로 및 그로부터의 신호 전송에 이용 가능한 도전성 라인의 수를 증가시킨다. 상호접속 디바이스(114)가 또한 패키지 기판(102)의 디바이스측(104)에 형성되어, 반도체 다이(102)의 디바이스측(104)과 패키지 기판(116)의 앞면 간의 접속을 허용한다. 상호접속 디바이스(110 및 114)는 C4(Controlled Collapse Chip Connect) 또는 다른 상호접속 등의 플립 칩 쏠더 범프일 수 있다. 상호접속 디바이스(110 및 114)는 스텐실 프린팅, 전해도금, 스터드 범핑(stud bumping), 또는 다른 공지된 기술에 의해 형성될 수 있다.
언더필층(118 및 120)은 상호접속(110 및 114)에 대한 절연 및 보호를 제공한다. 언더필층(118 및 120)은 또한 패키지 기판(112 및 116)과 반도체 다이(102) 간의 접착을 생성한다. 기판 볼(122)은, 뒷면 패키지 기판(112)과 앞면 패키지 기판(116) 간의 통신을 허용한다. 기판 볼(122)은 패키지 기판(112 및 116)을 링(ring)하고, 그 둘 간의 통신을 허용한다. 이는 도 2b에 도시된다. 도 2b는 패키지(100)의 상면도를 도시한다. 패키지(100)는 뒷면 기판(112)이 제거된 것으로 도시된다. 보이는 바와 같이, 기판 볼(122)은 패키지 기판(116)의 엣지를 링하고, 패키지 기판(116) 상의 패드와 결합된다.
도 3은 듀얼 기판 반도체 패키지를 형성하는 프로세스를 도시한다. 도 4a 내지 도 4m은, 도 3에 도시된 프로세스를 도시한다. 프로세스(200)는 스타트 블록 202에서 시작한다. 블록 204에서, 반도체 웨이퍼가 제공된다. 도 4a는 활성 디바이스측(304)과 뒷면(306)을 갖는 처리된 반도체 웨이퍼(302)를 도시한다. 디바이스측(304)은 CPU, 칩셋, ASIC, 메모리 등을 위한 회로를 생성하기 위해, 트랜지스터, 저항 등을 포함하는 반도체 디바이스를 포함한다. 디바이스측(304)은 공지된 기술과 프로세스를 이용하여 형성된다. 뒷면(306)은 어떠한 활성 소자도 포함하지 않으므로, IC의 기능성에 영향을 주지 않고 변형될 수 있다. 웨이퍼(302)는 웨이퍼의 처리를 용이하게 하기 위해, 일 실시예에서는, 700 내지 800㎛의 초기 두께를 갖는다.
블록 206에서, 웨이퍼(302)는 쓰루 비아를 용이하게 하도록 박막화된다. 도 4b는 박막화된 웨이퍼(302)를 도시한다. 웨이퍼(302)의 뒷면(306)은, 예를 들면, 백 그라인딩, 스핀 에칭, CMP 등의 프로세스를 이용하여 박막화될 수 있다. 마이크로프로세서 또는 다른 IC의 모든 활성 소자가 디바이스측(304)에 포함되어 있기 때문에, 웨이퍼(302)의 뒷면(306)은 IC의 기능성에 영향을 주지 않고 박막화될 수 있다. 일 실시예에서, 웨이퍼(302)는, 쓰루 비아를 용이하게 하기 위해, 웨이퍼(302)의 디바이스측(304)을 웨이퍼(302)의 뒷면(306)에 가깝게 가져오도록 연마된다. 일 실시예에서는, 웨이퍼(302)가 75-175㎛의 두께로 박막화된다.
블록 208에서, 쓰루 비아가 도려 내어지고 금속화된다. 도 4c는 그 내부에 쓰루 비아(308)가 형성되어 있는 웨이퍼(302)를 도시한다. 쓰루 비아(308)는 뒷면(306)과 활성 또는 디바이스측(304) 간의 전기적 접속을 제공한다. 쓰루 비아(308)는 RIE 또는 다른 적당한 프로세스를 이용하여 형성될 수 있다. 쓰루 비아(308)는 먼저 마스킹을 한 후, 웨이퍼(302)의 뒷면을 구멍을 내어, 반도체 디바이스의 활성층(304) 내에 채널을 제공한다. 채널은 활성측(304)의 제1 금속층과 접속될 수 있다. 또 다른 실시예에서는, 채널이 다이의 활성측의 표면과 접속될 수 있다. 쓰루 비아(308)를 용이하게 하도록 구멍이 일단 형성되면, 쓰루 비아(308)가 금속화되어, 웨이퍼(302)의 뒷면(306)과 디바이스측(304) 간의 전기적 접속을 제공한다. 쓰루 비아(308)는 전해 도금, 무전해 도금 등의 도금 기술을 이용하여 금속화될 수 있다. 구리 또는 알루미늄 등의 도전성 재료를 도금 처리에 의해 구 멍 내에 피착하여, 쓰루 비아(308)를 형성한다.
블록 210에서, 웨이퍼(302)의 앞면을 플립 칩 패드로 패터닝하고, 범핑한다. 도 4d는 도전성 범프를 갖는 웨이퍼를 도시한다. 플립 칩 패드가 웨이퍼(302) 상의 활성측(304)에 형성되어, 반도체 디바이스의 앞면(304)과의 전기적 접속을 용이하게 한다. 패드가 일단 형성되면, 쏠더 또는 다른 도전성 범프(310)가 패드 상에 패터닝될 수 있다. 범프(310)는 도전성이고, 패드들을 접속하여, 이에 따라서 반도체 디바이스를 반도체 웨이퍼(302)의 바깥쪽에 접속할 수 있다. 범프(310)는 스텐실 프린팅, 전해도금, 스터드 범핑 또는 다른 공지된 프로세스를 이용하여 플립 칩 패드 상에 피착될 수 있다. 범프(310)는 C4 또는 다른 플립 칩 범프일 수 있다.
블록 212에서, 웨이퍼(302)가 다이싱된다. 도 4e는 수 개의 반도체 다이로 다이싱된 웨이퍼를 도시한다. 웨이퍼(302)는 수 개의 반도체 다이(312)로 다이싱또는 개별화된다. 반도체 다이(312)는 단일의 집적 회로 또는 마이크로프로세서에 필요한 반도체 소자를 포함한다. 웨이퍼(302)는 통상 수십개 또는 그 이상의 반도체 다이(312)를 포함한다. 개개의 IC를 형성하기 위해, 웨이퍼 톱, 레이저 등을 이용하여 큰 웨이퍼(302)로부터 다이(312)가 다이싱 또는 개별화된다. 개별화 후에, 수 개의 반도체 다이(312)가 형성된다.
반도체 다이로 및 그 다이로부터의 신호 및 전력을 배분하기 위해, 패키지 기판이 통상 이용된다. 전술한 바와 같이, 패키지 기판은 수 개의 도전성 라인을 포함하여, 범프(310)로부터 신호를 반도체 다이(312) 외부로 배분할 수 있다. 패 키지 기판은 전력 및 신호를 반도체 다이(312)보다 더 큰 영역으로 보급시킬 수 있다. 블록 214에서, 언더필 재료가 앞면 기판 상으로 분배된다. 도 4f는 패키지 기판 상으로 분배된 언더필 재료를 도시한다. 앞면 패키지 기판(314)은 전력과 신호를 반도체 다이(312)의 앞면 또는 활성측(304)으로 또는 그로부터 배분할 것이다. 에폭시 등의 언더필 재료(316)는 패키지 기판(314) 상으로 분배된다. 언더필 재료(316)는, 범프(310)에 대한 전기적인 절연 및 보호를 제공하는 것 뿐만 아니라, 패키지 기판(314)에 반도체 다이(312)를 부착시킬 수 있다. 언더필(316)은 또한, 다이(312) 및 범프(310)의 상이한 열팽창률(CTE)의 효과로부터 범프(310)를 보호할 수도 있다. 일 실시예에서는, 언더필 재료(316)는 다이(312)가 부착되기 전에, 기판(314)에 피착되는 노-플로우(no-flow) 언더필 재료이다. 다른 실시예에서는, 모세관(capillary) 또는 다른 언더필 재료가, 다이(312)가 기판(314)에 부착된 후에 피착될 수 있다. 그러나, 일 실시예에서는, 노-플로우 언더필 재료가 모세관 언더필보다 분배하기가 쉬울 수도 있기 때문에, 노-플로우 언더필 재료를 사용하는 것이 바람직할 수도 있다. 다른 타입의 언더필도 사용할 수 있다는 것을 이해해야 한다.
블록 216에서, 앞면 기판(314)은, 플립 칩 상호접속을 이용하여 다이(312)의 앞면(304)에 부착된다. 도 4g는 패키지 기판(314)에 부착된 반도체 다이(312)를 도시한다. 언더필 재료(316)는 반도체 다이(312)를 패키지 기판(314)에 부착한다. 범프 또는 상호접속(310)은, 패키지 기판(314) 상의 패드에 접촉할 때까지 언더필 재료(316)를 관통한다. 공지된 플립 칩 상호접속 방법을 이용하여, 상호접속(310) 은 퍼니스(furnace) 또는 다른 기술을 이용하여 가열되어, 쏠더 또는 다른 재료를 리플로우시켜, 패키지 기판(314) 상의 패드와의 접속을 생성할 수 있다. 쏠더가 리플로우된 후에, 상호접속(310)은 냉각되고, 반도체 다이(312)와 패키지 기판(314)의 본드 패드들 간의 접속을 형성하여, 전력과 신호 배분을 용이하게 할 것이다.
블록 218에서, 플립 칩 범프가 다이(312)의 뒷면 상에 프린트된다. 도 4h는 그 뒷면(306)에 플립 칩 범프(318)가 프린트되어 있는 반도체 다이(312)를 도시한다. 쓰루 비아(308)는 반도체 다이(312)의 디바이스측(304)에 대한 전기적 접속을 제공한다. 반도체 다이(312)의 외부로 쓰루 비아를 접속하기 위해, 플립 칩 범프(318) 등의 상호접속이 다이(312)의 뒷면에 패터닝된다. 플립 칩 범프(318)는 쓰루 비아(308)에 전기적으로 결합된다. 이에 의해, 플립 칩 범프(318)는 다이(312)의 뒷면(306)으로부터 디바이스측(304)으로의 전기적 접속을 생성할 수 있다.
블록 220에서, 기판 볼은 앞면 기판(314)에 배치된다. 도 4i는 앞면 기판(314) 상에 기판 볼(320)을 구비한 반도체 패키지를 도시한다. 기판 볼(320)은 앞면 기판(314)과 뒷면 기판 간의 전기적 접속을 제공할 수 있으며, 나중에 패키지에 부가될 것이다. 기판 볼(320)은, 그 두 께가 다이(312)의 사이즈 등에 따라 달라지긴 하지만, 대략 225㎛ 정도의 두께를 가질 수 있다. 기판 볼(320)은 앞면 기판(314) 내의 패드에 접속될 수 있고, 앞면 기판(314)을 링(ring)할 것이다 (도 2b 참조). 이런 방식으로, 신호 및 전력이 뒷면 기판에서 앞면 기판(314)으로 전달될 수 있다. 일 실시예에서는, 앞면 기판(314)만이 패키지(300)의 외부에 전기적으로 결합될 것이다. 따라서, 뒷면 기판이 패키지(300)의 외부에 접속되지 않으면, 기판 볼(320)이 뒷면 기판과 앞면 기판(314) 간의 신호 전달을 위해 부가될 수 있다. 일 실시예에서는, 도 4i에서 볼 수 있는 바와 같이, 기판 볼(320)은 실질적으로 범프(310 및 318)보다 더 크다. 따라서, 단 몇 개의 기판 볼(320)이 있다고 해도, 이들이 더 크기 때문에 더 큰 전류를 전달할 수 있다. 다른 실시예에서는, 앞면 기판(314)과 뒷면 기판이 인터포저 및 핀/쓰루 홀 부착을 포함한 다른 기술을 이용하여 전기적으로 결합된다.
블록 222에서, 언더필 재료가 다이의 뒷면 상으로 분배된다. 도 4j는 언더필 재료(322)가 그 위에 분배되어 있는 반도체 다이(312)를 도시한다. 일 실시예에서는, 언더필 재료(322)는 에폭시 등의 노-플로우 언더필 재료이다. 언더필 재료(316)와 같은 언더필 재료(322)는 기계적 지지, 오염 방지를 제공하고, 패키지 신뢰성을 향상시킨다. 일 실시예에서는, 노-플로우 언더필 재료(322)가, 뒷면 기판이 부가되기 전에 다이(312) 상으로 분배된다. 그러나, 다른 실시예에서는, 뒷면 기판이 일단 부착되면, 모세관 또는 다른 언더플로우 재료를 분배하는 것이 가능할 수도 있다.
다른 실시예에서는, 언더필(316)을 이용하지 않고, 앞면 기판(314)이 다이(312)에 부착되고, 언더필(322)을 이용하지 않고, 뒷면 기판(324)이 부착된다. 앞면 및 뒷면 패키지 기판(314 및 324)이 부착된 후에, 몰드 재료가 앞면 기판(314)과 뒷면 기판(324) 사이로 들어가, 단일 스텝으로 양 기판을 언더필할 수 있다.
블록 224에서, 뒷면 기판은 패키지(300) 상에 배치되고, 플립 칩 범프(318) 가 리플로우되어 뒷면 상호접속을 형성한다. 도 4k는 뒷면 기판(324)이 부착된 반도체 패키지(300)를 도시한다. 뒷면 기판(324)은 패키지 어셈블리(300)의 상부에 배치된다. 뒷면 기판(324)은 반도체 다이(312)로 또는 그로부터 신호와 전력을 배분한다. 플립 칩 범프(318) 및 쏠더 볼(320)이 뒷면 기판(324)의 패드와 각각의 범프(318) 간의 접속을 생성하도록 리플로우된다. 기판 볼(320) 및 플립 칩 범프(310 및 318)가 금속을 가열하여, 이를 패키지 기판(314 및 324) 상의 패드에 본딩되게 하는 퍼니스 내로 리플로우 된다. 뒷면 기판(324)을 부착함으로써, 듀얼 기판 패키지가 형성되었다.
블록 226에서, 어셈블리가 플립되고, BGA(ball grid array) 볼이 보드 레벨 상호접속을 위해 부착된다. 도 4l은 BGA 볼(326)이 부착되어 있는 반전된 반도체 패키지를 도시한다. 다이(300)가 패키지(300) 외부의 디바이스와 통신하도록 하기 위해, 패키지 기판(314)과의 전기적 접속이 이루어져야만 한다. BGA 볼(326)은 앞면 기판(314)의 바닥측에 부착될 수 있다. BGA 볼이 스텐실 프린터, 볼 슈터 등을 이용하여 적용될 수 있다. BGA 볼(326)은, 도 1d에 도시된 바와 같이, 앞면 기판(314)의 바닥측에 형성된 패드에 부착된다. 일 실시예에서는, 패키지 어셈블리(300)가, BGA 볼(326)이 부착되기 전에 플립되어야만 한다. 패키지 소자 어셈블리는 전형적으로는 패키지(300)의 상부측으로부터 발생한다. 앞면 기판(314)이 패키지의 바닥측에 있기 때문에, BGA 볼(326)을 부착하기 위해서는, 패키지 기판(314)이 플립되어야만 한다. 패키지 어셈블리(300)가 일단 플립되면, BGA 볼(326)이 전술한 바와 같이 부착될 수 있다. PGA(Pin Grid Array), LGA(Land Grid Array) 등 의 공지된 다른 상호접속 기술도 이용할 수 있음을 이해해야 한다.
프로세스(200)는, 종료 블록 228에서 종료한다. 도 4m은 완성된 패키지 어셈블리(300)를 도시한다. BGA 볼(326)이 일단 부착되면, 패키지 어셈블리(300)가 완성되고, 패키징 프로세스가 종료하여, 워킹 IC 또는 마이크로프로세서를 제공할 수 있다.
당업자는, 본 발명의 광범위한 사상을 벗어나지 않고, 여기에 설명한 실시예에 대하여 다양한 변형이 있을 수 있다는 것을 인식할 것이다. 예를 들어, BGA 상호접속(326)이 앞면 기판(314) 대신에 뒷면 기판(324)에 실장될 수 있다. 또한, 다른 기술, 프로세스 및 재료를 이용할 수 있다.
본 발명을 특정한 실시예를 참조하여 설명하였다. 그러나, 본 명세서의 이익을 갖는 자들에게는, 본 발명의 광범위한 사상과 범주로부터 벗어나지 않고 본 실시예들에 대하여 다양한 수정 및 변경이 있을 수 있다는 것이 자명할 것이다. 이에 따라서, 명세서 및 도면은 제한적인 의미가 아닌 설명적인 의미로 간주된다.

Claims (21)

  1. 쓰루 비아(through via)가 그 내부에 형성된 반도체 다이;
    상기 다이의 앞면에 형성된 제1 상호접속 및 상기 쓰루 비아와 결합된 상기 다이의 뒷면에 형성된 제2 상호접속; 및
    상기 제1 상호접속과 전기적으로 결합된 제1 패키지 기판과, 상기 제2 상호접속과 전기적으로 결합된 제2 패키지 기판
    을 포함하는 장치.
  2. 제1항에 있어서, 상기 다이의 앞면과 상기 제1 기판 사이의 제1 언더필층(underfill layer) 및 상기 다이의 뒷면과 상기 제2 기판 사이의 제2 언더필층을 더 포함하는 장치.
  3. 제1항에 있어서, 상기 제1 기판과 제2 기판 간에 전기적으로 결합된 기판 볼을 더 포함하는 장치.
  4. 제1항에 있어서, 상기 제1 및 제2 상호접속은 쏠더 볼(solder ball)을 포함하는 장치.
  5. 제1항에 있어서, 상기 반도체 다이는, 백그라인딩(backgrinding) 프로세스, CMP(chemical mechanical polishing) 프로세스 및 스핀 에칭 프로세스로 구성되는 그룹으로부터 선택된 것을 이용하여 박막화(thin)되는 장치.
  6. 제2항에 있어서, 상기 언더필층은 노-플로우(no-flow) 언더필 재료를 포함하는 장치.
  7. 제1항에 있어서, 상기 다이의 앞면은 다이의 활성측을 포함하는 장치.
  8. 제1항에 있어서, 상기 기판들은 상기 반도체 다이로 및 그로부터의 신호를 배분하기 위한 패키지 기판인 장치.
  9. 제8항에 있어서, 신호는 입/출력(IO) 신호 및 전력 신호를 포함하는 장치.
  10. 반도체 다이의 뒷면에 쓰루 비아를 형성하고, 상기 쓰루 비아에 제1 상호접속을 부착하는 단계;
    상기 다이의 디바이스측에 제2 상호접속을 부착하는 단계;
    제1 기판에 상기 제1 상호접속을 전기적으로 결합시키는 단계; 및
    제2 기판에 상기 제2 상호접속을 전기적으로 결합시키는 단계
    를 포함하는 방법.
  11. 제10항에 있어서, 상기 쓰루 비아는 상기 디바이스측과 접속되는 방법.
  12. 제10항에 있어서,
    상기 제1 패키지 기판 상에 제1 언더필층을 분배(dispense)하는 단계; 및
    상기 반도체 다이의 뒷면에 제2 언더필층을 분배하는 단계
    를 더 포함하는 방법.
  13. 제12항에 있어서,
    상기 제1 패키지 기판과 제2 패키지 기판 사이에 기판 볼을 부착하는 단계를 더 포함하는 방법.
  14. 제10항에 있어서, 상기 제1 및 제2 상호접속은 쏠더 볼을 포함하는 방법.
  15. 제10항에 있어서, 상기 반도체 다이를 박막화하는 단계를 더 포함하는 방법.
  16. 제10항에 있어서, 상기 제1 및 제2 언더필층은 노-플로우 언더필을 포함하는 방법.
  17. 제10항에 있어서, 상기 제1 및 제2 기판은 상기 반도체 다이에 신호를 배분하기 위한 제1 및 제2 패키지 기판을 포함하는 방법.
  18. 그 뒷면에 쓰루 비아가 형성되어 있는 반도체 다이 -상기 쓰루 비아는 상기 다이의 디바이스측으로의 경로를 제공함-;
    상기 쓰루 비아와 결합된 제1 쏠더 볼 및 상기 디바이스측과 결합된 제2 쏠더 볼;
    상기 제1 쏠더 볼과 전기적으로 결합되어, 상기 쓰루 비아 및 상기 다이의 뒷면에 신호를 배분하기 위한 제1 패키지 기판; 및
    상기 제2 쏠더 볼과 전기적으로 결합되어, 상기 다이의 디바이스측에 신호를 배분하기 위한 제2 패키지 기판
    을 포함하는 장치.
  19. 제18항에 있어서, 상기 반도체 다이는 상기 쓰루 비아를 형성하도록 박막화되는 장치.
  20. 제18항에 있어서, 상기 제1 및 제2 쏠더 볼은 C4(controlled collapse chip connection) 부착인 장치.
  21. 제18항에 있어서, 상기 제1 및 제2 패키지 기판을 전기적으로 결합시키는 기판 볼을 더 포함하는 장치.
KR1020067006139A 2003-09-30 2004-09-29 듀얼 기판 패키지를 위한 방법 및 장치 KR100886517B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/676,883 US7247517B2 (en) 2003-09-30 2003-09-30 Method and apparatus for a dual substrate package
US10/676,883 2003-09-30
PCT/US2004/032451 WO2005034203A2 (en) 2003-09-30 2004-09-29 Method and apparatus for a dual substrate package

Publications (2)

Publication Number Publication Date
KR20060069502A true KR20060069502A (ko) 2006-06-21
KR100886517B1 KR100886517B1 (ko) 2009-03-02

Family

ID=34377478

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067006139A KR100886517B1 (ko) 2003-09-30 2004-09-29 듀얼 기판 패키지를 위한 방법 및 장치

Country Status (7)

Country Link
US (1) US7247517B2 (ko)
KR (1) KR100886517B1 (ko)
CN (1) CN100459111C (ko)
DE (1) DE112004001678T5 (ko)
HK (1) HK1093381A1 (ko)
TW (1) TWI261885B (ko)
WO (1) WO2005034203A2 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140088070A (ko) * 2011-06-30 2014-07-09 무라타 일렉트로닉스 오와이 시스템-인-패키지 디바이스를 제조하는 방법 및 시스템-인-패키지 디바이스
KR101478875B1 (ko) * 2011-12-28 2015-01-02 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 다이를 패키징하는 패키지 온 패키지 장치 및 방법
US9105552B2 (en) 2011-10-31 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
US9171790B2 (en) 2012-05-30 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7122906B2 (en) * 2004-01-29 2006-10-17 Micron Technology, Inc. Die-wafer package and method of fabricating same
DE102004037826B4 (de) * 2004-08-04 2006-06-14 Infineon Technologies Ag Halbleitervorrichtung mit miteinander verbundenen Halbleiterbauelementen
JP4478049B2 (ja) * 2005-03-15 2010-06-09 三菱電機株式会社 半導体装置
US20070202680A1 (en) * 2006-02-28 2007-08-30 Aminuddin Ismail Semiconductor packaging method
TWI341000B (en) * 2007-03-01 2011-04-21 Touch Micro System Tech Method of fabricating optical device caps
US7579215B2 (en) * 2007-03-30 2009-08-25 Motorola, Inc. Method for fabricating a low cost integrated circuit (IC) package
US8421244B2 (en) 2007-05-08 2013-04-16 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same
US7767486B2 (en) * 2007-11-21 2010-08-03 Intel Corporation High-volume on-wafer heterogeneous packaging of optical interconnects
US8310051B2 (en) 2008-05-27 2012-11-13 Mediatek Inc. Package-on-package with fan-out WLCSP
US8803330B2 (en) * 2008-09-27 2014-08-12 Stats Chippac Ltd. Integrated circuit package system with mounting structure
US20100237481A1 (en) * 2009-03-20 2010-09-23 Chi Heejo Integrated circuit packaging system with dual sided connection and method of manufacture thereof
US8097489B2 (en) * 2009-03-23 2012-01-17 Stats Chippac, Ltd. Semiconductor device and method of mounting pre-fabricated shielding frame over semiconductor die
US20100314149A1 (en) * 2009-06-10 2010-12-16 Medtronic, Inc. Hermetically-sealed electrical circuit apparatus
US8172760B2 (en) 2009-06-18 2012-05-08 Medtronic, Inc. Medical device encapsulated within bonded dies
US9324672B2 (en) * 2009-08-21 2016-04-26 Stats Chippac, Ltd. Semiconductor device and method of forming dual-active sided semiconductor die in fan-out wafer level chip scale package
US8508954B2 (en) 2009-12-17 2013-08-13 Samsung Electronics Co., Ltd. Systems employing a stacked semiconductor package
KR20110088234A (ko) 2010-01-28 2011-08-03 삼성전자주식회사 적층 반도체 패키지의 제조 방법
TWI419302B (zh) * 2010-02-11 2013-12-11 Advanced Semiconductor Eng 封裝製程
US8080445B1 (en) 2010-09-07 2011-12-20 Stats Chippac, Ltd. Semiconductor device and method of forming WLP with semiconductor die embedded within penetrable encapsulant between TSV interposers
US8666505B2 (en) 2010-10-26 2014-03-04 Medtronic, Inc. Wafer-scale package including power source
JP5927756B2 (ja) * 2010-12-17 2016-06-01 ソニー株式会社 半導体装置及び半導体装置の製造方法
KR101321170B1 (ko) * 2010-12-21 2013-10-23 삼성전기주식회사 패키지 및 이의 제조 방법
TWI445155B (zh) * 2011-01-06 2014-07-11 Advanced Semiconductor Eng 堆疊式封裝結構及其製造方法
US8424388B2 (en) 2011-01-28 2013-04-23 Medtronic, Inc. Implantable capacitive pressure sensor apparatus and methods regarding same
US8587132B2 (en) * 2012-02-21 2013-11-19 Broadcom Corporation Semiconductor package including an organic substrate and interposer having through-semiconductor vias
US20150014852A1 (en) * 2013-07-12 2015-01-15 Yueli Liu Package assembly configurations for multiple dies and associated techniques
US9349709B2 (en) * 2013-12-04 2016-05-24 Infineon Technologies Ag Electronic component with sheet-like redistribution structure
US10038259B2 (en) * 2014-02-06 2018-07-31 Xilinx, Inc. Low insertion loss package pin structure and method
WO2017034589A1 (en) * 2015-08-27 2017-03-02 Intel Corporation Multi-die package
DE102017207329A1 (de) * 2017-05-02 2018-11-08 Siemens Aktiengesellschaft Elektronische Baugruppe mit einem zwischen zwei Substraten eingebauten Bauelement und Verfahren zu dessen Herstellung
US11735552B2 (en) * 2019-06-25 2023-08-22 Intel Corporation Microelectronic package with solder array thermal interface material (SA-TIM)
US11984377B2 (en) 2020-03-26 2024-05-14 Intel Corporation IC die and heat spreaders with solderable thermal interface structures for assemblies including solder array thermal interconnects

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5424245A (en) 1994-01-04 1995-06-13 Motorola, Inc. Method of forming vias through two-sided substrate
KR100209782B1 (ko) * 1994-08-30 1999-07-15 가나이 쓰도무 반도체 장치
US5855821A (en) * 1995-12-22 1999-01-05 Johnson Matthey, Inc. Materials for semiconductor device assemblies
US5973396A (en) 1996-02-16 1999-10-26 Micron Technology, Inc. Surface mount IC using silicon vias in an area array format or same size as die array
US5977640A (en) 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
US6281042B1 (en) * 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
US6175160B1 (en) 1999-01-08 2001-01-16 Intel Corporation Flip-chip having an on-chip cache memory
US6429509B1 (en) 1999-05-03 2002-08-06 United Microelectronics Corporation Integrated circuit with improved interconnect structure and process for making same
US6624501B2 (en) 2001-01-26 2003-09-23 Fujitsu Limited Capacitor and semiconductor device
US6589180B2 (en) * 2001-06-20 2003-07-08 Bae Systems Information And Electronic Systems Integration, Inc Acoustical array with multilayer substrate integrated circuits
JP2003060153A (ja) * 2001-07-27 2003-02-28 Nokia Corp 半導体パッケージ
US6548376B2 (en) * 2001-08-30 2003-04-15 Micron Technology, Inc. Methods of thinning microelectronic workpieces
TW504819B (en) * 2001-12-04 2002-10-01 Advanced Semiconductor Eng Packaging process of ultra-thin flip chip electronic device
DE10161043B4 (de) 2001-12-12 2005-12-15 Infineon Technologies Ag Chipanordnung
US6765152B2 (en) * 2002-09-27 2004-07-20 International Business Machines Corporation Multichip module having chips on two sides

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140088070A (ko) * 2011-06-30 2014-07-09 무라타 일렉트로닉스 오와이 시스템-인-패키지 디바이스를 제조하는 방법 및 시스템-인-패키지 디바이스
US9105552B2 (en) 2011-10-31 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
USRE49045E1 (en) 2011-10-31 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
KR101478875B1 (ko) * 2011-12-28 2015-01-02 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 다이를 패키징하는 패키지 온 패키지 장치 및 방법
US9171790B2 (en) 2012-05-30 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
US10020286B2 (en) 2012-05-30 2018-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies

Also Published As

Publication number Publication date
KR100886517B1 (ko) 2009-03-02
TW200525664A (en) 2005-08-01
TWI261885B (en) 2006-09-11
DE112004001678T5 (de) 2006-07-13
US20050067714A1 (en) 2005-03-31
WO2005034203A2 (en) 2005-04-14
CN100459111C (zh) 2009-02-04
CN1853271A (zh) 2006-10-25
US7247517B2 (en) 2007-07-24
HK1093381A1 (en) 2007-03-02
WO2005034203A3 (en) 2005-10-27

Similar Documents

Publication Publication Date Title
KR100886517B1 (ko) 듀얼 기판 패키지를 위한 방법 및 장치
US10290613B2 (en) Multiple bond via arrays of different wire heights on a same substrate
KR102131759B1 (ko) 통합 팬-아웃 패키지 및 통합 팬-아웃 패키지 형성 방법
TWI631670B (zh) 使用埋入式架橋矽穿通孔內連件的半導體封裝
US9991231B2 (en) Stacked die integrated circuit
US9852969B2 (en) Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
TWI622105B (zh) 封裝結構及其形成方法
US9728527B2 (en) Multiple bond via arrays of different wire heights on a same substrate
US7763965B2 (en) Stress relief structures for silicon interposers
US11817410B2 (en) Integrated circuit package and method
TWI803310B (zh) 積體電路元件和其形成方法
USRE49987E1 (en) Multiple plated via arrays of different wire heights on a same substrate
US20230387101A1 (en) Integrated Circuit Packages and Methods of Forming the Same
US20230378017A1 (en) Integrated circuit packages and methods of forming the same
KR20230117690A (ko) 집적 회로 패키지 및 이를 형성하는 방법
KR20220102541A (ko) 반도체 패키지 및 이를 형성하는 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130219

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140203

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150130

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160127

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170201

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180201

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190129

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20200129

Year of fee payment: 12