KR20060067577A - 시리얼 센싱 동작을 수행하는 노어 플래시 메모리 장치 - Google Patents

시리얼 센싱 동작을 수행하는 노어 플래시 메모리 장치 Download PDF

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KR20060067577A
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Abstract

본 발명은 시리얼 센싱 동작을 수행하는 노어 플래시 메모리 장치에 관한 것이다. 본 발명에 따른 노어 플래시 메모리 장치는 메모리 셀, 감지 증폭 회로, 그리고 선택회로를 포함한다. 상기 메모리 셀은 다수 비트의 데이터를 저장하고 있다. 상기 감지 증폭 회로는 상기 메모리 셀에 흐르는 전류와 기준전류의 차이를 비교하고, 감지노드를 통해 상기 메모리 셀에 저장된 데이터를 센싱한다. 그리고 상기 선택회로는 상기 감지 증폭 회로에서 먼저 센싱된 상위비트의 데이터에 응답하여, 하위비트의 데이터를 센싱하기 위한 선택신호를 제공한다. 여기에서, 상기 감지 증폭 회로는 기준전류 발생회로와 기준전류 선택회로를 포함한다. 상기 기준전류 발생회로는 상기 감지노드와 접지 사이에 연결되어 있으며, 서로 다른 기준전압에 응답하여 서로 다른 기준전류를 발생한다. 상기 기준전류 선택회로는 상기 기준전류 발생회로와 접지 사이에 연결되어 있으며, 상기 선택신호에 응답하여 상기 서로 다른 기준전류 중에서 상기 기준전류를 선택한다.
본 발명에 따른 노어 플래시 메모리 장치는 상기 감지 증폭 회로에 존재하는 부정합 문제를 개선할 수 있다.

Description

시리얼 센싱 동작을 수행하는 노어 플래시 메모리 장치{NOR FLASH MEMORY DEVICE PERFORMING A SERIAL SENSING OPERATION}
도 1은 본 발명의 바람직한 실시예에 따른 노어 플래시 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 래치회로의 일 실시예를 보여주는 회로도이다.
도 3은 도 1에 도시된 컨트롤러에서 제공되는 제어신호들에 대한 타이밍도이다.
*도면의 주요부분에 대한 부호의 설명*
10 : 메모리 셀 20 : 와이 게이트 회로
100 : 감지 증폭 회로 110 : 비트라인 프리차지 회로
120 : 비트라인 디스차지 회로 130 : 감지노드 셋 회로
140 : 기준전류 발생회로 150 : 기준전류 선택회로
200 : 래치회로 210 : 삼상태 버퍼
220 : 데이터 래치수단 300 : 선택회로
400 : 기준전압 발생기 500 : 컨트롤러
본 발명은 노어 플래시 메모리 장치에 관한 것으로, 더욱 상세하게는 시리얼 센싱 동작을 수행하는 노어 플래시 메모리 장치에 관한 것이다.
노어 플래시 메모리 장치(NOR Flash Memory device)는 전원이 끊어져도 저장된 데이터가 없어지지 않고 유지되는 불휘발성 메모리 장치(Non_volatile Memory Device)이다. 노어 플래시 메모리 장치는 코드 저장형 메모리 장치로서 처리 속도가 빠르므로 고속 데이터 처리가 필수적인 이동전화 단말기 등에 많이 쓰인다.
노어 플래시 메모리 장치의 메모리 셀은 P형 반도체 기판의 채널 영역을 사이에 두고 N+ 불순물로 도핑된 소오스(source) 영역 및 드레인(drain) 영역을 갖는다. 그리고 상기 채널 영역 상에 100Å 이하의 얇은 절연막을 사이에 두고 형성된 플로우팅 게이트(floating gate)와 상기 플로우팅 게이트 상에 절연막을 사이에 두고 형성된 제어 게이트(control gate)를 갖는다. 메모리 셀의 소오스, 드레인, 게이트, 그리고 기판에는 프로그램(program), 소거(erase), 및 읽기(read) 동작 시 소정의 바이어스 전압이 인가된다. 예를 들면, 읽기 동작 시, 메모리 셀은 드레인에 약 1V, 게이트에 약 4.5V, 소오스에 0V, 그리고 기판에 0V의 전압을 입력받는다. 이러한 바이어스 조건에 따라 읽기 동작이 수행되면, 프로그램된 셀(programmed cell)은 드레인 영역에 소오스 영역으로 전류 흐름이 차단된다. 반면에, 소거된 셀(erased cell)은 드레인 영역에서 소오스 영역으로 전류통로를 형성해준다. 여기에서, 프로그램된 셀은 '오프 셀(OFF cell)'이라고 하며, 소거된 셀은 '온 셀(ON cell)'이라고 한다.
한편, 노어 플래시 메모리 장치는 적은 면적에 큰 저장 용량을 갖는 것이 바람직하다. 적은 면적에 큰 저장 용량을 갖는 노어 플래시 메모리 장치를 구현하기 위해서는 집적도를 향상시켜야 한다. 그러나 현재 반도체 공정 기술은 집적도를 향상시키는 데에 한계가 있다. 대안으로서, 집적도의 향상 없이 저장 용량을 배가시킬 수 있는 방법이 개발되어 오고 있다. 그러한 방법 중의 하나는 하나의 메모리 셀에 다수 비트의 데이터를 저장하는 기술이다. 다수 비트의 데이터를 저장하고 있는 메모리 셀을 멀티 레벨 셀(MultiLevel Cell; MLC) 또는 다수 비트 셀이라고 한다. 예를 들면, 2비트의 데이터를 저장하고 있는 메모리 셀은 문턱전압에 따라 '11', '10', '01', '00' 과 같은 4개의 상태(state)를 갖는다. 그리고 상기 4개의 상태는 읽기 동작 시 메모리 셀에 흐르는 전류의 차이에 의해 구분된다.
메모리 셀에 저장된 다수 비트의 데이터를 센싱하기 위해서, 잘 알려진 바와 같이, 감지 증폭 회로가 사용된다. 감지 증폭 회로는 메모리 셀에 흐르는 전류량과 기준 전류량의 차이를 감지 증폭하여 메모리 셀에 저장된 다수 비트의 데이터를 센싱한다. 감지 증폭 회로는 메모리 셀에 저장된 다수 비트의 데이터를 센싱하기 위해서 다수의 서로 다른 기준전류를 필요로 한다. 따라서 감지 증폭 회로는 서로 다른 다수의 기준전류를 흐르게 하는 수단을 구비한다.
종래 기술에 따른 노어 플래시 메모리 장치는 메모리 셀에 흐르는 전류량과 기준 전류량의 차이를 감지 증폭하기 위해 감지 증폭 회로 내에 다수개의 증폭기(amplifier)를 사용하고 있다. 예를 들면, 감지 증폭 회로는 2비트의 데이터를 센싱하기 위해서 3개의 증폭기를 사용한다. 각각의 증폭기는 서로 다른 기준 전류량 을 흐르도록 하여 메모리 셀에 저장된 다수 비트의 데이터를 센싱한다.
그러나 다수개의 증폭기가 모두 동일한 특성을 갖는 것은 현실적으로 불가능하다. 따라서 종래 기술에 따른 노어 플래시 메모리 장치는 증폭기들 사이에 존재하는 부정합(mismatch)으로 센싱 마진이 떨어지는 문제점이 있다. 예를 들면, 읽기 동작 시에 데이터를 센싱하는 증폭기와 프로그램 베리파이(verify) 동작 시에 데이터를 센싱하는 증폭기가 달라질 수 있다. 이때 동일한 데이터를 센싱함에도 불구하고 증폭기가 서로 달라지기 때문에 정확한 센싱이 이루어지지 못하고, 경우에 따라서는 센싱 결과가 달라질 수도 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 하나의 증폭수단을 사용하여 증폭수단들 사이에 존재하는 부정합 문제를 개선한 감지 증폭 회로 및 이를 포함한 노어 플래시 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 다수 비트의 데이터를 출력할 때 일정한 방향성을 가지고 데이터를 출력하는 데이터 출력방법을 제공하는데 있다.
본 발명에 따른 노어 플래시 메모리 장치는 메모리 셀, 감지 증폭 회로, 그리고 선택회로를 포함한다. 상기 메모리 셀은 다수 비트의 데이터를 저장하고 있다. 상기 감지 증폭 회로는 상기 메모리 셀에 흐르는 전류와 기준전류의 차이를 비교하고, 감지노드를 통해 상기 메모리 셀에 저장된 데이터를 센싱한다. 그리고 상기 선택회로는 상기 감지 증폭 회로에서 먼저 센싱된 상위비트의 데이터에 응답 하여, 하위비트의 데이터를 센싱하기 위한 선택신호를 제공한다. 여기에서, 상기 감지 증폭 회로는 기준전류 발생회로와 기준전류 선택회로를 포함한다. 상기 기준전류 발생회로는 상기 감지노드와 접지 사이에 연결되어 있으며, 서로 다른 기준전압에 응답하여 서로 다른 기준전류를 발생한다. 상기 기준전류 선택회로는 상기 기준전류 발생회로와 접지 사이에 연결되어 있으며, 상기 선택신호에 응답하여 상기 서로 다른 기준전류 중에서 상기 기준전류를 선택한다.
실시예로서, 상기 기준전류 발생회로는 상기 감지노드와 접지 사이에 병렬로 연결되며, 상기 서로 다른 기준전압에 응답하여 상기 감지노드와 접지 사이에 각각 전류통로를 형성하는 NMOS 트랜지스터들로 구성된다.
실시예로서, 상기 기준전류 선택회로는 상기 기준전류 발생회로와 접지 사이에 병렬로 연결되며, 상기 선택신호에 응답하여 상기 기준전류 발생회로와 접지 사이에 전류통로를 형성하는 선택 트랜지스터들로 구성된다.
실시예로서, 상기 감지 증폭 회로는 상기 상위비트의 데이터가 상기 감지노드를 통해 출력된 다음에, 상기 감지노드를 소정의 전압레벨로 셋팅하는 감지노드 셋 회로를 더 포함한다. 여기에서, 상기 감지노드 셋 회로는 초기화 신호에 응답하여 상기 감지노드에 전원전압을 제공한다. 상기 감지노드 셋 회로는 초기화 신호에 응답하여 전원단자와 상기 감지노드 사이에 전류통로를 형성하는 MOS 트랜지스터이다.
또한, 본 발명에 따른 노어 플래시 메모리 장치의 다른 일면은 메모리 셀, 기준전압 발생기, 감지 증폭 회로, 래치회로, 그리고 선택회로를 포함한다. 상기 메모리 셀은 다수 비트의 데이터를 저장한다. 상기 기준전압 발생기는 서로 다른 기준전압을 발생한다. 상기 감지 증폭 회로는 상기 메모리 셀에 흐르는 전류와 기준전류의 차이를 비교하고, 감지노드를 통해 상기 메모리 셀에 저장된 데이터를 차례대로 센싱한다. 상기 래치회로는 래치 인에이블 신호에 응답하여 상기 감지 증폭 회로로부터 센싱된 데이터를 래치한다. 그리고 상기 선택회로는 상기 래치회로에 먼저 래치된 상위비트의 데이터에 응답하여, 하위비트의 데이터를 출력하기 위한 선택신호를 제공한다. 여기에서, 상기 감지 증폭 회로는 기준전류 발생회로, 기준전류 선택회로, 그리고 감지노드 셋 회로를 포함한다. 상기 기준전류 발생회로는 상기 감지노드와 접지 사이에 연결되며, 상기 서로 다른 기준전압에 응답하여 서로 다른 기준전류를 발생한다. 상기 기준전류 선택회로는 상기 기준전류 발생회로와 접지 사이에 연결되며, 상기 선택신호에 응답하여 상기 서로 다른 기준전류 중에서 상기 기준전류를 선택한다. 그리고 상기 감지노드 셋 회로는 상기 감지 노드에 연결되며, 상기 상위비트의 데이터가 상기 감지노드를 통해 출력된 다음에 상기 감지노드를 소정의 전압레벨로 셋팅한다.
실시예로서, 상기 기준전류 발생회로는 상기 감지노드와 접지 사이에 병렬로 연결되며, 상기 서로 다른 기준전압에 응답하여 상기 감지노드와 접지 사이에 각각 전류통로를 형성하는 NMOS 트랜지스터들로 구성된다.
실시예로서, 상기 기준전류 선택회로는 상기 기준전류 발생회로와 접지 사이에 병렬 연결되며, 상기 선택신호에 응답하여 상기 기준전류 발생회로와 접지 사이에 전류통로를 형성하는 선택 트랜지스터들로 구성된다.
실시예로서, 상기 감지노드 셋 회로는 초기화 신호에 응답하여 상기 감지노드에 전원전압을 제공한다. 상기 감지노드 셋 회로는 초기화 신호에 응답하여 전원단자와 상기 감지노드 사이에 전류통로를 형성하는 MOS 트랜지스터이다.
실시예로서, 상기 래치회로는 삼상태 버퍼, 데이터 래치수단, 그리고 데이터라인을 포함한다. 상기 삼상태 버퍼는 상기 감지노드를 통해 상기 감지 증폭 회로로부터 센싱된 데이터를 입력받는다. 상기 데이터 래치수단은 상기 삼상태 버퍼의 출력값을 래치한다. 그리고 상기 데이터 라인은 상기 삼상태 버퍼 및 상기 데이터 래치수단을 연결한다. 여기에서, 상기 삼상태 버퍼는 상기 데이터를 입력받기 전에, 래치 인에이블 신호에 응답하여 상기 데이터 라인을 디스차지한다.
본 발명에 따른 감지 증폭 회로는 감지수단, 기준전류 발생회로, 그리고 기준전류 선택회로를 포함한다. 상기 감지수단은 메모리 셀에 흐르는 셀 전류와 기준전류의 차이를 비교하고, 감지노드를 통해 상기 메모리 셀에 저장된 다수 비트의 데이터를 차례대로 센싱한다. 상기 기준전류 발생회로는 상기 감지노드와 접지 사이에 연결되며, 서로 다른 기준전압에 응답하여 서로 다른 기준전류를 발생한다. 그리고 상기 기준전류 선택회로는 상기 기준전류 발생회로와 접지 사이에 연결되며, 상기 서로 다른 기준전류 중에서 상기 기준전류를 선택한다.
실시예로서, 상기 기준전류 발생회로는 상기 감지노드와 접지 사이에 병렬로 연결되며, 상기 서로 다른 기준전압에 응답하여 상기 감지노드와 접지 사이에 각각 전류통로를 형성하는 MOS 트랜지스터들로 구성된다.
실시예로서, 상기 기준전류 선택회로는 상기 기준전류 발생회로와 접지 사이 에 병렬 연결되며, 선택신호에 응답하여 상기 기준전류 발생회로와 접지 사이에 전류통로를 형성하는 선택 트랜지스터들로 구성된다.
실시예로서, 상기 감지 증폭 회로는 상기 감지노드를 통해 상기 메모리 셀에 저장된 상위비트의 데이터가 센싱된 다음에, 상기 감지노드를 소정의 전압레벨로 셋팅하는 감지노드 셋 회로를 더 포함한다. 여기에서, 상기 감지노드 셋 회로는 초기화 신호에 응답하여 상기 감지노드에 전원전압을 제공한다. 상기 감지노드 셋 회로는 초기화 신호에 응답하여 전원단자와 상기 감지노드 사이에 전류통로를 형성하는 MOS 트랜지스터이다.
본 발명에 따른 메모리 셀에 저장된 다수 비트의 데이터를 출력하는 방법은, a) 상위비트의 데이터를 출력하는 단계; b) 상기 상위비트의 데이터가 출력된 다음에, 감지노드를 소정의 전압레벨로 셋팅하는 단계; 및 c) 상기 감지노드가 소정의 전압레벨로 셋팅된 다음에, 상기 상위비트의 데이터에 따라 하위비트의 데이터를 출력하는 단계를 포함한다.
실시예로서, 상기 a) 단계는, a1) 서로 다른 기준전압에 응답하여 서로 다른 기준전류를 발생하는 단계; a2) 상기 서로 다른 기준전류 중에서 하나의 기준전류를 선택하는 단계; 및 a3) 상기 메모리 셀에 흐르는 전류와 상기 선택된 기준전류의 차이를 비교하고, 상기 메모리 셀에 저장된 상위비트의 데이터를 출력하는 단계를 포함한다.
실시예로서, 상기 소정의 전압 레벨은 전원전압 레벨인 것을 특징으로 한다.
실시예로서, 상기 c) 단계는, c1) 서로 다른 기준전압에 응답하여 서로 다른 기준전류를 발생하는 단계; c2) 상기 상위비트의 데이터에 따라 상기 서로 다른 기준전류 중에서 하나의 기준전류를 선택하는 단계; 및 c3) 상기 메모리 셀에 흐르는 전류와 상기 선택된 기준전류의 차이를 비교하고, 상기 메모리 셀에 저장된 하위비트의 데이터를 출력하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록, 본 발명의 바람직한 실시예가 첨부된 도면을 참조하여 상세히 설명된다. 본 발명의 바람직한 실시예로서, 하나의 메모리 셀에 다수 비트의 데이터 (예를 들면, 2비트의 데이터)를 저장하고 있는 노어 플래시 메모리 장치가 상세하게 설명될 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 노어 플래시 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 상기 노어 플래시 메모리 장치(1)는 메모리 셀(10), 와이 게이트 회로(20), 감지 증폭 회로(100), 래치회로(200), 선택회로(300), 기준전압 발생기(400), 그리고 컨트롤러(500)를 포함한다.
상기 메모리 셀(10)은 읽기 동작 시 드레인에 약 1V의 양의 전압, 게이트에 약 4.5V의 양의 전압, 그리고 소오스에 0V의 전압을 인가받는다. 프로그램된 셀은 '오프 셀(OFF cell)'이라고 하며 데이터 "0"을 저장한다. 그리고 소거된 셀은 '온 셀(ON cell)'이라고 하며 데이터 "1"을 저장한다. 상기 메모리 셀(10)이 오프 셀(OFF cell)인지 또는 온 셀(ON cell)인지에 따라, 읽기 동작 시 상기 메모리 셀(10)에 흐르는 전류의 양은 달라진다.
또한, 상기 메모리 셀(10)은 다수 비트의 데이터를 저장할 수 있다. 예를 들 면, 상기 메모리 셀(10)은 문턱 전압에 따라 각각 '11', '10', '01', '00' 과 같이 2비트의 데이터를 저장하거나, '111', '110', …, '001', '000' 과 같이 3비트의 데이터를 저장할 수 있다. 여기에서 가장 앞선 비트의 데이터를 최상위비트의 데이터, 상대적으로 앞선 비트의 데이터를 상위비트의 데이터, 그리고 상기 상위비트의 데이터 다음의 데이터를 하위비트의 데이터라고 정의한다.
상기 메모리 셀(10)에 흐르는 전류는 상기 전류 미러를 형성하는 PMOS 트랜지스터들(P1, P2)에 흐르는 전류와 같다.
상기 와이 게이트 회로(20)는 상기 메모리 셀(10)을 상기 감지 증폭 회로(100)에 연결한다. 상기 와이 게이트 회로(200)는, 잘 알려진 바와 같이, 직렬 연결된 NMOS 트랜지스터들로 구성된다.
상기 감지 증폭 회로(100)는 상기 메모리 셀(10)에 흐르는 전류와 기준전류의 차이를 감지 증폭한다. 상기 감지 증폭 회로(100)는 비트라인 프리차지 회로(110), 비트라인 디스차지 회로(120), 감지노드 셋 회로(130), 기준전류 발생회로(140), 기준전류 선택회로(150), 비트라인 바이어스 트랜지스터(N2), 그리고 전류 미러(current mirror)를 형성하는 PMOS 트랜지스터들(P1, P2)을 포함한다.
상기 비트라인 프리차지 회로(110)는 비트라인 프리차지 신호(BLPRE)에 응답하여 상기 감지 증폭 회로(100)에 전원전압을 제공한다. 상기 비트라인 프리차지 회로(110)는 전원단자와 상기 PMOS 트랜지스터들(P1, P2) 사이에 각각 연결된 PMOS 트랜지스터들로 구성된다.
상기 비트라인 디스차지 회로(120)는 상기 메모리 셀(10)에 저장된 데이터를 읽기 전에, 비트라인에 있는 전하를 제거한다. 상기 비트라인 디스차지 회로(120)는 비트라인 디스차지 신호(BLDIS)에 응답하여 비트라인을 디스차지한다. 상기 비트라인 디스차지 회로(120)는 비트라인에 연결된 NMOS 트랜지스터(N3)로 구성된다.
상기 감지노드 셋 회로(130)는 상기 감지 증폭 회로(100)의 출력단인 감지노드(SAO)에 연결된다. 상기 감지노드 셋 회로(130)는 초기화 신호(INIT)에 응답하여 상기 메모리 셀(10)에 저장된 상위비트의 데이터가 상기 감지노드(SAO)를 통해 출력된 다음에, 상기 감지노드(SAO)를 소정의 전압 레벨로 셋팅한다. 상기 감지노드(SAO)를 소정의 전압 레벨로 셋팅하는 이유는 다수 비트의 데이터가 일정한 방향성을 가지고 센싱되도록 하기 위함이다. 즉, 상위비트 및 하위비트의 데이터가 모두 온 셀(데이터 "1") 상태에서 오프 셀(데이터 "0") 상태로 센싱되도록 하기 위함이다. 다수 비트의 데이터가 일정한 방향성을 가지고 센싱되면, 센싱 마진을 설정하는 것이 용이해지며, 다수 비트의 데이터에 대한 동일한 AC 해석이 가능해진다.
상기 감지노드 셋 회로(130)는 초기화 신호(INIT)에 응답하여 상기 감지노드(SAO)에 전원전압을 제공한다. 상기 감지노드 셋 회로(130)는 상기 초기화 신호(INIT)에 응답하여 전원단자와 상기 감지노드 사이에 전류통로를 형성하는 MOS 트랜지스터로 구성된다. 상기 감지노드 셋 회로(130)는 바람직하게는 PMOS 트랜지스터(P3)로 구성될 수 있다.
상기 기준전류 발생회로(140)는 상기 감지노드(SAO)와 접지 사이에 연결되며, 서로 다른 기준전압에 응답하여 서로 다른 기준전류를 발생한다. 실시예로서, 상기 기준전류 발생회로(140)는 상기 감지노드(SAO)와 접지 사이에 병렬로 연결되 며, 서로 다른 기준전압(DG_H, DG_M, DG_L)에 응답하여 상기 감지노드(SAO)와 접지 사이에 각각 전류통로를 형성하는 NMOS 트랜지스터들(N14, N15, N16)로 구성된다.
상기 기준전류 선택회로(150)는 상기 기준전류 발생회로(140)와 접지 사이에 연결되며, 선택신호에 응답하여 서로 다른 기준전류 중에서 하나의 기준전류를 선택한다. 실시예로서, 상기 기준전류 선택회로(150)는 상기 기준전류 발생회로(140)와 접지 사이에 병렬 연결되며, 선택신호(MSB_M, LSB_L, LSB_H)에 응답하여 상기 기준전류 발생회로(140)와 접지 사이에 전류통로를 형성하는 선택 트랜지스터들로 구성된다. 여기에서, 상기 선택 트랜지스터들은 패스 트랜지스터들, PMOS 트랜지스터들, NMOS 트랜지스터들로 구성될 수 있다. 도 1에서, 상기 선택 트랜지스터들은 상기 선택신호(MSB_M, LSB_L, LSB_H)에 응답하여 각각 온(ON) 또는 오프(OFF) 되는 NMOS 트랜지스터들(N11, N12, N13)로 구성되어 있다.
예를 들면, 제 1 선택신호(MSB_M)가 상기 기준전류 선택회로(150)에 입력되면, 상기 감지노드(SAO)와 접지 사이에 상위비트의 데이터를 출력하기 위한 기준전류가 흐르게 된다. 이때 기준전류는 NMOS 트랜지스터들(N12, N15)을 통해 흐르게 된다. 다음에, 제 2 선택신호(LSB_L)가 입력되면, 상기 감지노드(SAO)와 접지 사이에 하위비트의 데이터를 출력하기 위한 기준전류가 흐르게 된다. 이때 기준전류는 NMOS 트랜지스터들(N11, N14)을 통해 흐르게 된다.
상기 비트라인 바이어스 트랜지스터(N2)는 읽기 동작 시 일정한 레벨의 직류전압(예를 들면, 1.5V)을 입력받는다. 상기 전류 미러를 형성하는 PMOS 트랜지스터(P2)에 흐르는 전류가 상기 감지노드(SAO)와 접지 사이에 흐르는 기준전류보다 높 으면, 상기 감지노드(SA0)의 전압 레벨은 상승한다.
상기 감지 증폭 회로(100)는 상기 메모리 셀(10)에 흐르는 전류와 기준전류의 차이를 감지 증폭하여 상기 메모리 셀(10)에 저장된 다수 비트의 데이터를 출력한다.
상기 감지 증폭 회로(100)는 상기 메모리 셀(10)에 저장된 다수 비트의 데이터를 센싱할 때 하나의 증폭수단을 사용한다. 상기 증폭수단은 전류 미러를 형성하는 PMOS 트랜지스터들(P1, P2)과 기준전류를 생성하는 NMOS 트랜지스터들(N11~N16)로 구성된다. 상기 감지 증폭 회로(100)는 하나의 증폭수단만을 사용하기 때문에 2비트의 데이터를 센싱하기 위해서는 2번의 센싱 동작을 수행한다. 이러한 센싱 동작을 시리얼 센싱(serial sensing) 동작이라 한다.
종래 다수의 증폭수단을 사용하여 패러렐 센싱(parallel sensing) 동작을 수행하는 감지 증폭 회로와 비교해보면, 본 발명에 따른 감지 증폭 회로는 하나의 증폭수단을 사용하여 시리얼 센싱 동작을 수행하기 때문에 종래의 부정합(mismatch) 문제를 개선할 수 있다.
상기 래치회로(200)는 상기 감지 증폭 회로(100)의 출력값을 입력받는다. 상기 래치회로(200)는 래치 인에이블 신호(ENLAT)에 응답하여 상기 감지 증폭 회로(100)의 출력값을 래치한다. 상기 래치회로(200)의 구조 및 동작은 후술되는 도 2를 참조하여 상세히 설명된다.
상기 선택회로(300)는 상기 래치회로(200)에 먼저 저장된 상위비트의 데이터에 응답하여, 하위비트의 데이터를 출력하기 위한 선택신호를 상기 감지 증폭 회로 (100)에 제공한다. 먼저, 상기 선택회로(300)는 상위비트(MSB)의 데이터를 출력하기 위해 상위비트 인에이블 신호(ENMSB)에 응답하여 제 1 선택신호(MSB_M)를 발생한다. 상기 제 1 선택신호(MSB_M)는 상기 감지 증폭 회로(100)에 입력되고, 상위비트의 데이터가 상기 래치회로(200)에 저장된다.
다음에, 상기 선택회로(300)는 상기 래치회로(200)에 저장된 상위비트의 데이터(MSB_D)를 입력받는다. 상기 선택회로(300)는 상기 상위비트의 데이터(MSB_D)를 입력받고 하위비트의 데이터(LSB_D)를 출력하기 위한 제 2 선택신호(LSB_L) 또는 제 3 선택신호(LSB_H)를 발생한다. 예를 들면, 상기 상위비트의 데이터(MSB_D)가 "1"이면 상기 제 2 선택신호(LSB_L)가 발생되고, 상기 상위비트의 데이터(MSB_D)가 "0"이면 상기 제 3 선택신호(LSB_H)가 발생된다. 상기 제 2 또는 제 3 선택신호(LSB_L 또는 LSB_H)는 상기 감지 증폭 회로(100)에 입력된다. 이때 하위비트의 데이터가 상기 래치회로(200)에 저장된다.
상기 기준전압 발생기(400)는 서로 다른 기준전압을 발생한다. 도 1에서 상기 기준전압은 서로 다른 3개의 전압 레벨을 갖는다. 제 1 기준전압(DG_M)은 상위비트의 데이터를 출력하기 위한 기준전압이고, 제 2 또는 제 3 기준전압 (DG_L 또는 DG_H)은 하위비트의 데이터를 출력하기 위한 기준전압이다.
상기 컨트롤러(500)는 상기 감지 증폭 회로(100), 상기 래치회로(200), 그리고 상기 선택회로(300)에 읽기 동작 시 필요한 제어신호들(ENLAT, ENMSB, INIT 등)을 제공한다. 상기 컨트롤러(600)에서 제공되는 제어신호들의 타이밍도는 도 3에 도시되어 있다.
도 2는 도 1에 도시된 래치회로를 보여주는 회로도이다. 도 2를 참조하면, 상기 래치회로(200)는 삼상태 버퍼(210)와 데이터 래치수단(220)을 포함한다.
상기 삼상태 버퍼(210)는 상기 감지 증폭 회로(도 1 참조)(100)의 감지노드(SA0) 및 데이터 라인(DL)에 연결되는 인버터를 포함한다. 상기 인버터는 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N5)로 구성된다. 상기 인버터는 상기 감지 증폭 회로(100)의 출력값을 반전시킨다.
상기 삼상태 버퍼(210)는 래치 인에이블 신호(ENLAT, nENLAT)에 응답하여 온(ON) 또는 오프(OFF) 되는 PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N4)를 포함한다. 상기 PMOS 트랜지스터(P4)는 상기 PMOS 트랜지스터(P5)와 상기 데이터 라인(DL) 사이에 연결되어 있다. 상기 NMOS 트랜지스터(N4)는 상기 NMOS 트랜지스터(N5)와 상기 데이터 라인(DL) 사이에 연결되어 있다. 상기 NMOS 트랜지스터(N4)는 래치 인에이블 신호(ENLAT)를 입력받는다. 그리고 상기 PMOS 트랜지스터(P4)는 반전된 래치 인에이블 신호(nENLAT)를 입력받는다.
상기 감지 증폭 회로(100)의 출력값이 하이 레벨로 설정된 상태에서, 상기 래치 인에이블 신호(ENLAT)가 활성화되면 상기 데이터 라인(DL)에 있는 전하는 제거된다. 즉, 상기 데이터 라인(DL)에 있는 전하는 NMOS 트랜지스터들(N4, N5)을 통해 접지로 빠져나간다. 여기에서, 상기 래치 인에이블 신호(ENLAT)는 메모리 셀(도 1 참조)(10)에 저장된 다수 비트의 데이터를 출력하기 전에 발생되는 신호이다. 상기 래치 인에이블 신호(ENLAT)는 데이터 출력 전에 상기 데이터 라인(DL)을 디스차지 하기 위한 신호이다.
상기 데이터 래치수단(220)은 2개의 인버터(INV1, INV2)와 패스 트랜지스터(PT1)를 포함한다. 상기 인버터(INV1, INV2)는 데이터 라인(DL)을 통해 입력된 데이터를 래치한다. 상기 패스 트랜지스터(PT1)는 래치 인에이블 신호(ENLAT, nENLAT)에 응답하여 턴 온(turn on) 된다. 즉, 상기 래치 인에이블 신호(nENLAT)가 활성화될 때, 상기 데이터 래치수단(220)은 상기 삼상태 버퍼(210)의 출력값을 래치한다.
도 3은 도 1에 도시된 컨트롤러에서 제공되는 제어신호들에 대한 타이밍도이다. 도 1 내지 도 3을 참조하여 메모리 셀(10)에 저장된 2비트의 데이터에 대한 시리얼 센싱 동작이 설명된다.
먼저, 비트라인 디스차지 회로(120)에 비트라인 디스차지 신호(BLDIS)가 입력되고, 이어서 비트라인 프리차지 회로(110)에 비트라인 프리차지 신호(BLPRE)가 입력되면, 감지 증폭 회로(100)의 감지노드(SA0)는 하이 레벨로 설정된다.
상기 감지노드(SA0)가 하이 레벨로 설정된 상태에서, 래치회로(200)에 래치 인에이블 신호(ENLAT)가 입력되면, 상기 래치회로(200)의 데이터 라인(DL)에 있는 전하는 제거된다. 이때, 미지(unknown) 상태에 있었던 래치회로(200)의 출력노드(DO)는 하이 레벨로 설정된다.
상위비트 인에이블 신호(ENMSB)에 응답하여 제 1 선택신호(MSB_M)가 감지 증폭 회로(100)에 입력되면, 상기 감지노드(SAO)와 접지 사이에 제 1 기준전압(DG_M)에 의한 제 1 기준전류가 발생된다. 상기 감지 증폭 회로(100)는 상기 메모리 셀(10)에 흐르는 셀 전류와 상기 제 1 기준전류의 차이를 감지 증폭한다. 이때, 상기 감지노드(SAO)의 전압 레벨은 상기 메모리 셀(10)에 저장된 상위비트의 데이터에 따라 변하게 된다. 즉, 상기 상위비트(MSB)의 데이터가 "1"이면, 상기 감지노드(SAO)는 하이 레벨을 유지한다. 그러나 상기 상위비트(MSB)의 데이터가 "0"이면, 상기 감지노드(SAO)는 로우 레벨로 떨어진다.
다음에, 래치 인에이블 신호가(ENLAT)가 상기 래치회로(200)에 입력되면, 상기 래치회로(200)는 상위비트의 데이터(MSB_D)를 저장하게 된다. 이때 출력노드(DO)를 통해 상위비트의 데이터(MSB_D)가 출력된다.
다음에, 초기화 신호(INIT)가 감지노드 셋 회로(130)에 입력되면, 상기 감지노드(SAO)는 상위비트의 데이터(MSB_D)에 관계없이 하이 레벨로 셋팅된다. 상기 감지노드(SAO)가 하이 레벨로 셋팅된 상태에서, 선택회로(300)는 상기 상위비트의 데이터(MSB_D)에 따라 제 2 선택신호(LSB_L) 또는 제 3 선택신호(LSB_H)를 발생한다. 즉, 상기 상위비트의 데이터(MSB_D)가 "1"이면 상기 제 2 선택신호(LSB_L)가 발생되고, 상기 상위비트의 데이터(MSB_D)가 "0"이면 상기 제 3 선택신호(LSB_H)가 발생된다.
상기 제 2 선택신호(LSB_L)가 발생되면, 상기 감지노드(SAO)와 접지 사이에 제 2 기준전압(DG_L)에 의한 제 2 기준전류가 발생된다. 상기 제 3 선택신호(LSB_H)가 발생되면, 상기 감지노드(SAO)와 접지 사이에 제 3 기준전압(DG_H)에 의한 제 3 기준전류가 발생된다. 상기 제 2 또는 제 3 기준전압 (DG_L 또는 DG_H)은 상기 메모리 셀(10)에 저장된 하위비트의 데이터(LSB_D)를 출력하기 위한 기준전압이다.
이하에서는, 메모리 셀(10)에 상위비트의 데이터(MSB_D)가 "1"이라고 가정하고, 하위비트의 데이터(LSB_D)를 센싱하는 과정이 설명된다. 상기 감지 증폭 회로(100)에서 제 2 기준전류가 발생되면, 상기 감지노드(SAO)의 전압 레벨은 상기 메모리 셀(10)에 저장된 하위비트의 데이터에 따라 변한다. 즉, 상기 하위비트의 데이터(LSB_D)가 "1"이면, 상기 감지노드(SAO)는 하이 레벨을 유지한다. 그러나 상기 하위비트의 데이터(LSB_D)가 "0"이면, 상기 감지노드(SAO)는 로우 레벨로 떨어진다.
다음에, 래치 인에이블 신호가(ENLAT)가 상기 래치회로(200)에 입력되면, 상기 래치회로(200)는 하위비트의 데이터(LSB_D)를 래치하게 된다. 이때 출력노드(DO)를 통해 하위비트의 데이터(LSB_D)가 출력된다.
다시 도 1을 참조하면, 본 발명에 따른 노어 플래시 메모리 장치(1)는 감지 증폭 회로(100) 내에 하나의 증폭수단을 사용하여 시리얼 센싱 동작을 수행하기 증폭수단들 사이에 존재하는 부정합 문제는 발생되지 않는다. 따라서 본 발명에 따른 노어 플래시 메모리 장치(1)는 종래에 비해 센싱 마진을 크게 개선할 수 있다.
또한, 본 발명에 따른 노어 플래시 메모리 장치(1)는 감지 증폭 회로(100) 내에 감지노드 셋 회로(130)를 구비하여 다수 비트의 데이터를 일정한 방향성을 가지고 센싱할 수 있다. 따라서 본 발명에 따른 노어 플래시 메모리 장치(1)는 센싱 마진을 용이하게 설정할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물 론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 감지 증폭 회로는 하나의 증폭수단을 사용하여 시리얼 센싱 동작을 수행하기 때문에 증폭수단들 사이에 존재하는 부정합 문제를 개선할 수 있다. 그리고 본 발명에 따른 노어 플래시 메모리 장치는 상기 감지 증폭 회로를 포함하고 있기 때문에 종래에 비해 센싱 마진을 크게 개선할 수 있다. 또한, 본 발명에 따른 데이터 출력방법에 의하면, 일정한 방향성을 가지고 데이터를 출력하기 때문에 센싱 마진을 용이하게 설정할 수 있다.

Claims (27)

  1. 다수 비트의 데이터를 저장하는 메모리 셀;
    상기 메모리 셀에 흐르는 전류와 기준전류의 차이를 비교하고, 감지노드를 통해 상기 메모리 셀에 저장된 데이터를 센싱하는 감지 증폭 회로; 및
    상기 감지 증폭 회로에서 먼저 센싱된 상위비트의 데이터에 응답하여, 하위비트의 데이터를 센싱하기 위한 선택신호를 제공하는 선택회로를 포함하되,
    상기 감지 증폭 회로는,
    상기 감지노드와 접지 사이에 연결되며, 서로 다른 기준전압에 응답하여 서로 다른 기준전류를 발생하는 기준전류 발생회로; 및
    상기 기준전류 발생회로와 접지 사이에 연결되며, 상기 선택신호에 응답하여 상기 서로 다른 기준전류 중에서 상기 기준전류를 선택하는 기준전류 선택회로를 포함하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 기준전류 발생회로는, 상기 감지노드와 접지 사이에 병렬로 연결되며, 상기 서로 다른 기준전압에 응답하여 상기 감지노드와 접지 사이에 각각 전류통로를 형성하는 NMOS 트랜지스터들로 구성되는 것을 특징으로 하는 노어 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 기준전류 선택회로는, 상기 기준전류 발생회로와 접지 사이에 병렬 연결되며, 상기 선택신호에 응답하여 상기 기준전류 발생회로와 접지 사이에 전류통로를 형성하는 선택 트랜지스터들로 구성되는 것을 특징으로 하는 노어 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 선택 트랜지스터들은, NMOS 트랜지스터들인 것을 특징으로 하는 노어 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 감지 증폭 회로는, 상기 상위비트의 데이터가 상기 감지노드를 통해 출력된 다음에, 상기 감지노드를 소정의 전압레벨로 셋팅하는 감지노드 셋 회로를 더 포함하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 감지노드 셋 회로는, 초기화 신호에 응답하여 상기 감지노드에 전원전압을 제공하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  7. 제 5 항에 있어서,
    상기 감지노드 셋 회로는, 초기화 신호에 응답하여 전원단자와 상기 감지노드 사이에 전류통로를 형성하는 MOS 트랜지스터인 것을 특징으로 하는 노어 플래시 메모리 장치.
  8. 다수 비트의 데이터를 저장하는 메모리 셀;
    서로 다른 기준전압을 발생하는 기준전압 발생기;
    상기 메모리 셀에 흐르는 전류와 기준전류의 차이를 비교하고, 감지노드를 통해 상기 메모리 셀에 저장된 데이터를 차례대로 센싱하는 감지 증폭 회로;
    래치 인에이블 신호에 응답하여 상기 감지 증폭 회로로부터 센싱된 데이터를 래치하는 래치회로; 및
    상기 래치회로에 먼저 래치된 상위비트의 데이터에 응답하여, 하위비트의 데이터를 출력하기 위한 선택신호를 제공하는 선택회로를 포함하되,
    상기 감지 증폭 회로는,
    상기 감지노드와 접지 사이에 연결되며, 상기 서로 다른 기준전압에 응답하여 서로 다른 기준전류를 발생하는 기준전류 발생회로;
    상기 기준전류 발생회로와 접지 사이에 연결되며, 상기 선택신호에 응답하여 상기 서로 다른 기준전류 중에서 상기 기준전류를 선택하는 기준전류 선택회로; 및
    상기 감지 노드에 연결되며, 상기 상위비트의 데이터가 상기 감지노드를 통해 출력된 다음에 상기 감지노드를 소정의 전압레벨로 셋팅하는 감지노드 셋 회로를 포함하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 기준전류 발생회로는, 상기 감지노드와 접지 사이에 병렬로 연결되며, 상기 서로 다른 기준전압에 응답하여 상기 감지노드와 접지 사이에 각각 전류통로를 형성하는 NMOS 트랜지스터들로 구성되는 것을 특징으로 하는 노어 플래시 메모리 장치.
  10. 제 9 항에 있어서,
    상기 기준전류 선택회로는, 상기 기준전류 발생회로와 접지 사이에 병렬 연결되며, 상기 선택신호에 응답하여 상기 기준전류 발생회로와 접지 사이에 전류통로를 형성하는 선택 트랜지스터들로 구성되는 것을 특징으로 하는 노어 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 선택 트랜지스터들은, NMOS 트랜지스터들인 것을 특징으로 하는 노어 플래시 메모리 장치.
  12. 제 8 항에 있어서,
    상기 감지노드 셋 회로는, 초기화 신호에 응답하여 상기 감지노드에 전원전압을 제공하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  13. 제 12 항에 있어서,
    상기 감지노드 셋 회로는, 초기화 신호에 응답하여 전원단자와 상기 감지노드 사이에 전류통로를 형성하는 MOS 트랜지스터인 것을 특징으로 하는 노어 플래시 메모리 장치.
  14. 제 8 항에 있어서,
    상기 래치회로는,
    상기 감지노드를 통해 상기 감지 증폭 회로로부터 센싱된 데이터를 입력받는 삼상태 버퍼;
    상기 삼상태 버퍼의 출력값을 래치하는 데이터 래치수단; 및
    상기 삼상태 버퍼 및 상기 데이터 래치수단을 연결하는 데이터 라인을 포함하되,
    상기 삼상태 버퍼는, 상기 데이터를 입력받기 전에, 래치 인에이블 신호에 응답하여 상기 데이터 라인을 디스차지하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  15. 메모리 셀에 흐르는 셀 전류와 기준전류의 차이를 비교하고, 감지노드를 통해 상기 메모리 셀에 저장된 다수 비트의 데이터를 차례대로 센싱하는 감지수단;
    상기 감지노드와 접지 사이에 연결되며, 서로 다른 기준전압에 응답하여 서 로 다른 기준전류를 발생하는 기준전류 발생회로; 및
    상기 기준전류 발생회로와 접지 사이에 연결되며, 상기 서로 다른 기준전류 중에서 상기 기준전류를 선택하는 기준전류 선택회로를 포함하는 감지 증폭 회로.
  16. 제 15 항에 있어서,
    상기 기준전류 발생회로는, 상기 감지노드와 접지 사이에 병렬로 연결되며, 상기 서로 다른 기준전압에 응답하여 상기 감지노드와 접지 사이에 각각 전류통로를 형성하는 MOS 트랜지스터들로 구성되는 것을 특징으로 하는 감지 증폭 회로.
  17. 제 16 항에 있어서,
    상기 MOS 트랜지스터들은, NMOS 트랜지스터들인 것을 특징으로 하는 감지 증폭 회로.
  18. 제 15 항에 있어서,
    상기 기준전류 선택회로는, 상기 기준전류 발생회로와 접지 사이에 병렬 연결되며, 선택신호에 응답하여 상기 기준전류 발생회로와 접지 사이에 전류통로를 형성하는 선택 트랜지스터들로 구성되는 것을 특징으로 하는 감지 증폭 회로.
  19. 제 18 항에 있어서,
    상기 선택 트랜지스터들은, NMOS 트랜지스터들인 것을 특징으로 하는 감지 증폭 회로.
  20. 제 15 항에 있어서,
    상기 감지노드를 통해 상기 메모리 셀에 저장된 상위비트의 데이터가 센싱된 다음에, 상기 감지노드를 소정의 전압레벨로 셋팅하는 감지노드 셋 회로를 더 포함하는 것을 특징으로 하는 감지 증폭 회로.
  21. 제 20 항에 있어서,
    상기 감지노드 셋 회로는, 초기화 신호에 응답하여 상기 감지노드에 전원전압을 제공하는 것을 특징으로 하는 감지 증폭 회로.
  22. 제 20 항에 있어서,
    상기 감지노드 셋 회로는, 초기화 신호에 응답하여 전원단자와 상기 감지노드 사이에 전류통로를 형성하는 MOS 트랜지스터인 것을 특징으로 하는 감지 증폭 회로.
  23. 제 22 항에 있어서,
    상기 MOS 트랜지스터는, PMOS 트랜지스터인 것을 특징으로 하는 감지 증폭 회로.
  24. 감지노드를 통해 메모리 셀에 저장된 다수 비트의 데이터를 차례대로 출력하는 노어 플래시 메모리 장치의 데이터를 출력하는 방법에 있어서:
    a) 상기 메모리 셀에 저장된 상위비트의 데이터를 출력하는 단계;
    b) 상기 상위비트의 데이터가 출력된 다음에, 상기 감지노드를 소정의 전압레벨로 셋팅하는 단계; 및
    c) 상기 감지노드가 소정의 전압레벨로 셋팅된 다음에, 상기 상위비트의 데이터에 따라 하위비트의 데이터를 출력하는 단계를 포함하는 데이터 출력방법.
  25. 제 24 항에 있어서,
    상기 a) 단계는,
    a1) 서로 다른 기준전압에 응답하여 서로 다른 기준전류를 발생하는 단계;
    a2) 상기 서로 다른 기준전류 중에서 하나의 기준전류를 선택하는 단계; 및
    a3) 상기 메모리 셀에 흐르는 전류와 상기 선택된 기준전류의 차이를 비교하고, 상기 메모리 셀에 저장된 상위비트의 데이터를 출력하는 단계를 포함하는 것을 특징으로 하는 데이터 출력방법.
  26. 제 24 항에 있어서,
    상기 소정의 전압 레벨은, 전원전압 레벨인 것을 특징으로 하는 데이터 출력방법.
  27. 제 24 항에 있어서,
    상기 c) 단계는,
    c1) 서로 다른 기준전압에 응답하여 서로 다른 기준전류를 발생하는 단계;
    c2) 상기 상위비트의 데이터에 따라 상기 서로 다른 기준전류 중에서 하나의 기준전류를 선택하는 단계; 및
    c3) 상기 메모리 셀에 흐르는 전류와 상기 선택된 기준전류의 차이를 비교하고, 상기 메모리 셀에 저장된 하위비트의 데이터를 출력하는 단계를 포함하는 것을 특징으로 하는 데이터 출력방법.
KR1020040106388A 2004-12-15 2004-12-15 시리얼 센싱 동작을 수행하는 노어 플래시 메모리 장치 KR100660535B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160049085A (ko) * 2014-10-24 2016-05-09 에스케이하이닉스 주식회사 멀티 레벨 메모리 소자 및 그의 데이터 센싱 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101958142B (zh) * 2009-07-14 2013-06-26 北京兆易创新科技股份有限公司 一种存储单元的数据读取方法和用于mlc的灵敏放大器
JP6050804B2 (ja) * 2014-11-28 2016-12-21 力晶科技股▲ふん▼有限公司 内部電源電圧補助回路、半導体記憶装置及び半導体装置
US11170864B2 (en) * 2019-02-19 2021-11-09 Texas Instruments Incorporated Methods and apparatus to improve performance while reading a one-time-programmable memory

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5539690A (en) * 1994-06-02 1996-07-23 Intel Corporation Write verify schemes for flash memory with multilevel cells
KR970003249A (ko) * 1995-06-30 1997-01-28 김주용 플래쉬 메모리 장치
KR19980084907A (ko) * 1997-05-27 1998-12-05 윤종용 불휘발성 반도체 메모리 장치 및 그 장치의 프로그램 검증 방법
US5903496A (en) * 1997-06-25 1999-05-11 Intel Corporation Synchronous page-mode non-volatile memory with burst order circuitry
KR100295361B1 (ko) * 1998-12-30 2001-07-12 윤종용 불 휘발성 반도체 메모리 장치
US6490203B1 (en) * 2001-05-24 2002-12-03 Edn Silicon Devices, Inc. Sensing scheme of flash EEPROM
JP2003173700A (ja) * 2001-12-03 2003-06-20 Mitsubishi Electric Corp 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160049085A (ko) * 2014-10-24 2016-05-09 에스케이하이닉스 주식회사 멀티 레벨 메모리 소자 및 그의 데이터 센싱 방법

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