KR20160049085A - 멀티 레벨 메모리 소자 및 그의 데이터 센싱 방법 - Google Patents

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Abstract

본 발명에 따르면, 메모리 셀에 저장된 데이터를 검출해내는 동안 셀전류를 지속적으로 흘릴 필요가 없고, 메모리 셀에 저장된 데이터의 하위 비트를 결정하는 동안 다른 메모리 셀에 저장된 데이터의 상위 비트 결정 동작을 수행할 수 있는 멀티 레벨 메모리 소자를 제공한다.
본원의 제1 발명에 따른 멀티 레벨 메모리 소자는, 메모리 셀에 흐르는 셀전류를 소정의 기준치 전류와 비교하여 복수의 상위 비트를 결정하는 상위 비트 결정부; 상기 셀전류를 복제한 셀복제전류를 소정의 셀전압으로 변환하여 저장하는 전류/전압 변환부; 상기 셀전류복제를 상기 소정의 셀전압으로 변환하여 저장하는 충전시간을 결정하는 충전시간 결정부; 및 상기 충전시간 결정부로부터 출력되는 충전 종료 신호에 대응하여 복수의 하위 비트를 결정하는 하위 비트 결정부를 포함한다.

Description

멀티 레벨 메모리 소자 및 그의 데이터 센싱 방법{MULTI LEVEL MEMORY DEVICE AND ITS DATA SENSING METHOD}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 멀티 레벨 메모리 셀을 포함하는 메모리 소자에 관한 것이다.
종래의 DRAM은 캐패시터로 구성된 메모리 셀을 포함하고, 상기 메모리 셀에 전하를 충전하거나 방전하면서 데이터를 저장한다. 그러나, 캐패시터의 특성상 누설전류가 존재하기 때문에 DRAM은 휘발성 메모리라는 단점을 갖는다. DRAM의 단점을 개선하기 위해 비휘발성이며 데이터의 리텐션이 불필요한 메모리들이 개발되고 있다. 특히, 메모리 셀 구조를 변화시켜 비휘발성을 구현하려는 시도가 계속되고 있으며, 그 중 하나가 상변화 메모리 셀을 포함하는 상변화 메모리 소자이다.
도 1은 미국공개특허 2012-0063195호의 도 4에 도시된 것으로, 종래기술에 따른 상변화 메모리 소자의 구성을 개략적으로 보여주는 도면이다. 도 1에서 종래기술에 따른 상변화 메모리 소자는 메모리 셀(102) 및 센스 앰프(410)를 포함한다. 메모리 셀(102)은 온도 또는 전류에 따라 저항 값이 변화하는 저항성 물질로 구성되어 저장된 데이터에 따라 서로 다른 저항 값을 갖는다.
센스 앰프(410)는 입력되는 메모리 셀에 흐르는 전류에 따라 비트 라인에 인가되는 셀 전압(VCELL)과 시간에 따라 증가하는 기준전압(VREF(t))을 비교하여 메모리 셀에 저장된 데이터를 검출한다.
그런데, 이와 같은 구조에 따르면, 센스 앰프(410)가 메모리 셀에 저장된 데이터를 검출하기까지 메모리 셀에 전류를 지속적으로 흘려야 하므로 전력 소모가 크다. 또한, 메모리 셀에 저장된 데이터를 확인할 때까지 메모리 셀에 전류를 지속적으로 흘려야 하므로 다른 작업을 처리할 수 없기 때문에 데이터 처리속도를 향상시키는 데에 한계가 있다.
본 발명에 따르면, 메모리 셀에 저장된 데이터를 검출해내는 동안 셀전류를 지속적으로 흘릴 필요가 없는 멀티 레벨 메모리 소자 및 그의 데이터 센싱 방법을 제공한다.
또한, 본 발명에 따르면, 메모리 셀에 저장된 데이터의 하위 비트를 결정하는 동안 다른 메모리 셀에 저장된 데이터의 상위 비트 결정 동작을 수행할 수 있는 멀티 레벨 메모리 소자 및 그의 데이터 센싱 방법을 제공한다.
본원의 제1 발명에 따른 멀티 레벨 메모리 소자는, 메모리 셀에 흐르는 셀전류를 소정의 기준치 전류와 비교하여 복수의 상위 비트를 결정하는 상위 비트 결정부; 상기 셀전류를 복제한 셀복제전류를 소정의 셀전압으로 변환하여 저장하는 전류/전압 변환부; 상기 셀전류복제를 상기 소정의 셀전압으로 변환하여 저장하는 충전시간을 결정하는 충전시간 결정부; 및 상기 충전시간 결정부로부터 출력되는 충전 종료 신호에 대응하여 복수의 하위 비트를 결정하는 하위 비트 결정부를 포함한다.
또한, 상기 전류/전압 변환부는, 병렬연결되는 복수의 캐패시터를 포함하는 셀전압충전부; 상기 상위 비트 결정부의 출력에 대응하여 상기 셀복제전류가 상기 셀전압충전부 내 복수의 캐패시터 중 어느 하나로 흐르도록 경로를 선택하는 경로선택부; 및 상기 충전시간 결정부로부터 출력되는 충전 종료 신호에 대응하여 상기 셀전압충전부에 충전된 셀전압을 출력하도록 스위칭하는 비교용 스위칭부를 포함한다.
또한, 상기 복수의 캐패시터는 서로 다른 용량을 가질 수 있다.
또한, 상기 복수의 캐패시터는 동일한 용량을 가질 수 있다.
또한, 상기 충전시간 결정부는, 구간최대셀전류를 통과시킬 수 있는 구간최대셀전류구동부; 상기 구간최대셀전류구동부와 전류 미러 타입으로 형성되고, 상기 구간최대셀전류를 복제한 구간최대셀복제전류를 통과시킬 수 있는 구간최대셀복제전류구동부; 상기 구간최대셀복제전류가 흐르는 동안 최대충전전압으로 충전하는 구간최대셀전압충전부; 및 상기 하위 비트 결정부로부터 출력되는 제1 기준전압과 상기 최대충전전압이 동일하면 충전 종료 신호를 출력하는 충전종료신호발생부를 포함한다.
또한, 상기 하위 비트 결정부는, 동시적으로 또는 선택적으로 충전이 가능한 기준전압발생부; 상기 기준전압발생부가 출력하는 제2 기준전압에 응답하여 하위 비트 카운트 신호를 출력하는 카운터; 상기 제2 기준전압과 상기 셀전압을 비교하는 비교부; 및 상기 비교부의 출력에 응답하여 상기 카운터로부터 출력되어 저장된 하위 비트 카운트 신호를 출력하는 하위 비트 저장부를 포함한다.
또한, 본원의 제2 발명에 따른 멀티 레벨 메모리 소자는, 복수의 A/D 컨버터; 메모리 셀에 흐르는 셀전류를 복제한 셀전류복제를 소정의 셀전압으로 변환하여 저장하는 시간을 결정하도록 형성된 충전시간 결정부; 및 상기 충전시간 결정부로부터 출력되는 충전 종료 신호에 대응하여 상기 메모리 셀에 저장된 데이터의 전체 비트 중 하위 비트를 결정하는 하위 비트 결정부를 포함하고, 상기 복수의 A/D 컨버터 각각은, 상기 충전시간 결정부 및 하위 비트 결정부를 공유할 수 있다.
또한, 상기 복수의 A/D 컨버터 각각은, 상기 메모리 셀에 흐르는 셀전류를 소정의 기준치 전류와 비교하여 복수의 상위 비트를 결정하는 상위 비트 결정부; 및 상기 셀전류를 복제한 셀복제전류를 상기 셀전압으로 변환하여 저장하는 전류/전압 변환부를 포함한다.
또한, 본원의 제3 발명에 따른 멀티 레벨 메모리 소자의 데이터 센싱 방법은, 메모리 셀에 흐르는 셀전류를 소정의 기준치 전류와 비교하여 복수의 상위 비트를 결정하는 단계; 상기 셀전류를 복제한 셀복제전류를 소정의 셀전압으로 변환하여 소정 저장시간동안 저장하는 단계; 상기 셀전류복제를 상기 소정의 셀전압으로 변환하여 저장하는 충전시간을 결정하여 충전 종료 신호를 출력하는 단계; 및 상기 충전 종료 신호에 대응하여 복수의 하위 비트를 결정하는 하위 비트 결정 단계를 포함하고, 상기 저장과 상기 충전은 동일한 시간 동안 동시에 수행된다.
또한, 상기 하위 비트 결정 단계는, 계단형의 지수함수적으로 증가하는 기준전압을 발생하는 단계; 상기 기준전압에 응답하여 하위 비트 카운트 신호를 출력하는 단계; 상기 기준전압이 상기 셀전압 보다 커지면 상기 하위 비트 카운트 신호를 출력하는 단계를 포함한다.
본 발명의 멀티 레벨 메모리 소자는, 메모리 셀에 저장된 데이터를 검출해내는 동안 셀전류를 지속적으로 흘릴 필요가 없기 때문에, 메모리 셀에 저장된 데이터를 검출해내기 위하여 필요한 전력 소모를 줄일 수 있다. 또한, 본 발명의 멀티 레벨 메모리 소자는, 메모리 셀에 저장된 데이터의 하위 비트를 결정하는 동안 다른 메모리 셀에 저장된 데이터의 상위 비트 결정 동작을 수행할 수 있기 때문에 동작 시간을 줄일 수 있다.
도 1은 종래기술에 따른 상변화 메모리 소자 개략도,
도 2는 본 발명의 일실시예에 따른 멀티 레벨 메모리 소자의 주요부 블록 구성도,
도 3은 본 발명의 일실시예에 따른 멀티 레벨 메모리 소자의 동작 개념도,
도 4는 본 발명의 일실시예에 따른 충전 종료 신호가 발생되는 개념을 설명하는 도면,
도 5는 본 발명의 일실시예에 따른 충전 종료 신호의 보정 개념을 설명하는 도면,
도 6은 본 발명의 일실시예에 따른 상하위 비트 결정을 설명하기 위한 타이밍도,
도 7은 본 발명의 다른 실시예에 따른 멀티 레벨 메모리 소자의 전류/전압 변환부(740) 블록 구성도, 및
도 8은 본 발명의 또 실시예에 따른 하위 비트 결정부(250), 및 충전시간 결정부(260)를 공유하는 멀티 레벨 메모리 소자의 주요부 블록 구성도이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 2는 본 발명의 일실시예에 따른 멀티 레벨 메모리 소자의 주요부 블록 구성도이고, 도 3은 본 발명의 일실시예에 따른 멀티 레벨 메모리 소자의 동작 개념도이다.
본 발명의 일실시예에 따른 멀티 레벨 메모리 소자는 메모리셀(210), 검출전류생성부(220), 상위 비트 결정부(230), 전류/전압 변환부(240), 충전시간 결정부(250), 하위 비트 결정부(260), 및 데이터 출력부(270)를 포함한다.
메모리 셀(210)은 소정 레벨의 전압을 인가받아 그 저항값에 따라 센싱 노드(VSAI)에 흐르는 셀전류(Icell)의 크기를 변화시킬 수 있다. 여기서, 제1 옵셋전류원(Ioffset, 211)은 셀전류구동부(225)를 통과할 수 있는 전류의 상한치와 하한치 간의 폭이 제한적이므로 옵셋전류(예컨대, 1 마이크로암페어)를 흘려줌으로써 셀전류구동부(225)를 통과하는 셀전류(Icell)의 하한치를 상승시킬 수 있다. 본 발명의 일실시예에 따르면, 셀전류구동부(225)는 적어도 하나의 스위칭소자를 포함한다.
검출전류생성부(220)는 기준전압(VREF)과 센싱노드전압(VSAI)의 차이를 증폭하여 센싱노드(VSAI)에 소정 레벨의 전압을 제공할 수 있다. 메모리 셀(210)은 센싱 노드(VSAI)에 연결되고, 메모리 셀(210)의 저항값에 따라 센싱 노드(VSAI)에 흐르는 셀전류(Icell)의 크기가 변화한다. 즉, 메모리 셀(210)의 저항값이 작을 때 센싱 노드(VSAI)에 흐르는 셀전류(Icell)는 메모리 셀(205)의 저항값이 클 때 센싱 노드(VSAI)에 흐르는 셀전류(Icell)보다 크다.
상위 비트 결정부(230)는 메모리 셀(210)에 흐르는 셀전류(Icell)를 복수의기준치 전류와 비교하여 복수 비트 중 상위 비트를 결정할 수 있다. 즉, 상위 비트 결정부(230)는 셀전류(Icell)의 범위를 4개 구간으로 나누고 4개 구간 중 어느 구간에 해당하는지를 결정한다. 예컨대, 상위 비트 결정부(230)는 전체 5비트 중 상위 2비트를 결정할 수 있다. 구체적으로, 상위 비트 결정부(230)는 제1 내지 제3 셀복제전류구동부(232, 234, 236), 제1 내지 제3 기준치 전류원(231, 233, 235), 2비트 인코더(237), 및 2비트 레지스터(239)를 포함한다.
도시되지는 않았으나, 제1 내지 제3 기준치 전류원(231, 233, 235)에는 각각 옵셋전류원(Ioffset)이 병렬로 연결되고, 제1 옵셋전류원(211)과 동일한 기능을 수행한다.
제1 내지 제3 셀복제전류구동부(232, 234, 236)는 각각 셀전류구동부(225)와 전류 미러 타입으로 형성되고, 적어도 하나의 스위칭소자(예컨대, FET)로 구현되고, 셀전류(Icell)를 복제한다. 즉, 제1 내지 제3 셀복제전류구동부(232, 234, 236) 내 스위칭소자는 셀전류구동부(225)의 스위칭소자와 동일 크기이다.
제1 내지 제3 기준치 전류원(231, 233, 235)는 각각 셀전류구동부(225)를 흐르는 셀전류 최대치의 I1/4, I1/2, I3/4에 해당하는 전류를 접지로 흘려보낸다. 여기서, I1/4(350nA), I1/2(1.2uA), I3/4(4.3uA)은 로그값으로 환산된 값을 의미하고, 도 3을 참조하면, I1/4는 350nA, I1/2는 1.2uA, I3/4는 4.3uA, 셀전류 최대치는 15uA이다. 이에 따라 제1 내지 제3 셀복제전류구동부(232, 234, 236)를 흐르는 셀복제전류(Icell_copy)가 각각 제1 내지 제3 기준치 전류보다 크면 제1 내지 제3 셀복제전류구동부(232, 234, 236)는 각각의 출력 노드를 통해 제1 내지 제3 기준치 전류를 초과하는 전류분을 출력한다.
2비트 인코더(237)는 제1 내지 제3 셀복제전류구동부(232, 234, 236)로부터 출력되는 초과 전류분을 코드화한다. 예컨대, 2비트 인코더(237)는 3비트의 초과 전류분을 입력받아 2비트의 출력으로 코드화한다. 즉, 셀전류(Icell)가 I1/4 이하의 제1 구간이면, 2비트 인코더(237)는 "00"을, I1/4 ~ I1/2의 제2 구간이면 2비트 인코더(237)는 "01"을, I1/2 ~ I3/4의 제3 구간이면 2비트 인코더(237)는 "10"을, I3/4 초과하는 제4 구간이면 2비트 인코더(237)는 "11"을 출력한다. 또한, 2비트 인코더(237)는 초과 전류분을 이용하여 충전 경로 선택 신호(Sslt)를 생성하고 출력한다.
2비트 레지스터(239)는 2비트 인코더(237)로부터 출력되는 상위 2 비트를 저장하고 출력한다.
전류/전압 변환부(240)는 캐패시터를 이용하여 셀전류의 크기를 소정 전압으로 변환하여 저장한다. 전류/전압 변환부(240)는 충전용량이 서로 다른 병렬연결된 복수의 캐패시터를 포함하는 셀전압충전부(243)를 이용하여 4개의 셀전류 구간을 1개의 셀전압 구간으로 천이시킨다.
구체적으로, 전류/전압 변환부(240)는 제4 셀전류복제구동부(241), 충전용량이 서로 다른 복수의 캐패시터를 포함하는 셀전압충전부(243), 경로선택부(245, SW11, SW12, SW13, SW14), 리셋용 스위칭부(SW21, SW22, SW23, SW24), 및 비교용 스위칭부(SW31, SW32, SW33, SW34)를 포함한다.
경로선택부(245)는 충전 경로 선택 신호(Sslt)에 제어받아 제4 셀전류복제구동부(241)를 흐르는 셀복제전류(Icell_copy)를 셀전압충전부(243)로 흐르게 한다.
예컨대, 셀전류(Icell)가 I1/4 이하이면, 충전 경로 선택 신호(Sslt)에 따라 경로선택부(245) 내 스위치 SW11가 선택되어 턴온되고, 제4 셀전류복제구동부(241)를 흐르는 셀복제전류(Icell_copy)가 셀전압충전부(243) 내 제1 캐패시터(C)를 충전시킨다. 셀전류(Icell)가 I1/4 ~ I1/2 이면 경로선택부(245) 내 스위치 SW12가 선택되어 턴온되고, 제4 셀전류복제구동부(241)를 흐르는 셀복제전류(Icell_copy)가 셀전압충전부(243) 내 제2 캐패시터(3.5C)를 충전시킨다. 셀전류(Icell)가 I1/2 ~ I3/4 이면 경로선택부(245) 내 스위치 SW13가 선택되어 턴온되고, 제4 셀전류복제구동부(241)를 흐르는 셀복제전류(Icell_copy)가 셀전압충전부(243) 내 제3 캐패시터(12C)를 충전시킨다. 셀전류(Icell)가 I3/4 초과하면 경로선택부(245) 내 스위치 SW14가 선택되어 턴온되고, 제4 셀전류복제구동부(241)를 흐르는 셀복제전류(Icell_copy)가 셀전압충전부(243) 내 제4 캐패시터(42C)를 충전시킨다. 또한, 2비트 인코더(237)는 초과 전류분을 이용하여 충전 경로 선택 신호(Sslt)를 생성하고 출력한다.
리셋용 스위칭부(SW21, SW22, SW23, SW24)는 셀전압충전부(243)를 리셋시키기 위하여 턴온된다.
비교용 스위칭부(SW31, SW32, SW33, SW34)는 셀전압충전부(243)에 충전된 셀전압을 출력하도록 스위칭한다.
충전시간 결정부(250)는 셀전류를 소정 전압으로 변환하도록 셀복제전류(Icell_copy)가 흐르는 시간을 결정하는 충전 종료 신호(S_end)를 출력한다. 즉, 충전시간 결정부(250)는 4개의 구간(도 3 참조) 중 어느 하나의 구간 내에서 구간최대 셀전류로 대응하는 충전부를 충전시켜 충전 종료 신호(S_end)를 출력한다. 구체적으로, 충전시간 결정부(250)는 구간최대셀전류구동부(251), 구간최대전류원(252), 구간최대셀복제전류구동부(253), 구간최대셀전압충전부(254), 리셋스위치(255), 및 충전 종료 신호 발생부(256)를 포함한다. 본 발명의 일실시예에 따르면, 제2 구간을 예로 들어 설명한다.
구간최대셀전류구동부(251)는 구간최대셀전류구동부(251)와 접지 사이에 배치된 구간최대전류원(252, I1/2)으로 인해 구간최대셀전류(I1/2)를 통과시킬 수 있다.
구간최대셀복제전류구동부(253)는 구간최대셀전류구동부(251)와 전류 미러 타입으로 형성되고, 구간최대셀전류(I1/2)를 복제한 구간최대셀복제전류(I1/2)를 통과시킨다.
구간최대셀전압충전부(254)는 구간최대셀복제전류(I1/2)가 흐르는 동안 최대충전전압(Vint)으로 충전한다.
리셋스위치(255)는 구간최대셀전압충전부(254)가 동작하기 전에 미리 스위칭하여 구간최대셀전압충전부(254)를 리셋시킨다.
충전 종료 신호 발생부(256)는 하위비트결정부(260)의 제1 기준전압(Vref1)과 구간최대셀전압충전부(254)의 최대충전전압(Vint)을 비교하여 하위비트결정부(260)의 제1 기준전압(Vref1)과 구간최대셀전압충전부(254)의 최대충전전압(Vint)이 동일하게 되면, 충전 종료 신호(S_end)를 출력한다. 충전 종료 신호 발생부(256)는 비교기일 수 있다. 충전 종료 신호 발생부(256)가 출력하는 충전 종료 신호(S_end)는 경로선택부(245, SW11, SW12, SW13, SW14) 내 개별스위치(SW11, SW12, SW13, SW14)를 턴오프시키고, 셀전압충전부(243)에 흐르는 셀복제전류가 차단됨으로써 셀전압의 충전이 종료된다.
하위 비트 결정부(260)는 복수 비트 중 나머지 하위 비트를 결정한다. 즉, 하위 비트 결정부(260)는 5비트 중 나머지 하위 3비트를 결정한다. 구체적으로, 하위 비트 결정부(260)는 동시적 또는 선택적 충방전이 가능한 기준전압발생부(261, 262, 263), 3비트 카운터(264), 비교부(265), 및 3비트 레지스터(266)를 포함한다.
기준전압발생부(SW4, 262, SW5)는 접지스위치(SW4), 병렬연결되는 복수의 캐패시터(262), 및 전위선택스위치(SW5)를 포함한다.
전위선택스위치(SW5)는 동시적 또는 선택적으로 연결되어 병렬연결되는 복수의 캐패시터(262)를 각각 동시적 또는 순차적으로 충전시킬 수 있다. 구체적으로, 접지스위치(SW4)가 턴오프된 상태에서 전위선택스위치(SW5) 내 복수의 스위치를 사용하여 복수의 캐패시터(262)에 전원전압(Vtop)을 동시적으로 연결하면 충전 종료 신호 발생부(256)에 제1 기준전압(Vref1)을 제공할 수 있다. 여기서, 제1 기준전압(Vref1)는 단일 레벨의 전압일 수 있다. 또한, 전위선택스위치(SW5) 내 개별 스위치는 순차적으로 전원전압(Vtop)을 연결하여 병렬연결되는 복수의 캐패시터(262)에 순차적으로 충전되어 비교부(265)에 제2 기준전압(Vref2)을 제공할 수 있다. 또한, 복수의 캐패시터(262)는 적어도 일부가 서로 다른 용량을 가질 수 있다. 여기서, 제2 기준전압(Vref2)은 지수적으로 증가하는 계단형의 램프전압(Vramp)일 수 있다. 적어도 일부가 서로 다른 용량을 가진 복수의 캐패시터(262)를 이용하여 지수적으로 증가하는 계단형의 램프전압(Vramp)을 생성하는 것은 이 업계에 종사하는 통상의 지식을 가진 자에게 자명한 사항이므로 구체적인 설명은 생략하기로 한다.
3비트 카운터(264)는 전위선택스위치(SW5) 내 개별 스위치가 순차적으로 전원전압(Vtop)을 연결할 때마다 개별 스위치의 연결을 카운트하여 하위 비트 카운트 신호를 출력한다.
비교부(265)는 제2 기준전압(Vref2)과 셀전압충전부(243)로부터 출력되는 셀전압(Vcell)을 비교하고, 제2 기준전압(Vref2)과 셀전압충전부(243)로부터 출력되는 셀전압(Vcell)이 동일 레벨에 이르는 순간, "H"레벨 신호를 출력한다.
3비트 레지스터(266)는 비교부(265)로부터 출력되는 "H"레벨 신호에 응답하여 그때까지 3비트 카운터(264)로부터 출력되어 저장된 하위 비트 카운트 신호를 출력한다.
데이터 출력부(270)는 상위 비트 결정부(230)로부터 출력되는 상위 2비트와, 하위 비트 결정부(250)로부터 출력되는 하위 3비트를 결합하여 5비트의 데이터를 출력한다.
도 4는 본 발명의 일실시예에 따른 충전 종료 신호가 발생되는 개념을 설명하는 도면이고, 도 5는 본 발명의 일실시예에 따른 충전 종료 신호의 보정 개념을 설명하는 도면이다.
본 발명의 일실시예에 따르면, 상위 비트 결정부(230)를 통해 메모리 셀에 저장된 값의 상위 비트(MSB)가 결정되고 나면, 충전시간 결정부(250)로부터 충전 종료 신호(S_end)가 출력되기까지 셀전압충전부(243) 내 선택된 캐패시터에 충전을 지속한다. 즉, 충전시간 결정부(250) 내 캐패시터에 구간최대셀복제전류(I1/2)가 흘러 최대충전전압(Vint)으로 충전되는 동안, 충전 시간 결정부(250) 내 캐패시터에 셀복제전류(Icoell_copy)가 흘러 셀충전전압(Vsig)으로 충전된다.
한편, 충전시간 결정부(250)는 동작 원리상 기준전압발생부(261, 262, 263)의 이득 오차(gain error)나 충전 경로 상의 캐패시터에 에러가 존재하더라도 충전 시간을 보정하여 최대충전전압(Vint)과 셀충전전압(Vsig)의 범위를 맞출 수 있다. 예컨대, 도 5를 참조하면, 기준전압발생부(261, 262, 263)로부터 출력되는 제1 기준전압(Vref1)에 오차가 존재할 때, 최대충전전압(Vint)이 제1 기준전압(Vref1)에 도달하는 타이밍이 달라지게 된다. 그렇지만, 셀충전전압(Vsig)도 마찬가지로 그 오차만큼 충전시간을 달리하게 된다.
도 6은 본 발명의 일실시예에 따른 상하위 비트 결정을 설명하기 위한 타이밍도이다.
- t1
상위 비트 결정부(230)가 상위 2비트를 결정하는 동안 리셋용 스위칭부(SW2N)의 모든 스위치가 턴온되어 셀전압충전부(243)를 리셋시킨다.
- t2
경로선택부(245) 내 어느 하나의 스위치가 턴온되어 셀전압충전부(243) 내 어느 하나의 캐패시터를 셀충전전압(Vsig)으로 충전시킨다. 이때 접지스위치(SW4)가 턴오프된 상태에서 전위선택스위치(SW5)의 복수 스위치가 복수의 캐패시터(262)에 전원전압(Vtop)을 동시적으로 연결하면 충전 종료 신호 발생부(256)에 제1 기준전압(Vref1)을 제공한다. 그리고, 구간최대셀전압충전부(254)는 구간최대셀복제전류(I1/2)가 흐르는 동안 최대충전전압(Vint)으로 충전한다. 최대충전전압(Vint)이 제1 기준전압(Vref1)에 이르게 되면, 충전 종료 신호(S_end)를 출력하고, 턴온 중이던 경로선택부(245) 내 스위치는 턴오프된다.
- t3
전위선택스위치(SW5)의 모든 스위치가 복수의 캐패시터(262)에 접지전압(Vbot)을 동시에 연결시켜 복수의 캐패시터(262)를 리셋시킨다.
- t4
셀충전전압(Vsig)으로 충전된 캐패시터에 대응하는 비교용 스위칭부(SW3N) 내 스위치가 턴온되고, 전위선택스위치(SW5) 내 스위치들이 순차적으로 턴온되어 제2 기준전압(Vref2)을 제공한다. 제2 기준전압(Vref2)이 셀충전전압(Vsig) 레벨을 통과하는 순간 비교부(265)는 "H"레벨 신호를 출력한다.
도 7은 본 발명의 다른 실시예에 따른 멀티 레벨 메모리 소자의 전류/전압 변환부(740) 블록 구성도이다.
도 2의 본 발명의 일실시예에 따른 멀티 레벨 메모리 소자는 셀복제전류(Icell_copy)가 용량이 서로 다른 캐패시터를 선택적으로 충전하는 반면, 도 7의 본 발명의 다른 실시예에 따른 멀티 레벨 메모리 소자는 크기가 상이한 셀전류복제구동부가 동일한 용량의 충전 캐패시터를 충전한다는 점이 다르다. 예컨대, 셀전류(Icell)가 I1/4 이하이면, 충전 경로 선택 신호(Sslt)에 따라 경로선택부(245) 내 스위치 SW11가 선택된다. 셀전류(Icell)가 I1/4 ~ I1/2 이면 경로선택부(245) 내 스위치 SW12가 선택된다. 셀전류(Icell)가 I1/2 ~ I3/4 이면 경로선택부(245) 내 스위치 SW13가 선택된다. 셀전류(Icell)가 I3/4 초과하면 경로선택부(245) 내 스위치 SW14가 선택된다.
본 발명의 다른 실시예에 따른 멀티 레벨 메모리 소자의 나머지 구성 및 동작들은 도 2의 그것들과 대동소이하므로 구체적인 설명을 생략하기로 한다.
도 8은 본 발명의 또 실시예에 따른 멀티 레벨 메모리 소자로서, 하위 비트 결정부(250), 및 충전시간 결정부(260)를 공유하는 구조이다.
구체적으로, 본 발명의 또 다른 실시예에 따른 멀티 레벨 메모리 소자는, 메모리 셀 내 데이터를 신속하게 독출하기 위하여 복수의 A/D 컨버터를 구비할 수 있고, 개별 A/D 컨버터는 검출전류생성부, 상위 비트 결정부, 및 전류/전압 변환부를 포함하고, 복수의 A/D 컨버터는 하위 비트 결정부 및 충전시간 결정부를 공유할 수 있다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형 가능함은 물론이다.
210: 메모리셀
220: 검출전류생성부
230: 상위 비트 결정부
240: 전류/전압 변환부
250: 하위 비트 결정부
260: 충전시간 결정부
270: 데이터 출력부

Claims (15)

  1. 메모리 셀에 흐르는 셀전류를 소정의 기준치 전류와 비교하여 복수의 상위 비트를 결정하는 상위 비트 결정부;
    상기 셀전류를 복제한 셀복제전류를 소정의 셀전압으로 변환하여 저장하는 전류/전압 변환부;
    상기 셀전류복제를 상기 소정의 셀전압으로 변환하여 저장하는 충전시간을 결정하는 충전시간 결정부; 및
    상기 충전시간 결정부로부터 출력되는 충전 종료 신호에 대응하여 복수의 하위 비트를 결정하는 하위 비트 결정부
    를 포함하는 멀티 레벨 메모리 소자.
  2. 제1항에 있어서, 상기 전류/전압 변환부는,
    병렬연결되는 복수의 캐패시터를 포함하는 셀전압충전부;
    상기 상위 비트 결정부의 출력에 대응하여 상기 셀복제전류가 상기 셀전압충전부 내 복수의 캐패시터 중 어느 하나로 흐르도록 경로를 선택하는 경로선택부; 및
    상기 충전시간 결정부로부터 출력되는 충전 종료 신호에 대응하여 상기 셀전압충전부에 충전된 셀전압을 출력하도록 스위칭하는 비교용 스위칭부
    를 포함하는 멀티 레벨 메모리 소자.
  3. 제2항에 있어서,
    상기 복수의 캐패시터는 서로 다른 용량을 가지는 것을 특징으로 하는 멀티 레벨 메모리 소자.
  4. 제2항에 있어서,
    상기 복수의 캐패시터는 동일한 용량을 가지는 것을 특징으로 하는 멀티 레벨 메모리 소자.
  5. 제1항에 있어서, 상기 충전시간 결정부는,
    구간최대셀전류를 통과시킬 수 있는 구간최대셀전류구동부;
    상기 구간최대셀전류구동부와 전류 미러 타입으로 형성되고, 상기 구간최대셀전류를 복제한 구간최대셀복제전류를 통과시킬 수 있는 구간최대셀복제전류구동부;
    상기 구간최대셀복제전류가 흐르는 동안 최대충전전압으로 충전하는 구간최대셀전압충전부; 및
    상기 하위 비트 결정부로부터 출력되는 제1 기준전압과 상기 최대충전전압이 동일하면 충전 종료 신호를 출력하는 충전종료신호발생부
    를 포함하는 멀티 레벨 메모리 소자.
  6. 제1항에 있어서, 상기 하위 비트 결정부는,
    동시적으로 또는 선택적으로 충전이 가능한 기준전압발생부;
    상기 기준전압발생부가 출력하는 제2 기준전압에 응답하여 하위 비트 카운트 신호를 출력하는 카운터;
    상기 제2 기준전압과 상기 셀전압을 비교하는 비교부; 및
    상기 비교부의 출력에 응답하여 상기 카운터로부터 출력되어 저장된 하위 비트 카운트 신호를 출력하는 하위 비트 저장부
    를 포함하는 멀티 레벨 메모리 소자.
  7. 복수의 A/D 컨버터;
    메모리 셀에 흐르는 셀전류를 복제한 셀전류복제를 소정의 셀전압으로 변환하여 저장하는 시간을 결정하도록 형성된 충전시간 결정부; 및
    상기 충전시간 결정부로부터 출력되는 충전 종료 신호에 대응하여 상기 메모리 셀에 저장된 데이터의 전체 비트 중 하위 비트를 결정하는 하위 비트 결정부를 포함하고,
    상기 복수의 A/D 컨버터 각각은, 상기 충전시간 결정부 및 하위 비트 결정부를 공유하는 멀티 레벨 메모리 소자.
  8. 제7항에 있어서, 상기 복수의 A/D 컨버터 각각은,
    상기 메모리 셀에 흐르는 셀전류를 소정의 기준치 전류와 비교하여 복수의 상위 비트를 결정하는 상위 비트 결정부; 및
    상기 셀전류를 복제한 셀복제전류를 상기 셀전압으로 변환하여 저장하는 전류/전압 변환부
    를 포함하는 멀티 레벨 메모리 소자.
  9. 제8항에 있어서, 상기 전류/전압 변환부는,
    병렬연결되는 복수의 캐패시터를 포함하는 셀전압충전부;
    상기 상위 비트 결정부의 출력에 대응하여 상기 셀복제전류가 상기 셀전압충전부 내 복수의 캐패시터 중 어느 하나로 흐르도록 경로를 선택하는 경로선택부; 및
    상기 충전시간 결정부로부터 출력되는 충전 종료 신호에 대응하여 상기 셀전압충전부에 충전된 셀전압을 출력하도록 스위칭하는 비교용 스위칭부
    를 포함하는 멀티 레벨 메모리 소자.
  10. 제9항에 있어서,
    상기 복수의 캐패시터는 서로 다른 용량을 가지는 것을 특징으로 하는 멀티 레벨 메모리 소자.
  11. 제9항에 있어서,
    상기 복수의 캐패시터는 동일한 용량을 가지는 것을 특징으로 하는 멀티 레벨 메모리 소자.
  12. 제8항에 있어서, 상기 충전시간 결정부는,
    구간최대셀전류를 통과시킬 수 있는 구간최대셀전류구동부;
    상기 구간최대셀전류구동부와 전류 미러 타입으로 형성되고, 상기 구간최대셀전류를 복제한 구간최대셀복제전류를 통과시킬 수 있는 구간최대셀복제전류구동부;
    상기 구간최대셀복제전류가 흐르는 동안 최대충전전압으로 충전하는 구간최대셀전압충전부; 및
    상기 하위 비트 결정부로부터 출력되는 제1 기준전압과 상기 최대충전전압이 동일하면 충전 종료 신호를 출력하는 충전종료신호발생부
    를 포함하는 멀티 레벨 메모리 소자.
  13. 제8항에 있어서, 상기 하위 비트 결정부는,
    동시적으로 또는 선택적으로 충전이 가능한 기준전압발생부;
    상기 기준전압발생부가 출력하는 제2 기준전압에 응답하여 하위 비트 카운트 신호를 출력하는 카운터;
    상기 제2 기준전압과 상기 셀전압을 비교하는 비교부; 및
    상기 비교부의 출력에 응답하여 상기 카운터로부터 출력되어 저장된 하위 비트 카운트 신호를 출력하는 하위 비트 저장부
    를 포함하는 멀티 레벨 메모리 소자.
  14. 메모리 셀에 흐르는 셀전류를 소정의 기준치 전류와 비교하여 복수의 상위 비트를 결정하는 단계;
    상기 셀전류를 복제한 셀복제전류를 소정의 셀전압으로 변환하여 소정 저장시간동안 저장하는 단계;
    상기 셀전류복제를 상기 소정의 셀전압으로 변환하여 저장하는 충전시간을 결정하여 충전 종료 신호를 출력하는 단계; 및
    상기 충전 종료 신호에 대응하여 복수의 하위 비트를 결정하는 하위 비트 결정 단계를 포함하고,
    상기 저장과 상기 충전은 동일한 시간 동안 동시에 수행되는 멀티 레벨 메모리 소자의 데이터 센싱 방법.
  15. 제14항에 있어서, 상기 하위 비트 결정 단계는,
    계단형의 지수함수적으로 증가하는 기준전압을 발생하는 단계;
    상기 기준전압에 응답하여 하위 비트 카운트 신호를 출력하는 단계;
    상기 기준전압이 상기 셀전압 보다 커지면 상기 하위 비트 카운트 신호를 출력하는 단계
    를 포함하는 멀티 레벨 메모리 소자의 데이터 센싱 방법.
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KR20180045680A (ko) * 2016-10-26 2018-05-04 에스케이하이닉스 주식회사 센스 앰프, 이를 포함하는 비휘발성 메모리 장치 및 시스템

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