KR20000019626A - 전류미러형 센스앰프회로 및 방법 - Google Patents

전류미러형 센스앰프회로 및 방법 Download PDF

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Abstract

본 전류미러형 센스앰프회로는 비트라인과 워드라인에 접속되며 N비트의 데이터 및 참조 데이터가 각각 저장된 메모리부와, 상기 메모리부에서 선택된 참조 데이터에 따라 하나의 참조전압 및 2N-1개의 참조전압을 발생하는 참조전압 발생부와, 상기 참조전압 발생부의 2N-1개의 참조전압에 따라 2N-1개의 미러전압을 출력하는 제1 및 제2 미러전압 선택부와, 상기 참조전압과 미러전압에 상응한 전류를 각각 비교하여 비교된 2N개의 미러전류를 출력하는 비교부와, 상기 2N개의 미러전류에 의거 상기 메모리부에서 센싱된 2N개의 데이터를 출력하는 데이터 출력부로 구성되고, 이 회로의 센싱방법은 미러전류와 비교하기 위한 2N-1개의 참조전류를 설정하는 단계와, 임의의 i번째 미러전류 비교부중 1번부터 i-1번 까지의 미러전류 비교부의 출력신호를 이용하여 2i-1개의 참조전류들 중 한 개를 선택하여 메모리 셀에 흐르는 전류와 비교하여 선택된 미러전류를 출력하는 단계와, 상기 선택된 미러전류에 해당하는 메모리 셀에 저장된 데이터값을 출력하는 단계로 이루어 진다. 따라서 이 전류미러형 센스앰프회로는 기존의 센스앰프회로에 비해서 전류의 소모가 적고 회로의 간략화로 실제 칩의 제작시 센싱 블록의 회로를 줄여서 칩의 사이즈를 줄일 수 있다.

Description

전류미러형 센스앰프회로 및 방법
본 발명은 비휘발성 메모리에 관한 것으로써, 특히 병렬 이진 센싱 구조를 이용하여 다중레벨 셀을 읽기 위한 전류미러형 센스앰프회로 및 방법에 관한 것이다.
도 1은 종래 기술에 따른 센스앰프를 나타낸 회로도이고, 도 2는 도 1의 센싱시 입력단에 인가된 워드라인 전압과 문턱전압의 분포에 따른 전류와의 상관 관계를 나타낸 도면이다.
도 1과 도 2에는 종래의 메모리 셀 어레이(13)를 읽는 센스앰프(15)와 상기 센스앰프(15)의 입력단에 인가되는 워드라인 전압에 대한 선택된 비휘발성 멀티레벨 셀에 흐르는 전류와의 상관 관계를 각각 보였다. 도 1과 도 2에 도시한 멀티레벨 셀 어레이(13)는 4개의 문턱전압 분포를 가지며 각각의 문턱전압은 한 개의 메모리셀 상태가 되며 나머지 4개의 메모리 셀 상태와 구별이 되어야 2비트의 정보를 읽어낼 수 있다.
도 1을 참조하면, 종래의 센스앰프회로는 복수개의 멀티레벨 셀로 구성된 메모리 에레이(13)와, 읽고자 하는 특정 멀티레벨 셀의 드레인을 비트라인과 연결하기 위한 비트라인 선택부(12)와, 센싱 동작시 특정 멀티레벨 셀의 드레인 전압을 일정하게 유지하기 위한 비트라인 정류부(11)와, 비트라인의 전류를 커런트 미러 브랜치로 연결하기 위한 전압/전류 변환기(10) 및 PMOS 로드 트랜지스터(14)와, 3개의 전류 비교형 센스앰프(15)와, 그리고 센스앰프(15)의 출력을 2비트의 데이터(D0,D1)로 변환시켜주는 부호화기(16), 상기 센스앰프(15)의 출력단과 부호화기(16)의 입력단에 각각 접속된 출력버퍼(20)로 구성된다.
상기 센스앰프 회로는 선택된 메모리셀 어레이(13)의 각 셀의 채널에 흐르는 전류(ICELL)와 참조전류(IREF1,IREF2,IREF3)를 비교하여 세 개의 센스앰프의 출력값(SA0)(SA1)(SA2)을 각각 출력한다.
이때 복수개의 멀티레벨 셀들의 컨트롤 게이트를 연결한 워드라인에 인가되는 전압은 VWL,FIXED이고, 상기 전류전류(ICELL)는 4개의 레벨값을 갖는다.
도 2에 도시한 바와 같이, VT1, VT2, VT3, VT4는 4개의 문턱레벨에 상응하는 문턱전압을 각각 나타내고, ILEVEL1,ILEVEL2,ILEVEL3, ILEVEL4는 고정된 워드라인 전압(VWL,FIXED)에서 각 문턱전압(VT1, VT2, VT3, VT4)에 상응하여 비트라인에 흐르는 전류를 나타낸다. 그리고 IREF1,IREF2,IREF3은 비트라인에 흐르는 전류에 상응하는 참조전류이다.
한편 도 3은 종래 기술에 따른 센스앰프를 나타낸 회로도로써 기본구성은 도 1과 동일하고 추가된 구성은 다음과 같다.
추가된 구성은 도 1의 4개의 레벨을 가진 멀티레벨 셀을 2비트의 데이터로 변환하는 센싱앰프(15)중 2진 센싱을 위한 복수개의 차동 증폭부(DA0)(DA1)와, 2개의 전류를 전압으로 변환시켜주는 전압/전류 변환기(18)와, 상기 전압/전류 변환기(18)에 접속된 더미 비트라인 정류부(19)와, 상위 비트의 결과를 이용하여 하위비트를 결정하기 위한 두 개의 참조 전류중 한 개를 선택하는 더미 비트라인 선택부(20)와, 상기 더미 비트라인 정류부(19)의 제1 더미 비트라인과 상기 더미 비트라인 선택부(20)에 각각 접속된 센스앰프(15)로 구성된다.
여기서 선택된 멀티레벨 셀에 흐르는 전류의 라인을 비트라인(B/L)이라 하고 도 2에서 설명한 참조전류(IREF1,IREF2,IREF3)중 중간 레벨의 전류(IREF2)의 전류 미러 비트라인을 제1 더미 비트라인(B/L1)이라 하며, 참조전류(IREF1,IREF3)가 흐르는 비트라인을 제2 더미 비트라인(B/L2)이라 한다.
또한 상기 비트라인(B/L), 제1 더미 비트라인(B/L1) 그리고 제2 더미 비트라인(B/L2)에 PMOS 전계효과 트랜지스터의 드레인과 게이트가 연결된 노드를 각각 VBL,VBL1그리고 VBL2라 한다. 상기 VBL전압과 VDBL1의 전압 차이는 제1 차동증폭기(DA0)에서 비교되고, 상기 VBL전압과 VDBL2의 전압 차이는 제2 차동증폭기(DA1)에서 각각 비교된다.
이와 같이 구성된 종래의 센스앰프 회로는 도 1을 참조하면, 선택된 셀의 전류(ICELL)와 참조전류(IREF1,IREF2,IREF3)가 센스앰프(15)에서 각각 비교되며 상기 전류(ICELL)가 참조전류(IREF1,IREF2,IREF3)보다 클 경우 샌스앰프(15)의 출력(SA0, SA1, SA2)은 '0'으로 출력된다.
상기 각각의 비교결과인 샌스앰프(15)의 출력(SA0, SA1, SA2)을 코딩하여 2비트의 데이터(D0, D1)를 출력한다. 예를들어 도 2의 참조전류(ILEVEL1,ILEVEL2,ILEVEL3, ILEVEL4)가 각각 2비트의 출력 데이터(D0, D1)의 값이 (0,0)(0,1)(1,0)(1,1)로 정의할 때, 멀티레벨 셀의 전류가 ICELL=ILEVEL1일 경우 상기 센스앰프(15)의 출력(SA1, SA2, SA3)은 모두 '0'으로 출력되고 이 출력값을 코딩하여 D1=0, D0=0의 데이터를 출력한다.
도 1에서 센스앰프(15)의 센싱 동작시 비트라인(B/L)에 흐르는 전류는 ILEVEL1, ILEVEL2, ILEVEL3, ILEVEL4중 어느 하나로 된다.
따라서 도 1의 센싱 동작시 전류가 소모되는 브랜치는 멀티레벨 셀의 전류(ILEVEL4)가 흐르는 비트라인과 3개의 센싱라인이 된다. 만약 인가된 워드라인 전압이 크다면 비트라인에는 높은 전류가 흘러서 많은 전력을 소비한다.
도 1 및 도 2에 나타낸 센싱방법을 적용하는 종래기술은 미국 특허 번호 제 5,163,021에 잘 설명되어 있다.
도 3에 나타낸 센스앰프회로의 동작은 다음과 같다.
먼저 도 2에서 4개의 문턱레벨중 가장 높은 문턱레벨의 전압(VT3)보다 높거나 같은 전압(VWL,FIXED)을 워드라인에 인가한다. 그리고 선택된 비트라인에 흐르는 전류는 ILEVEL1,ILEVEL2,ILEVEL3, ILEVEL4중 어느 하나이고, 이 전류의 값에 따라 VBL전압은 서로 다른 전압으로 나타난다. 그리고 제1 더미 비트라인에는 IREF2의 전류가 흐르게 되고 이 전류의 값에 의해 VBL전압이 나타난다. 만일 PMOS 액티브로드의 저항값이 동일하면 전류의 크기에 반비례하는 전압이 VBL과 VBDVL1로 나타난다. 즉 ICELL의 전류값이 도 2의 IREF보다 큰 전류 레벨인 ILEVEL2라면 VBL의 전압이 VBDVL1의 전압보다 작아지며 이 차이를 차동증폭기(DA1)를 통해 증폭시켜서 그 결과를 D1로 출력한다. 이 때 상기 D1의 값이 1이 된다고 가정하면 더미 비트라인에는 IREF1의 전류가 흐르게 되고 이 전류에 해당되는 전압이 VDBL2로 나타나고 이 전압은 VBL의 전압보다 낮아져서 그 차이를 차동 증폭기(DA0)를 통해 증폭한 후 그 결과를 D0으로 출력한다.
이와 같은 종래의 센싱앰프회로는 N비트의 데이터를 저장하고 있는 멀티레벨 셀을 센싱하기 위해서는 2N-1개의 전류 비교기가 있어야 하고 그 결과를 코딩하기 위한 논리회로가 반드시 필요하다. 이것은 한 셀당 저장하는 비트수가 증가하면 전류비교회로가 기하급수적으로 늘어나서 전류의 소모 증가와 칩내에서 샌스앰프가 차지하는 면적이 증가한다.
또한 N비트를 저장하는 멀티레벨 셀을 센싱하기 위해서는 N개의 전압비교회로와 N개의 더미 비트라인이 필요하다. 이 더미 비트라인에서 추가적인 참조전류 스위칭 회로가 필요하다. 이 더미 비트라인과 전압비교회로 또한 셀의 동작시 많은 전류를 소모한다.
본 발명의 상기한 종래의 센스앰프회로의 문제점을 해결하기 위하여 안출한 것으로써, 본 발명의 목적은 종래의 멀티레벨 셀의 센스앰프회로에 비하여 회로가 간단하고 전류 소모가 적으며 고속 데이터 읽기가 가능한 전류미러형 센스앰프회로 및 그 방법을 제공함에 있다.
도 1은 종래 기술에 따른 센스앰프를 나타낸 회로도
도 2는 도 1의 센싱시 입력단에 인가된 워드라인 전압과 문턱전압의 분포에 따른 전류와의 관계를 나타낸 도면
도 3은 종래 기술에 따른 센스앰프를 나타낸 회로도
도 4는 본 발명의 전류미러형 센스앰프를 나타낸 회로도
도 5는 도 4에서 병렬 이진 검색 센싱 결과를 나타내는 도면
도 6은 도 4의 제1 미러전압 선택부를 구체적으로 나타낸 회로도
도 7은 도 4의 제2 미러전압 선택부를 구체적으로 나타낸 회로도
도 8은 도 4의 입력 참조 전압 발생부를 구체적으로 나타낸 회로도
도면의 주요부분에 대한 부호의 설명
10 : 전압/전류 변환부 11, 19 : 비트라인 정류부
12 : 비트라인 선택부 13 : 메모리셀 어레이
14 : PMOS 로드 트랜지스터 15 : 센스앰프
16 : 부호화기 17 : 차동증폭부
18 : 전압/전류 변환부 20 : 더미 비트라인 선택부
21 : 출력 버퍼부 22 : 참조전압 발생부
23, 24 : 미러전압 선택부 25 : 참조전압 비교부
26-1 ∼ 26-6 : 참조전압 선택부 27 : 기준 메모리셀 어레이
28 : 기준셀 선택회로 29-1 ∼29-7 : PMOS 로드 스위치
30 : NMOS 스위치
상기한 목적을 달성하기 위한 본 발명에 따른 전류미러형 센스앰프회로의 특징은, N개의 참조전압과 미러전압을 비교하여 N비트의 데이터가 저장된 한 개의 셀을 센싱하기 위하여 비트라인과 워드라인에 접속되며 N비트의 데이터 및 참조 데이터가 각각 저장된 메모리부와, 상기 메모리부에서 선택된 참조 데이터에 따라 한 개의 참조전압 및 2N-1개의 참조전압을 발생하는 참조전압 발생부와, 상기 참조전압 발생부의 2N-1개의 참조전압에 따라 2N-1개의 미러전압을 출력하는 제1 및 제2 미러전압 선택부와, 상기 참조전압과 미러전압에 상응한 전류를 각각 비교하여 비교된 2N개의 미러전류를 출력하는 비교부와, 상기 2N개의 미러전류에 의거 상기 메모리부에서 센싱된 2N개의 데이터를 출력하는 데이터 출력부로 구성된 점에 있다.
본 발명에 따른 전류미러형 센스앰프의 센싱방법은미러전류와 비교하기 위한 2N-1개의 참조전류를 설정하는 단계와, 임의의 i번째 미러전류 비교부중 1번부터 i-1번 까지의 미러전류 비교부의 출력신호를 이용하여 2i-1개의 참조전류들 중 한 개를 선택하여 메모리 셀에 흐르는 전류와 비교하여 선택된 미러전류를 출력하는 단계와, 상기 선택된 미러전류에 해당하는 메모리 셀에 저장된 데이터값을 출력하는 단계로 이루어진 점에 있다.
이하, 본 발명에 따른 전류미러형 센스앰프회로 및 방법의 바람직한 일 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제1 실시예
도 4는 본 발명의 전류미러형 센스앰프를 나타낸 회로도이다.
도 4를 참조하면, 본 발명의 전류미러형 센스앰프회로는 설명의 편의를 위하여 3비트의 정보가 저장된 메모리 셀을 센싱하는 회로에 대하여 설명하기로 한다. 또한 비휘발성 메모리 셀의 채널은 N형으로 구성되어 있다고 가정한다.
먼저 본 발명의 전류미러형 센스앰프회로는 N개의 참조전압과 미러전압을 비교하여 N비트의 데이터가 저장된 한 개의 셀을 센싱하기 위하여 비트라인과 워드라인에 접속되며 N비트의 데이터 및 참조 데이터가 각각 저장된 메모리부(13)(27)와, 상기 메모리부(27)에서 선택된 참조 데이터에 따라 제1 및 2N-1개의 참조전압을 발생하는 참조전압 발생부(22)와, 상기 참조전압 발생부(22)의 2N-1개의 참조전압에 따라 2N개의 미러전압을 출력하는 제1 및 제2 미러전압 선택부(23)(24)와, 상기 참조전압과 미러전압에 상응한 전류를 각각 비교하여 비교된 2N개의 미러전류를 출력하는 비교부(25)와, 상기 2N개의 미러전류에 의거 상기 메모리부(13)에서 센싱된 2N개의 데이터를 출력하는 데이터 출력부(21)로 구성되어 있다.
또한 참조전압 발생부(22)는 더미 비트라인과 워드라인에 접속되고 N비트의 참조 데이터가 저장된 참조 메모리 셀 어레이(27)와, 상기 어레이(27)중 어느 하나의 참조 메모리 셀을 선택하기 위한 참조 메모리 셀 선택회로(28)와, 상기 선택된 참조 메모리 셀내의 참조전압을 참조전류로 변환 출력하는 PMOS 로드 스위치(29-1∼29-7)와, 상기 참조전류에 따라 제1 내지 제7 참조전압(VREF1∼VREF7)을 출력하는 NMOS 스위치(30)로 구성된다.
또한 제1 미러전압 선택부(23)는 선택된 메모리 셀의 제3 데이터에 의거 제2 및 제3 참조전압중 어느 하나를 참조전압으로 전송 출력하는 제1 및 제2 참조전압 출력부(26-1)(26-2)로 구성되어 있다.
또한 제2 미러전압 선택부(24)는 선택된 메모리 셀의 제2 및 제3 데이터를 부정 논리곱하여 출력하는 다수개의 낸드게이트(NAND1∼NAND4)와, 상기 낸드게이트(NAND1∼NAND4)의 출력값에 따라 4개의 참조전압(VREF1∼VREF7)중 어느 하나를 미러전압으로 전송 출력하는 제1 내지 제4 참조전압 출력부(26-3∼26-6)로 구성된다.
또한 전류 비교부(25)는 데이터 출력부(21), 참조전압 발생부(22) 및 제1, 제2 참조전압 선택부(23)(24)에 각각 접속되어 문턱전압과 참조전압에 상응하는참조전류와 미러전류를 각각 비교하여 그 결과를 출력하는 2N-1개의 전류미러형 NMOS 트랜지스터로 구성되어 있다.
또한 전류미러형 NMOS 트랜지스터는 첫 번째 센싱노드에 1개의 참조전류의 소오스가 연결되고, 두 번째 센싱노드에 2개의 참조전류의 소오스가 연결되며, 세 번째 센싱노드에 4개의 참조전류의 소오스가 연결되어 있다.
도 5에 도시한 바와 같이, 비휘발성 메모리 셀은 8개의 문턱전압(VT0,VT1, VT2, VT3,VT4,VT5,VT6,VT7)중 한 개를 가지며 고정된 워드라인 전압에서 그 문턱전압에 상응하는 전류(ICELL)를 비트라인에 인가한다.
도 7에 도시한 바와 같이, 상기 전류(ICELL)를 구분하기 위한 참조전압(VREF4, VREF5, VREF6, VREF7)중 한 개를 선택하기 위해 데이터값(D3)(D2)을 이용한다. 상기 데이터값(D3)(D2)이 모두 "0"일때 참조전류는 VREF7이 선택되어져 메모리 셀의 문턱전압 VT6과 비교된다. 그 비교값이 데이터(D1)의 정보가 된다. 상기 문턱전압(T6)이 전압(VREF7)보다 적기 때문에 D1은 "1"을 출력한다.
이상의 이진 검색에 의한 흐름은 도 5에 도시되어 있다.
먼저 도 8에서 선택된 메모리 셀의 전류(ICELL)와 비교하는 7개의 참조전류(IREF1∼IREF7)가 어레이(27)내의 참조 메모리 셀로 부터 만들어진다. 이어서 참조전압 발생부(22)는 상기 7개의 참조전류(IREF1∼IREF7)에 따라 7개의 참조전압(VREF1∼VREF7)을 발생시킨다. 그러면 제1 전류 비교부에는 제3 데이터를 결정하기 위한 중앙미러전압(VREF1')이 인가되고, 제2 전류 비교부에는 제2 데이터를 결정하기 위한 2개의 미러전압(VREF2')(VREF3')이 인가되며, 제3 전류 비교부에는 제1 데이터를 결정하기 위한 4개의 미러전압(VREF4'∼VREF7')이 각각 인가된다.
여기서 제1 미러전압 선택부(23)는 상기 제3 데이터값(D3)에 따라 참조전압 VREF2와 VREF3중 어느 한 개의 미러전압을 선택하여 출력한다.
다음 제2 미러전압 선택부(24)는 제2 및 제3 데이터값(D2)(D3)에 따라 나머지 4개의 참조전압(VREF4∼VREF7)중 어느 한 개의 미러전압을 선택하여 출력한다.
그 다음 미러전류 비교부(25)는 상기 참조전압(VREF1,)과 미러전압(VREF2'∼VREF7')에 따라 각각 NMOS 트랜지스터에 미러전류(mirror current)를 공급하여 비트라인 전류(ICELL)와 비교되도록 한다.
그러면 도 5에 도시한 바와 같이, 데이터 출력부(25)를 통해서 2진 병렬 비트에 해당하는 제1 내지 제3 데이터(D1)(D2)(D3)가 출력된다.
이상의 센스앰프회로는 한 개의 시험전류를 n 비트 변환회로로 확장 응용될 수 있다. 이를 위해서 본 발명의 센스앰프회로는 다음과 같이 동작한다.
한 개의 시험전류와 비교하기 위한 2N-1개의 참조전류를 설정하고 이 참조전류중 가운데 전류값을 첫 번째 미러전류 비교부에 인가하여 메모리 셀에 흐르는 전류와 비교한 후, 이 비교된 값을 첫 번째 머리전류 비교부의 출력값으로 한다.
이어서 두 번째 미러전류 비교부에 인가되는 참조 전류는 첫 번째 미러전류 비교부의 출력값을 선택신호로 사용하여 2개의 참조전류중 한 개를 선택한다. 또한 세 번째 미러전류 비교부에 인가되는 참조전류는 첫 번째 미러전류 비교부의 출력신호와 두 번째 미러전류 비교부의 출력신호를 모두 4개의 참조전류들 중 한 개를 선택하는 신호로 이용한다.
이를 요약하면 임의의 i번째 미러전류 비교부는 1번부터 i-1번 까지의 미러전류 비교부의 출력신호를 2i-1개의 참조전류들 중 한 개를 선택하여 메모리 셀의 전류와 각각의 복수개의 참조전류중 어느 한 개를 선택함으로써 센싱된 데이터의 출력이 가능하다.
제2 실시예
도 4에 도시한 바와 같이, 메모리 셀에 흐르는 전류(ICELL)는 전압/전류 변화부(10)와 비트라인 정류부(11)를 통해 공급되고 참조전압에 해당하는 전류미러는 NMOS 전계효과 트랜지스터에 의해 공급된다. 다른 실시예에서는 참조전압의 미러전류가 PMOS 로드 트랜지스터(14)를 통해서 공급되어도 관계없고 상기 전류(ICELL)가 NMOS 전계효과 트랜지스터를 통해 공급되어도 무방하다. 이 경우는 비트라인이 n형 채널 셀의 드레인이 아닌 소오스에 연결이 되거나 셀의 채널이 p형이면 드레인에 연결될 경우 PMOS 전류 미러회로가 사용될 수 있다. 이때 공급전류와 미러전류의 비율이 서로 일정한 비율로 변경되어도 무방하다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 전류미러형 센스앰프회로는 기존의 센스앰프회로에 비해서 전류의 소모가 작고 회로의 간략화로 실제 칩의 제작시 센싱 블록의 회로를 줄여서 칩의 사이즈를 줄일 수 있는 탁월한 효과가 있다.

Claims (7)

  1. 비트라인과 워드라인에 접속되며 N비트의 데이터 및 참조 데이터가 각각 저장된 메모리부와;
    상기 메모리부에서 선택된 참조 데이터에 따라 제1 및 2N-1개의 참조전압을 발생하는 참조전압 발생부와;
    상기 참조전압 발생부의 2N-1개의 참조전압에 따라 2N-1개의 미러전압을 출력하는 제1 및 제2 미러전압 선택부와;
    상기 참조전압과 미러전압에 상응한 전류를 각각 비교하여 비교된 2N개의 미러전류를 출력하는 비교부와;
    상기 2N개의 미러전류에 의거 상기 메모리부에서 센싱된 2N개의 데이터를 출력하는 데이터 출력부로 구성됨을 특징으로 하는 전류미러형 센스앰프회로.
  2. 제 1 항에 있어서, 상기 참조전압 발생부는 더미 비트라인과 워드라인에 접속되고 N비트의 참조 데이터가 저장된 참조 메모리 셀 어레이와, 상기 어레이중 어느 하나의 참조 메모리 셀을 선택하기 위한 참조 메모리 셀 선택회로와, 상기 선택된 참조 메모리 셀내의 참조전압을 참조전류로 변환 출력하는 PMOS 로드 스위치와, 상기 참조전류에 따라 제1 내지 제7 참조전압을 출력하는 NMOS 스위치로 구성됨을 특징으로 하는 전류미러형 센스앰프회로.
  3. 제 1 항에 있어서, 상기 제1 미러전압 선택부는 선택된 메모리 셀의 제3 데이터에 의거 제2 및 제3 참조전압중 어느 하나를 미러전압으로 전송 출력하는 제1 및 제2 미러전압 출력부로 구성됨을 특징으로 하는 전류미러형 센스앰프회로.
  4. 제 1 항에 있어서, 상기 제2 미러전압 선택부는 선택된 메모리 셀의 제2 및 제3 데이터를 부정 논리곱하여 출력하는 다수개의 낸드게이트와, 상기 낸드게이트의 출력값에 따라 4개의 참조전압중 어느 하나를 미러전압으로 전송 출력하는 제1 내지 제4 미러전압 출력부로 구성됨을 특징으로 하는 전류미러형 센스앰프회로.
  5. 제 1 항에 있어서, 상기 참조전압 비교부는 데이터 출력부, 참조전압 발생부 및 제1, 제2 미러전압 선택부에 각각 접속되어 참조전압 및 미러전압에 상응하는참조전류와 미러전류를 각각 비교하여 그 결과를 출력하는 2N-1개의 전류미러형 NMOS 트랜지스터로 구성됨을 특징으로 하는 전류미러형 센스앰프회로.
  6. 제 5 항에 있어서, 상기 전류미러형 NMOS 트랜지스터는 첫 번째 센싱노드에 1개의 참조전류의 소오스가 연결되고, 두 번째 센싱노드에 2개의 참조전류의 소오스가 연결되며, 세 번째 센싱노드에 4개의 참조전류의 소오스가 연결됨을 특징으로 하는 전류미러형 센스앰프회로.
  7. 미러전류와 비교하기 위한 2N-1개의 참조전류를 설정하는 단계와;
    임의의 i번째 미러전류 비교부중 1번부터 i-1번 까지의 미러전류 비교부의 출력신호를 이용하여 2i-1개의 참조전류들 중 한 개를 선택하여 메모리 셀에 흐르는 전류와 비교하여 선택된 미러전류를 출력하는 단계와;
    상기 선택된 미러전류에 해당하는 메모리 셀에 저장된 데이터값을 출력하는 단계로 이루어진 전류미러형 센스앰프의 센싱방법.
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* Cited by examiner, † Cited by third party
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KR20160049085A (ko) * 2014-10-24 2016-05-09 에스케이하이닉스 주식회사 멀티 레벨 메모리 소자 및 그의 데이터 센싱 방법

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