KR20200068573A - 아날로그 디지털 변환기 및 아날로그 디지털 변환기의 동작 방법 - Google Patents

아날로그 디지털 변환기 및 아날로그 디지털 변환기의 동작 방법 Download PDF

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Abstract

본 발명은 아날로그 디지털 변환기에 관한 것이다. 본 발명의 아날로그 디지털 변환기는 복수의 커패시터들을 포함하는 커패시터 어레이, 제1 모드에서 입력 노드를 통해 입력 전류를 수신하고, 그리고 커패시터 어레이를 이용하여 입력 전류를 적분하는 증폭기, 복수의 커패시터들에 각각 연결되는 복수의 스위치들을 포함하는 스위치 어레이, 제2 모드에서 복수의 스위치들을 통해 복수의 커패시터들의 각각을 공통 전압 및 기준 전압 중 하나에 선택적으로 연결하여 축차 비교를 수행하는 축차 비교 로직, 증폭기의 출력과 공통 전압을 비교하고, 비교 결과에 따라 펄스 신호를 출력하는 비교기, 제1 모드에서 펄스 신호를 카운트하는 카운터, 제2 모드에서 펄스 신호의 값들을 순차적으로 저장하는 레지스터, 그리고 카운터의 출력을 상위 비트들로, 그리고 레지스터의 출력을 하위 비트들로 저장하고 그리고 에러 정정을 수행하여 디지털 비트들을 생성하는 에러 정정 로직을 포함한다.

Description

아날로그 디지털 변환기 및 아날로그 디지털 변환기의 동작 방법{ANALOG DIGITAL CONVERTER AND OPERATING METHOD OF ANALOG DIGITAL CONVERTER}
본 발명은 아날로그 디지털 변환기에 관한 것으로, 더 상세하게는 적어도 하나의 구성 요소를 공유하는 둘 이상의 알고리즘들을 이용하여 변환을 수행하는 아날로그 디지털 변환기에 관한 것이다.
아날로그 디지털 변환기는 아날로그 신호를 디지털 비트들로 변환하도록 구성된다. 아날로그 디지털 변환기는 다양한 알고리즘들에 기반하여 설계될 수 있다. 예를 들어, 아날로그 디지털 변환기가 사용되는 환경에 따라, 다양한 알고리즘들 중 하나에 기반하여 아날로그 디지털 변환기가 설계될 수 있다.
아날로그 디지털 변환기의 해상도를 높이기 위해, 아날로그 디지털 변환기의 사이즈가 증가하고 그리고 아날로그 디지털 변환기의 변환 시간이 증가할 수 있다. 이러한 문제는 아날로그 디지털 변환기를 고해상도가 필요한 응용들에 채용하는데 장애가 되고 있다.
본 발명의 목적은 사이즈가 증가하거나 변환 시간이 증가하는 것을 방지하면서 향상된 해상도를 갖는 아날로그 디지털 변환기 및 아날로그 디지털 변환기의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 아날로그 디지털 변환기는 복수의 커패시터들을 포함하는 커패시터 어레이, 제1 모드에서, 입력 노드를 통해 입력 전류를 수신하고, 그리고 커패시터 어레이를 이용하여 입력 전류를 적분하도록 구성되는 증폭기, 복수의 커패시터들에 각각 연결되는 복수의 스위치들을 포함하는 스위치 어레이, 제2 모드에서, 복수의 스위치들을 통해 복수의 커패시터들의 각각을 공통 전압 및 기준 전압 중 하나에 선택적으로 연결하여 축차 비교를 수행하도록 구성되는 축차 비교 로직, 증폭기의 출력과 공통 전압을 비교하고, 비교 결과에 따라 펄스 신호를 출력하도록 구성되는 비교기, 제1 모드에서, 펄스 신호를 카운트하도록 구성되는 카운터, 제2 모드에서, 펄스 신호의 값들을 순차적으로 저장하도록 구성되는 레지스터, 그리고 카운터의 출력을 상위 비트들로, 그리고 레지스터의 출력을 하위 비트들로 저장하고 그리고 에러 정정을 수행하여 디지털 비트들을 생성하도록 구성되는 에러 정정 로직을 포함한다.
실시 예로서, 아날로그 디지털 변환기는 증폭기의 제1 입력 및 접지 노드의 사이에 직렬 연결된 제1 스위치 및 저항, 증폭기의 제1 입력 및 입력 노드의 사이에 연결된 제2 스위치, 증폭기의 출력 및 증폭기의 제1 입력의 사이에 연결되는 제3 스위치, 커패시터 어레이의 제1 터미널 및 증폭기의 제1 입력의 사이에 연결되는 제4 스위치, 커패시터 어레이의 제2 터미널 및 증폭기의 출력의 사이에 연결되는 제5 스위치, 그리고 커패시터 어레이의 제1 터미널 및 스위치 그룹의 사이에 연결되는 제6 스위치를 더 포함한다.
실시 예로서, 증폭기의 제1 입력은 음의 입력이고, 그리고 증폭기의 제2 입력에 공통 전압이 입력된다.
실시 예로서, 아날로그 디지털 변환기는 제1 클럭 신호를 수신하고, 클럭 신호에 응답하여 제1 모드 및 제2 모드에서 제1 내지 제6 스위치들을 제어하고, 제1 클럭 신호로부터 제2 클럭 신호를 생성하고, 그리고 제2 모드에서 제2 클럭 신호를 스위치 그룹, 축차 비교 로직, 그리고 레지스터에 공급하도록 구성되는 제어 로직을 더 포함한다.
실시 예로서, 제1 모드의 리셋 구간에서, 제1 스위치, 제3 스위치, 제4 스위치, 그리고 제5 스위치는 턴-온 되고, 제2 스위치 및 제6 스위치는 턴-오프 된다.
실시 예로서, 제1 모드의 초기화 구간에서, 제1 스위치, 제4 스위치 및 제5 스위치는 턴-온 되고, 그리고 제2 스위치, 제3 스위치 및 제6 스위치는 턴-오프 된다.
실시 예로서, 제1 모드의 샘플링 구간에서, 비교기의 출력이 로우 레벨일 때, 제2 스위치, 제4 스위치 및 제5 스위치는 턴-온 되고, 그리고 제1 스위치, 제3 스위치 및 제6 스위치는 턴-오프 된다.
실시 예로서, 제1 모드의 샘플링 구간에서, 비교기의 출력이 하이 레벨일 때, 제1 스위치, 제2 스위치, 제4 스위치 및 제5 스위치는 턴-온 되고, 그리고 제3 스위치 및 제6 스위치는 턴-오프 된다.
실시 예로서, 제1 모드의 홀드 및 비교 구간에서, 제4 스위치 및 제5 스위치는 턴-온 되고, 그리고 제1 스위치, 제2 스위치, 제3 스위치 및 제6 스위치는 턴-온 된다.
실시 예로서, 제2 모드에서, 제5 스위치 및 제6 스위치는 턴-온 되고, 그리고 제1 스위치, 제2 스위치, 제3 스위치 및 제4 스위치는 턴-오프 된다.
실시 예로서, 제6 스위치는 커패시터 어레이의 복수의 커패시터들 및 복수의 스위치들의 사이에 각각 연결되는 복수의 제1 서브 스위치들을 포함하고, 제4 스위치는 복수의 커패시터들 및 공통 노드의 사이에 연결되는 복수의 제2 서브 스위치들을 포함하고, 그리고 공통 노드는 제1 스위치, 제2 스위치 및 제3 스위치에 공통으로 연결된다.
실시 예로서, 제1 모드의 리셋 구간에서, 증폭기의 출력은 공통 전압으로 리셋된다.
실시 예로서, 제1 모드의 초기화 구간에서, 증폭기의 출력은 공통 전압보다 높은 제2 기준 전압으로 초기화된다.
실시 예로서, 제1 모드의 샘플링 구간에서, 증폭기의 출력이 공통 전압보다 높으면 증폭기의 출력의 전압 레벨이 감소하고, 그리고 증폭기의 출력이 공통 전압보다 낮으면 증폭기의 출력의 전압 레벨이 증가한다.
실시 예로서, 제1 모드의 홀드 및 비교 구간에서, 비교기는 증폭기의 출력의 전압 레벨이 공통 전압보다 낮은 때에 펄스 신호를 출력한다.
실시 예로서, 제1 모드로부터 제2 모드로 진입할 때에, 출력기의 출력의 전압 레벨이 공통 전압보다 높으면 전압 레벨이 유지되고, 그리고 전압 레벨이 공통 전압보다 낮으면, 전압 레벨이 상승된다.
실시 예로서, 제2 모드에서, 축차 비교 로직은 제2 기준 전압과 공통 전압의 사이에서, 증폭기의 출력의 전압 레벨에 대해 축차 비교를 수행한다.
실시 예로서, 입력 전류는 뉴로모픽 프로세서의 복수의 시냅스 소자들로부터 전달된다.
본 발명의 실시 예에 따른 아날로그 디지털 변환기의 동작 방법은, 입력 전류를 수신하는 단계, 입력 전류를 적분하여 적어도 두 개의 제1 비트들을 생성하고, 그리고 적분의 결과를 생성하는 단계, 적분의 결과에 대해 축차 비교를 수행하여 적어도 두 개의 제2 비트들을 생성하는 단계, 그리고 적어도 두 개의 제1 비트들을 상위 비트들로, 그리고 적어도 두 개의 제2 비트들을 하위 비트들로 출력하는 단계를 포함한다.
실시 예로서, 제1 비트들을 생성하는 단계 및 제2 비트들을 생성하는 단계에서, 커패시터들 및 비교기가 공유되어 사용된다.
본 발명에 따르면, 적분 및 축차 비교를 혼합하여 아날로그 디지털 변환이 수행된다. 또한, 적분 및 축차 비교에서 적어도 하나의 구성 요소가 공유되어 사용된다. 따라서, 사이즈가 증가하거나 변환 시간이 증가하는 것을 방지하면서 향상된 해상도를 갖는 아날로그 디지털 변환기 및 아날로그 디지털 변환기의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 아날로그 디지털 변환기를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 아날로그 디지털 변환기를 더 상세히 보여준다.
도 3은 본 발명의 실시 예에 따른 아날로그 디지털 변환기가 변환을 수행하는 예를 보여준다.
도 4는 제1 모드의 리셋 구간에서 아날로그 디지털 변환기가 동작하는 예를 보여준다.
도 5는 제1 모드의 초기화 구간에서 아날로그 디지털 변환기가 동작하는 예를 보여준다.
도 6은 제1 모드의 샘플링 구간에서 아날로그 디지털 변환기가 동작하는 예를 보여준다.
도 7은 제1 모드의 홀드 및 비교 구간에서 아날로그 디지털 변환기가 동작하는 예를 보여준다.
도 8은 제2 예의 샘플링 구간에서 아날로그 디지털 변환기가 동작하는 예를 보여준다.
도 9는 아날로그 디지털 변환기가 제2 모드의 신호 변환 구간에서 동작하는 예를 보여준다.
도 10은 본 발명의 실시 예에 따른 커패시터 어레이 및 그와 연관된 스위치들의 예를 보여준다.
도 11은 본 발명의 실시 예에 따른 아날로그 디지털 변환기의 동작 방법을 보여주는 순서도이다.
도 12는 본 발명의 실시 예에 따른 뉴로모픽 프로세서를 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 아날로그 디지털 변환기(10)를 보여주는 블록도이다. 도 1을 참조하면, 아날로그 디지털 변환기(10)는 적분부(20), 축차 비교부(30), 그리고 에러 정정 로직(18)을 포함할 수 있다.
아날로그 디지털 변환기(10)는 입력 전류(IIN)를 수신하고, 입력 전류(IIN)를 디지털 비트들(DB)로 변환할 수 있다. 아날로그 디지털 변환기(10)는 적분부(20)를 이용하여 디지털 비트들(DB)의 일부, 예를 들어 최상위 비트(MSB)를 포함하는 상위 비트들을 생성할 수 있다. 또한, 아날로그 디지털 변환기(10)는 축차 비교부하고, 축차 비교부(30)를 이용하여 디지털 비트들(DB)의 나머지 일부, 예를 들어 최하위 비트(LSB)를 포함하는 하위 비트들을 생성할 수 있다.
에러 정정 로직(18)은 적분부(20) 및 축차 비교부(30)로부터 출력되는 비트들의 에러(들)를 정정하고, 그 결과를 디지털 비트들(DB)로 출력할 수 있다. 즉, 아날로그 디지털 변환기(10)는 두 개의 서로 다른 아날로그 디지털 변한 알고리즘들을 조합하여 사용할 수 있다.
적분부(20)는 증폭기(11), 비교기(12), 카운터(13), 그리고 커패시터들(14)(C)을 포함할 수 있다. 증폭기(11)는 커패시터들(14)을 이용하여 입력 전류(IIN)를 적분할 수 있다. 비교기(12)는 증폭기(11)의 출력을 특정한 전압(예를 들어, 제2 기준전압)과 비교하고, 비교 결과에 따라 펄스 신호를 선택적으로 출력할 수 있다. 카운터(13)는 비교기(12)로부터 수신되는 펄스 신호들을 카운트하여 최상위 비트(MSB)를 포함하는 상위 비트들로 출력할 수 있다.
축차 비교부(30)는 비교기(12), 커패시터들(14), 스위치 어레이(15), SAR(Successive Approximation Register) 로직(16), 그리고 레지스터(17)를 포함할 수 있다. 스위치 어레이(15)는 커패시터들(14)에 연결될 수 있다. SAR 로직(16)은 축차 비교가 수행되도록, 스위치 어레이(15)를 통해 커패시터들(14)을 조절할 수 있다.
비교기(12)는 커패시터들(14)의 전압을 특정한 전압(예를 들어, 공통 전압(VC))과 비교하고, 비교 결과에 따라 펄스 신호를 선택적으로 출력할 수 있다. 레지스터(17)는 비교기(12)의 출력들을 최하위 비트(LSB)를 포함하는 하위 비트들로 저장할 수 있다.
예시적으로, 제1 모드에서 적분부(20)가 활성화되고 축차 비교부(30)가 비활성화될 수 있다. 제1 모드에서, 적분부(20)는 입력 전류(IIN)를 이용하여 최상위 비트(MSB)를 포함하는 상위 비트들을 생성하고, 그리고 적분 결과를 생성할 수 있다. 제2 모드에서, 적분부(20)가 비활성화되고 축차 비교부(30)가 활성화될 수 있다. 제2 모드에서, 축차 비교부(30)는 적분 결과를 이용하여 최하위 비트(LSB)를 포함하는 하위 비트들을 생성할 수 있다.
적분부(20) 및 축차 비교부(30)는 공통적인 구성 요소들로서 커패시터들(14) 및 비교기(12)를 포함할 수 있다. 아날로그 디지털 변환기(10)는 커패시터들(14) 및 비교기(12)를 적분부(20) 및 축차 비교부(30)에서 공유하여 사용할 수 있다. 따라서, 아날로그 디지털 변환기(10)의 사이즈 및 비용이 감소할 수 있다.
도 2는 본 발명의 실시 예에 따른 아날로그 디지털 변환기(100)를 더 상세히 보여준다. 도 1 및 도 2를 참조하면, 아날로그 디지털 변환기(100)는 증폭기(110), 비교기(120), 카운터(130), 커패시터 어레이(140)(CA), 스위치 어레이(150), SAR 로직(160), 레지스터(170), 에러 정정 로직(180), 제어 로직(190), 제1 내지 제5 노드들(N1~N5), 그리고 제1 내지 제6 스위치들(S1~S6)을 포함할 수 있다.
증폭기(110), 비교기(120), 카운터(130), 커패시터 어레이(140)(CA), 스위치 어레이(150), SAR 로직(160), 레지스터(170), 그리고 에러 정정 로직(180)은 도 1에서 설명된 증폭기(11), 비교기(12), 카운터(13), 커패시터들(14), 스위치 어레이(15), SAR 로직(160), 레지스터(17), 그리고 에러 정정 로직(18)에 각각 대응할 수 있다.
증폭기(110)의 음의 입력(-)은 제1 스위치(S1), 제2 스위치(S2), 제3 스위치(S3), 그리고 제4 스위치(S4)에 연결될 수 있다. 증폭기(110)의 양의 입력(+)에 공통 전압(VC)이 공급될 수 있다. 예를 들어, 공통 전압(VC)은 전원 전압(VDD)과 접지 전압(VSS) 사이의 레벨, 예를 들어 중간 레벨을 가질 수 있다.
증폭기(110)의 출력은 제4 노드(N4)에 연결될 수 있다. 제4 노드(N4)의 전압은, 예를 들어 제1 전압(V1)일 수 있다. 증폭기(110)는 양의 입력(+)의 공통 전압(VC)과 음의 입력(-)의 전압 사이의 차이를 증폭하고, 증폭 결과를 제1 전압(V1)으로 출력할 수 있다.
비교기(120)는 제4 노드(N4)의 제1 전압(V1)을 입력으로 수신할 수 있다. 비교기(120)는 제1 전압(V1)을 특정한 전압, 예를 들어 공통 전압(VC)과 비교할 수 있다. 비교기(120)의 출력은 제5 노드(N5)일 수 있다. 비교기(120)는 제1 전압(V1)이 공통 전압(VC)보다 클 때 양의 레벨(예를 들어, 전원 전압(VDD))로 천이한 후에 접지 전압(VSS)으로 천이하는 펄스 신호(P)를 출력할 수 있다. 비교기(120)는 제1 전압(V1)이 공통 전압(VC)과 같거나 그보다 작을 때 접지 전압(VSS)을 유지할 수 있다.
카운터(130)는 제1 모드에서 활성화되어 카운팅을 수행하고, 그리고 제2 모드에서 비활성화되어 카운팅을 수행하지 않을 수 있다. 제1 모드에서, 카운터(130)는 펄스 신호(P)의 수를 카운트할 수 있다. 제2 모드에서, 카운터(130)는 카운트 값을 유지할 수 있다. 카운터(130)의 카운트 값은 최상위 비트(MSB)를 포함하는 상위 비트들로서 에러 정정 로직(180)에 전달될 수 있다.
커패시터 어레이(140)는 일 단 및 타 단의 사이에 병렬로 연결된 복수의 커패시터들을 포함할 수 있다. 커패시터 어레이(140)의 일 단은 제4 스위치(S4) 및 제6 스위치(S6)에 연결될 수 있다. 커패시터 어레이(140)의 타 단은 제5 스위치(S5)에 연결될 수 있다.
스위치 어레이(150)는 커패시터 어레이(140)의 복수의 커패시터들에 각각 연결된 복수의 스위치들을 포함할 수 있다. 스위치 어레이(150)는 제6 스위치(S6) 및 SAR 로직(160)의 사이에 연결된다.
SAR 로직(160)은 제1 모드에서 비활성화되고, 그리고 제2 모드에서 활성화될 수 있다. SAR 로직(160)은 스위치 어레이(150) 및 제5 노드(N5)의 사이에 연결된다. SAR 로직(160)은 제어 로직(190)으로부터 제2 클럭 신호(CLK2)를 수신할 수 있다. SAR 로직(160)은 제2 클럭 신호(CLK2) 및 제5 노드(N5)의 전압 레벨에 기반하여 스위치 어레이(150)의 스위치들을 제어할 수 있다. SAR 로직(160)은 축차 비교가 수행되도록 스위치 어레이(150)를 제어할 수 있다.
레지스터(170)는 제1 모드에서 비활성화되고, 그리고 제2 모드에서 활성화될 수 있다. 레지스터(170)는 제어 로직(190)으로부터 제2 클럭 신호(CLK2)를 수신할 수 있다. 레지스터(170)는 제2 클럭 신호(CLK2)에 동기되어, 제5 노드(N5)의 전압 레벨을 저장할 수 있다. 레지스터(170)는 저장된 값들을 최하위 비트(LSB)를 포함하는 하위 비트들로서 에러 정정 로직(180)에 전달할 수 있다.
에러 정정 로직(180)은 카운터(130)로부터 최상위 비트(MSB)를 포함하는 상위 비트들을 수신하고, 그리고 레지스터(170)로부터 최하위 비트(LSB)를 포함하는 하위 비트들을 수신할 수 있다. 에러 정정 로직(180)은 상위 비트들 및 하위 비트들을 합하고, 에러 정정을 수행하여 디지털 비트들(DB)로서 제3 노드(N3)로 출력할 수 있다.
제3 노드(N3)는 출력 노드일 수 있다. 예를 들어, 에러 정정 로직(180)은 상위 비트들에 가중치를 주거나, 또는 파이프라인 아날로그 디지털 변환에서 종종 사용되는 1비트씩 중첩하여 더하는 방식으로 에러 정정을 수행할 수 있다.
제어 로직(190)은 외부의 장치로부터 제2 노드(N2)를 통해 제1 클럭 신호(CLK1)를 수신할 수 있다. 제어 로직(190)은 제1 클럭 신호(CLK1)에 응답하여 제1 내지 제6 스위치들(S1~S6)을 제어할 수 있다. 제어 로직(190)은 제1 모드 및 제2 모드에서 구성 요소들의 각각의 활성화 또는 비활성화를 제어할 수 있다. 또한, 제어 로직(190)은 에러 정정 로직(180)이 카운터(130)로부터 상위 비트들을 수신하고 그리고 레지스터(170)로부터 하위 비트들을 수신하는 타이밍을 제어할 수 있다. 제어 로직(190)은 에러 정정 로직(180)이 디지털 비트들(DB)을 출력하는 타이밍을 제어할 수 있다.
제어 로직(190)은 제1 클럭 신호(CLK1)로부터 제2 클럭 신호(CLK2)를 생성할 수 있다. 제2 클럭 신호(CLK2)의 주파수는 제1 클럭 신호(CLK1)의 주파수와 같거나 그보다 높을 수 있다. 예를 들어, 제2 클럭 신호(CLK2)의 주파수는 제1 클럭 신호(CLK1)의 주파수의 정수배일 수 있다.
제1 스위치(S1)는 증폭기(110)의 음의 입력(-)에 연결된다. 제1 스위치(S1)는 저항(R)을 통해 접지 전압(VSS)이 공급되는 접지 노드에 연결될 수 있다. 제2 스위치(S2)는 증폭기(110)의 음의 입력(-)과 제1 노드(N1)의 사이에 연결된다. 제1 노드(N1)는 입력 전류(IIN)가 입력되는 입력 노드일 수 있다.
제3 스위치(S3)는 증폭기(110)의 음의 입력(-)과 제4 노드(N4), 즉 증폭기(110)의 출력의 사이에 연결된다. 제4 스위치(S4)는 증폭기(110)의 음의 입력(-)과 커패시터 어레이(140)의 일 단의 사이에 연결된다. 제5 스위치(S5)는 제4 노드(N4)와 커패시터 어레이(140)의 타 단의 사이에 연결된다. 제6 스위치(S6)는 스위치 어레이(150)와 커패시터 어레이(140)의 일 단의 사이에 연결된다.
도 3은 본 발명의 실시 예에 따른 아날로그 디지털 변환기(100)가 변환을 수행하는 예를 보여준다. 도 3에서, 가로축은 시간을 가리키고, 세로축은 다양한 신호들의 전압 레벨들을 보여준다. 예시적으로, 도 3에서 제1 클럭 신호(CLK1), 펄스 신호(P)의 일부로서 제1 모드의 제1 펄스 신호(P1), 펄스 신호(P)의 나머지 일부로서 제2 모드의 제2 펄스 신호(P2), 그리고 접지 전압(VSS)과 전원 전압(VDD) 사이를 스윙하는 제1 전압(V1)이 도시된다.
제1 전압(V1)의 변화는 제1선(L1) 및 제2선(L2)을 통해 보여진다. 제1선(L1)은 입력 전류(IIN)가 상대적으로 클 때의 제1 전압(V1)의 변화를 보여준다. 제2선(L2)은 입력 전류(IIN)가 상대적으로 작을 때의 제1 전압(V1)의 변화를 보여준다. 우선 제1선(L1)을 참조하여 아날로그 디지털 변환기(100)의 동작이 설명된다.
도 2 및 도 3을 참조하면, 제1 클럭 신호(CLK1)의 상승 엣지에 동기되어, 아날로그 디지털 변환기(100)의 제1 모드의 리셋 구간(R)이 가장 먼저 수행될 수 있다. 제1 모드의 리셋 구간(R)에서 제1 전압(V1), 즉 증폭기(110)의 출력 전압은 공통 전압(VC)으로 리셋될 수 있다.
도 4는 제1 모드의 리셋 구간(R)에서 아날로그 디지털 변환기(100)가 동작하는 예를 보여준다. 도 4 및 이하의 도면들에서, 비활성화되는 구성 요소들은 점으로 채워진 박스로 표시된다. 도 4에서, 턴-온 되는 스위치들은 굵은 선의 네모로 표시되고, 턴-오프 되는 스위치들은 굵은 선의 엑스(X)로 표시된다. 도 3 및 도 4를 참조하면, 제어 로직(190)은 제1 스위치(S1), 제3 스위치(S3), 제4 스위치(S4) 및 제5 스위치(S5)를 턴-온 하고, 제2 스위치(S2) 및 제6 스위치(S6)를 턴-오프 할 수 있다.
증폭기(110)의 양의 입력(+)에 공통 전압(VC)이 공급되고, 그리고 증폭기(110)의 음의 입력(-) 및 출력이 제3 스위치(S3)를 통해 쇼트되므로, 증폭기(110)의 음의 입력(-)의 전압, 그리고 증폭기(110)의 출력인 제1 전압(V1)은 모두 공통 전압(VC)이 된다. 커패시터 어레이(140)의 양 단들에 공통 전압(VC)이 인가되므로, 커패시터 어레이(140)의 복수의 커패시터들은 전하들을 저장하지 않도록 리셋될 수 있다.
예시적으로, 리셋 구간(R)은 제2 모드의 축차 비교를 통해 커패시터 어레이(140)에 잔류하는 전하를 리셋할 수 있다. 리셋 구간(R)은 제1 모드의 시작에 포함되는 대신, 제2 모드의 마지막에 포함될 수도 있다. 예시적으로, 리셋 구간(R)에서 제1 스위치(S1)는 턴-온 되거나 턴-오프 될 수 있다.
예시적으로, 도 3에서는 리셋 구간(R)에 후속하는 초기화 구간(I)에서 스위칭 잡음이 발생하는 것을 방지하기 위하여 턴-온 되는 것으로 도시된다. 그러나 스위칭 잡음의 단점보다 저항(R)을 통해 접지 노드로 전압이 흐르는 전력 소비의 단점이 더 큰 경우, 리셋 구간(R)에서 제1 스위치(S1)는 턴-오프 될 수 있다.
제1 스위치(S1)와 유사하게, 리셋 구간(R)에서 제2 스위치(S2) 또한 턴-온 또는 턴-오프 될 수 있다. 제2 스위치(S2)는 리셋 구간(R)에 후속하는 초기화 구간(I)에서 스위칭 잡음을 유발하지 않으므로, 입력 전류(IIN)가 불필요한 전력 소비를 유발하는 것을 방지하기 위해 턴-오프 되어 있다.
다시 도 3을 참조하면, 제1 클럭 신호(CLK1)의 하강 엣지에 동기되어, 제1 모드의 리셋 구간(R) 다음으로 제1 모드의 초기화 구간(I)이 수행될 수 있다. 제1 모드의 초기화 구간(I)에서, 제1 전압(V1)이 상승하기 시작할 수 있다. 제1 전압(V1)은 공통 전압(VC)으로부터 기준 전압(Vref)까지 상승할 수 있다.
기준 전압(Vref)은 전원 전압(VDD)보다 낮고 공통 전압(VC)보다 높은 양의 전압일 수 있다. 예를 들어, 기준 전압(Vref)은 전원 전압(VDD)의 70% 내지 90%의 범위에 속하는 레벨을 가질 수 있다.
도 5는 제1 모드의 초기화 구간(I)에서 아날로그 디지털 변환기(100)가 동작하는 예를 보여준다. 도 3 및 도 5를 참조하면, 제어 로직(190)은 제1 스위치(S1), 제4 스위치(S4) 및 제5 스위치(S5)를 턴-온 하고, 그리고 제2 스위치(S2), 제3 스위치(S3) 및 제6 스위치(S6)를 턴-오프 할 수 있다.
증폭기(110)의 음의 입력(-)의 전압은 공통 전압(VC)이고, 그리고 음의 입력(-)은 저항(R)을 통해 접지 노드에 연결된다. 따라서, 증폭기(110)의 음의 입력(-)으로부터 접지 노드로 기준 전류(Iref)가 흐를 수 있다. 기준 전류(Iref)의 양은 공통 전압(VC)을 저항(R)의 저항값으로 나눈 값에 해당할 수 있다.
증폭기(110)의 출력인 제4 노드(N4)는 커패시터 어레이(CA)를 통해 음의 입력(-)에 연결된다. 따라서, 증폭기(110)의 음의 입력(-)의 전압은 공통 전압(VC)을 유지한다. 제4 노드(N4)로부터 커패시터 어레이(140) 및 저항(R)을 통해 기준 전류(Iref)가 흐르므로, 증폭기(110)의 출력 전압인 제1 전압(V1)은 상승할 수 있다. 예를 들어, 증폭기(110)는 커패시터 어레이(140)를 이용하여 기준 전류(Iref)를 적분하는 적분기로 기능할 수 있다.
기준 전압(Vref)의 레벨은 기준 전류(Iref)의 전류량 및 커패시터 어레이(140)의 커패시턴스에 의해 결정될 수 있다. 기준 전압(Vref)의 레벨이 목표값이 되도록, 저항(R)의 저항값 또는 커패시터 어레이(140)의 커패시턴스가 조절될 수 있다.
다시 도 3을 참조하면, 제1 클럭 신호(CLK1)의 하강 엣지에 동기되어, 제1 모드의 초기화 구간(I)에 후속하여 제1 모드의 샘플링 구간(S)이 수행될 수 있다. 샘플링 구간(S)에서, 입력 전류(IIN)에 대응하는 만큼 제1 전압(V1)이 감소할 수 있다.
도 6은 제1 모드의 샘플링 구간(S)에서 아날로그 디지털 변환기(100)가 동작하는 제1 예를 보여준다. 도 3 및 도 6을 참조하면, 제어 로직(190)은 제2 스위치(S2), 제4 스위치(S4) 및 제5 스위치(S5)를 턴-온 하고, 그리고 제1 스위치(S1), 제3 스위치(S3) 및 제6 스위치(S6)를 턴-오프 할 수 있다.
제2 스위치(S2)가 턴-온 되므로, 입력 전류(IIN)가 증폭기(110)의 음의 입력(-)에 전달된다. 증폭기(110)는 커패시터 어레이(140)를 이용하여 입력 전류(IIN)를 적분하는 적분기로 기능할 수 있다. 입력 전류(IIN)의 방향이 증폭기(110)로 입력되는 방향이므로, 제1 전압(V1)은 입력 전류(IIN)의 전류량 및 커패시터 어레이(140)의 커패시턴스에 대응하는 만큼 감소할 수 있다.
다시 도 3을 참조하면, 제1 클럭 신호(CLK1)의 하강 엣지에 동기되어, 제1 모드의 샘플링 구간(S)에 후속하여 제1 모드의 홀드 및 비교 구간(H)이 수행될 수 있다. 홀드 및 비교 구간(H)에서, 제1 전압(V1)의 레벨이 최상위 비트(MSB)를 포함하는 상위 비트들의 값에 더해질 수 있다.
도 7은 제1 모드의 홀드 및 비교 구간(H)에서 아날로그 디지털 변환기(100)가 동작하는 예를 보여준다. 도 3 및 도 7을 참조하면, 제1 모드의 홀드 및 비교 구간(H)에서, 제어 로직(190)은 제4 스위치(S4) 및 제5 스위치(S5)를 턴-온 하고, 그리고 제1 스위치(S1), 제2 스위치(S2), 제3 스위치(S3) 및 제6 스위치(S6)를 턴-오프 할 수 있다.
증폭기(110)에 입력되는 전류가 없으므로, 증폭기(110)의 출력인 제1 전압(V1)은 레벨을 유지할 수 있다. 비교기(120)는 제1 전압(V1)을 공통 전압(VC)과 비교할 수 있다. 제1 전압(V1)이 공통 전압(VC)보다 클 때, 비교기(120)는 전원 전압(VDD)의 하이 레벨로 천이한 후에 접지 전압으로 천이하는 제1 펄스 신호(P1)를 출력할 수 있다. 제1 전압(V1)이 공통 전압(VC)과 같거나 그보다 작을 때, 비교기(120)는 제1 펄스 신호(P1)를 출력하지 않을 수 있다.
카운터(130)는 제1 펄스 신호(P1)에 응답하여 카운트 값을 증가시킬 수 있다. 카운터(130)의 카운트 값은 최상위 비트(MSB)를 포함하는 상위 비트들에 의해 표현되는 값일 수 있다.
다시 도 3을 참조하면, 샘플링 구간(S), 그리고 홀드 및 비교 구간(H)이 반복될 수 있다. 제1 펄스 신호(P1)가 발생하지 않은 때에, 즉 제1 전압(V1)이 공통 전압(VC)보다 클 때, 아날로그 디지털 변환기(100)는 도 6을 참조하여 설명된 바와 같이 입력 전류(IIN)를 이용하여 제1 전압(V1)을 감소시키는 제1 예의 샘플링 구간(S)을 수행할 수 있다.
제1 펄스 신호(P1)가 발생한 때에, 즉 제1 전압(V1)이 공통 전압(VC)과 같거나 그보다 작을 때, 아날로그 디지털 변환기(100)는 입력 전류(IIN)를 이용하여 제1 전압(V1)을 상승시키는 제2 예의 샘플링 구간(S)을 수행할 수 있다.
도 8은 제2 예의 샘플링 구간(S)에서 아날로그 디지털 변환기(100)가 동작하는 예를 보여준다. 도 3 및 도 8을 참조하면, 제어 로직(190)은 제1 스위치(S1), 제2 스위치(S2), 제4 스위치(S4) 및 제5 스위치(S5)를 턴-온 하고, 그리고 제3 스위치(S3) 및 제6 스위치(S6)를 턴-오프 할 수 있다.
제1 노드(N1)로부터 증폭기(110)의 음의 입력(-)으로 입력 전류(IIN)가 입력되고, 증폭기(110)의 음의 입력(-)으로부터 저항(R)을 통해 접지 노드로 기준 전류(Iref)가 출력될 수 있다. 기준 전류(Iref)의 양은 입력 전류(IIN)의 양보다 크게 설정될 수 있다. 제1 전압(V1)은 기준 전류(Iref)의 양으로부터 입력 전류(IIN)의 양을 감한 값, 그리고 커패시터 어레이(140)의 커패시턴스에 해당하는 만큼 증가할 수 있다.
아날로그 디지털 변환기(100)가 제1 모드를 이용하여 n개(n은 양의 정수)의 비트들을 생성할 때, 제1 모드는 2^n개의 샘플링 구간들(S)과 홀드 및 비교 구간들(H)을 통해 수행될 수 있다. 샘플링 구간(S)과 홀드 및 비교 구간(H)이 제1 클럭 신호(CLK1)의 상승 엣지 및 하강 엣지에서 각각 수행될 때, 제1 모드는 2^n 클럭 사이클들을 통해 수행될 수 있다.
입력 전류(IIN)의 양이 클수록, 제1 펄스 신호(P1)가 발생하는 횟수가 증가할 수 있다. 2^n 클럭 사이클들 동안, 제1 펄스 신호(P1)는 최대 2^n번 발생할 수 있다. 즉, 카운터(130)의 카운트 값은 n개의 비트들에 의해 표현되는 값에 대응할 수 있다. 즉, 카운터(130)의 카운트 값으로부터 n개의 비트들이 획득될 수 있다.
다시 도 3의 제2선(L2)을 참조하면, 입력 전류(IIN)의 양이 상대적으로 작은 예를 나타내는 제2 펄스 신호(P2)의 개수는 제1 펄스 신호(P1)의 개수보다 적다. 카운터(130)의 카운트 값이 클수록, 최상위 비트(MSB)를 포함하는 상위 비트들의 값이 증가하며, 입력 전류(IIN)의 양이 상대적으로 큼을 나타낼 수 있다. 마찬가지로, 카운터(130)의 카운트 값이 작을수록, 최상위 비트(MSB)를 포함하는 상위 비트들의 값이 감소하며, 입력 전류(IIN)의 양이 상대적으로 작음을 나타낼 수 있다.
제1 모드가 완료되면, 제1 클럭 신호(CLK1)의 상승 엣지에 동기되어 제2 모드의 SAR 샘플링 구간(SS)이 수행될 수 있다. SAR 샘플링 구간(SS)에서, 제1 전압(V1)이 공통 전압(VC)보다 클 때, 제어 로직(190)은 도 7을 참조하여 설명된 바와 같이 제1 전압(V1)을 유지할 수 있다.
SAR 샘플링 구간(SS)에서, 제1 전압(V1)이 공통 전압(VC)과 같거나 그보다 낮을 때, 제어 로직(190)은 도 5를 참조하여 설명된 바와 같이 기준 전류(Iref)를 이용하여 기준 전압(Vref)과 공통 전압(VC)의 차이만큼 제1 전압(V1)을 상승시킬 수 있다.
제1 클럭 신호(CLK1)의 하강 엣지에 동기되어 제2 모드의 SAR 신호 변환 구간(SC)이 수행될 수 있다. SAR 신호 변환 구간(SC)에서, 아날로그 디지털 변환기(100)는 기준 전압(Vref)과 공통 전압(VC)의 범위 내에서 축차 비교를 수행함으로써 하위 비트들을 생성할 수 있다.
커패시터 어레이(140)의 잔여 전압(RV)은 아날로그 디지털 변환기(100)의 적분 결과일 수 있다. 잔여 전압(RV)은 입력 전류(IIN)를 이용하여 적분을 수행한 결과이며, 입력 전류(IIN)로부터 상위 비트들을 추출한 후의 결과를 나타낸다. 즉, 잔여 전압(RV)으로부터 하위 비트들이 추출될 수 있다.
도 9는 아날로그 디지털 변환기(100)가 제2 모드의 신호 변환 구간(SC)에서 동작하는 예를 보여준다. 도 3 및 도 9를 참조하면, 제어 로직(190)은 제5 스위치(S5) 및 제6 스위치(S6)를 턴-온 하고, 그리고 제1 스위치(S1), 제2 스위치(S2), 제3 스위치(S3) 및 제4 스위치(S4)를 턴-오프 할 수 있다.
제어 로직(190)은 제2 클럭 신호(CLK2)에 응답하여 축차 비교를 수행하도록 SAR 로직(160) 및 레지스터(170)를 활성화할 수 있다. SAR 로직(160)은 스위치 어레이(150)를 제어하여 커패시터 어레이(140)로부터 비교기(120)에 전달되는 전압을 조절할 수 있다. 비교기(120)는 커패시터 어레이(140)로부터 전달되는 전압을 공통 전압(VC)과 비교할 수 있다.
비교기(120)는 비교 결과를 하위 비트들의 각 비트로서 출력할 수 있다. SAR 로직(160)은 비교기(120)의 출력에 응답하여, 축차 비교가 수행되도록 스위치 어레이(150)를 제어할 수 있다. 레지스터(170)는 비교기(120)로부터 순차적으로 출력되는 값들을 하위 비트들의 각 비트로 저장할 수 있다.
예시적으로, 아날로그 디지털 변환기(100)가 축차 비교를 통해 m개의 하위 비트들을 판단할 때, m번의 축차 비교가 수행될 수 있다. 제어 로직(190)은 제2 클럭 신호(CLK2)의 주파수를 제1 클럭 신호(CLK1)의 2m배로 조절할 수 있다. 이 때, 축차 비교는 제1 클럭 신호(CLK1)의 절반의 클럭 사이클 동안에 완료될 수 있다.
즉, 아날로그 디지털 변환기(100)는 리셋 구간(R) 및 초기화 구간(I)을 위한 1개의 클럭 사이클, 샘플링 구간(S) 및 홀드 및 비교 구간(H)을 위한 2^n개의 클럭 사이클들, 그리고 축차 비교를 위한 1개의 클럭 사이클(제1 클럭 신호(CLK1)의 클럭 사이클)을 통해 n+m개의 디지털 비트들(DB)을 생성할 수 있다. 따라서, 적분만을 이용하여 변환을 수행하 때보다, 클럭 사이클들의 수가 감소될 수 있다.
상술된 실시 예들에서, 초기화 구간(I)에서 제1 전압(V1)이 공통 전압(VC)보다 높은 기준 전압(Vref)으로 초기화 되었다. 따라서, 비교기(120)는 공통 전압(VC)과 기준 전압(Vref)을 비교하는 것으로 상위 비트들을 생성할 수 있다.
초기화 구간(I)이 생략되면, 제1 전압(V1)은 공통 전압(VC)으로부터 샘플링될 수 있다. 이때, 상위 비트들을 생성하기 위해, 비교기(120)는 공통 전압(VC)보다 낮은 다른 전압(예를 들어, 추가적인 기준 전압)을 제1 전압(V1)과 비교하여야 한다. 즉, 추가적인 기준 전압을 생성하기 위한 추가적인 구성 요소들이 필요하다.
본 발명의 실시 예에 따른 아날로그 디지털 변환기(100)는 초기화 구간(I)을 통해 제1 전압(V1)을 기준 전압(Vref)으로 초기화한다. 따라서, 비교기(120)는 이미 사용중인 공통 전압(VC)을 제1 전압(V1)과 비교할 수 있고, 따라서, 구성 요소들의 추가가 방지된다.
도 10은 본 발명의 실시 예에 따른 커패시터 어레이(140) 및 그와 연관된 스위치들의 예를 보여준다. 도 2 및 도 10을 참조하면, 커패시터 어레이(140)는 병렬 연결된 제1 내지 제k 커패시터들(C1~Ck)(k는 양의 정수)을 포함할 수 있다. 제1 내지 제k 커패시터들(C1~Ck)은 동일한 커패시턴스들을 갖거나 또는 서로 다른 커패시턴스들을 가질 수 있다.
예를 들어, 제1 내지 제k 커패시터들이 동일한 커패시턴스들을 가질 때, k의 값은 2^m일 수 있다. m은 아날로그 디지털 변환기(100)가 축차 비교를 통해 생성하고자 하는 하위 비트들의 수일 수 있다. 또는, 더미 커패시터가 사용될 때, k의 값은 2m+1일 수 있다. 즉, 축차 비교만으로 n+m개의 비트들을 생성할 때와 비교하여, 커패시터들의 수가 대폭 감소할 수 있다.
제6 스위치(S6)는 제1 내지 제k 커패시터들(C1~Ck)에 각각 연결되는 제1 서브 스위치들(Sa)을 포함할 수 있다. 제4 스위치(S4)는 제1 내지 제k 커패시터들(C1~Ck)에 각각 연결되는 제2 서브 스위치들(Sb)을 포함할 수 있다. 스위치 어레이(150)는 제1 서브 스위치들(Sa)에 각각 연결되는 제3 서브 스위치들(Sc)을 포함할 수 있다.
제1 내지 제k 커패시터들(C1~Ck)은 제어 로직(190)의 제어에 따라 제1 서브 스위치들(Sa)을 통해 제3 서브 스위치들(Sc)에 각각 연결되거나, 또는 제2 서브 스위치들(Sb)을 통해 공통 노드(CN)에 공통으로 연결될 수 있다. 공통 노드(CN)는 제1 스위치(S1), 제2 스위치(S2) 및 제3 스위치(S3)에 연결될 수 있다.
제1 모드에서, 제1 내지 제k 커패시터들(C1~Ck)은 제2 서브 스위치들(Sb)을 통해 공통 노드에 연결된다. 따라서, 제1 내지 제k 커패시터들(C1~Ck)은 제5 스위치(S5) 및 공통 노드(CN)의 사이에 연결된 하나의 커패시터로 보여질 수 있다.
제2 모드에서, 제1 내지 제k 커패시터들(C1~Ck)은 제1 서브 스위치들(Sa)을 통해 제3 서브 스위치들(Sc)에 각각 연결된다. 제3 서브 스위치들(Sc)의 각각은 제1 내지 제k 커패시터들(C1~Ck) 중 대응하는 커패시터에 제2 기준 전압(Vref2) 및 공통 전압(VC) 중 하나를 선택적으로 인가할 수 있다. 제2 기준 전압(Vref2)은 공통 전압(VC) 내지 기준 전압(Vref)의 범위에 속한 레벨을 가질 수 있다.
제1 모드가 완료된 후에 제1 내지 제k 커패시터들(C1~Ck)에 충전된 전압은 축차 비교의 샘플링된 입력 전압에 대응할 수 있다. 따라서, 통상적인 축차 비교의 회로들과 달리, 제3 서브 스위치들(Sc)은 입력 전압을 제1 내지 제k 커패시터들(C1~Ck)에 샘플링하기 위한 스위칭 노드들을 구비하지 않을 수 있다.
도 11은 본 발명의 실시 예에 따른 아날로그 디지털 변환기(100)의 동작 방법을 보여주는 순서도이다. 도 2 및 도 11을 참조하면, S110 단계에서, 아날로그 디지털 변환기(100)는 입력 전류(IIN)를 수신할 수 있다. S120 단계에서, 아날로그 디지털 변환기(100)는 입력 전류(IIN)를 적분하여 적어도 두 개의 제1 비트들을 생성하고, 그리고 적분의 결과를 생성할 수 있다.
아날로그 디지털 변환기(100)는 증폭기(110) 및 커패시터 어레이(140)를 이용하여 입력 전류(IIN)를 적분할 수 있다. 아날로그 디지털 변환기(100)는 비교기(120) 및 카운터(130)를 이용하여 적어도 두 개의 제1 비트들을 생성할 수 있다. 아날로그 디지털 변환기(100)는 적분의 결과로서 커패시터 어레이(140)에 잔여 전압(RV)을 남길 수 있다.
S130 단계에서, 아날로그 디지털 변환기(100)는 적분의 결과에 대해 축차 비교를 수행하여 적어도 두 개의 제2 비트들을 생성할 수 있다. 아날로그 디지털 변환기(100)는 커패시터 어레이(140), 비교기(120), 스위치 어레이(150), SAR 로직(160), 그리고 레지스터(170)를 이용하여 축차 비교를 수행하고, 그리고 적어도 두 개의 제2 비트들을 생성할 수 있다.
S140 단계에서, 아날로그 디지털 변환기(100)는 적어도 두 개의 제1 비트들을 상위 비트들로, 그리고 적어도 두 개의 제2 비트들을 하위 비트들로 출력할 수 있다. 아날로그 디지털 변환기(100)는 에러 정정 로직(180)을 이용하여 에러 정정을 수행할 수 있다. S120 단계 및 S130 단계에서, 아날로그 디지털 변환기(100)는 커패시터 어레이(140) 및 비교기(120)를 공유하여 사용할 수 있다.
도 12는 본 발명의 실시 예에 따른 뉴로모픽 프로세서(200)(neuromorphic processor)를 보여주는 블록도이다. 도 2를 참조하면, 뉴로모픽 프로세서(200)는 시냅스 소자 어레이(210), 워드 라인 드라이버(220), 비트 라인 바이어스 및 검출 블록(230), 버퍼(240), 그리고 제어 로직(250)을 포함할 수 있다.
시냅스 소자 어레이(210)는 복수의 시냅스 소자들(SE)을 포함할 수 있다. 시냅스 소자들(SE)은 행들 및 열들로 배열될 수 있다. 시냅스 소자들의 행들은 제1 내지 제i 워드 라인들(WL1~WLi)(i는 양의 정수)에 연결될 수 있다. 시냅스 소자들(SE)의 열들은 제1 내지 제j 비트 라인들(BL1~BLj)에 각각 연결될 수 있다.
시냅스 소자들(SE)의 각각은 시냅스 값(또는 가중치)에 대응하는 저항값을 가질 수 있다. 예를 들어, 시냅스 소자들(SE)은 멤리스터(memristor), 또는 가변 저항 소자를 포함할 수 있다. 가변 저항 소자는 자기 메모리, 강유전체 메모리, 상 변화 메모리, 저항성 메모리 등과 같은 불휘발성 메모리를 포함할 수 있다.
워드 라인 드라이버(220)은 제1 내지 제i 워드 라인들(WL1~WLi) 에 연결된다. 워드 라인 드라이버(220)은 제1 내지 제i 워드 라인들(WL1~WLi)에 입력 정보들을 제공할 수 있다. 예를 들어, 워드 라인 드라이버(220)은 제1 내지 제i 워드 라인들(WL1~WLi)에 입력 정보들을 동시에 제공할 수 있다.
비트 라인 바이어스 및 검출 블록(230)은 제1 내지 제j 비트 라인들(BL1~BLj) 에 연결된다. 비트 라인 바이어스 및 검출 블록(230)은 제1 내지 제j 비트 라인들(BL1~BLj) 중 하나의 비트 라인을 기계 학습 연산의 대상으로 선택할 수 있다. 선택된 행의 시냅스 소자들(SE)은 워드 라인 드라이버(220)로부터 제공되는 입력 정보들(예를 들어, 전압들) 및 저장된 시냅스 값(예를 들어, 저항값)에 기반하여 출력 정보들(예를 들어, 전류들)을 선택된 행의 비트 라인에 제공할 수 있다.
시냅스 값 및 입력 정보에 따라, 각 시냅스 소자(SE)는 큰 전류 또는 적은 전류를 흘릴 수 있다. 선택된 행의 시냅스 소자들(SE)이 흘리는 전류들은 선택된 행의 비트 라인에서 합해질 수 있다. 비트 라인 바이어스 및 검출 블록(230)은 제1 내지 제j 비트 라인들(BL1~BLj) 을 통해 흐르는 전류들의 전류량을 검출함으로써, 시냅스 소자들(SE)의 연산들의 결과들을 획득할 수 있다.
비트 라인 바이어스 및 검출 블록(230)은 제1 내지 제j 비트 라인들(BL1~BLj)의 각각에 대해 하나의 증폭기(A), 증폭기(A)의 입력 및 출력의 사이에 연결된 저항, 그리고 아날로그 디지털 변환기(ADC)를 포함할 수 있다. 아날로그 디지털 변환기(ADC)는 도 1 내지 도 11을 참조하여 설명된 아날로그 디지털 변환기(100)를 포함할 수 있다.
선택된 열의 시냅스 소자들(SE)의 출력들이 대응하는 비트 라인에서 취합되는 일련의 절차들은 하나의 뉴런이 시냅스 소자들을 통해 정보를 수신하고 출력을 제공하는 메커니즘과 유사하다. 따라서, 시냅스 소자들(SE)의 각 열들은 뉴런들로 여겨질 수 있다.
버퍼(240)는 외부의 장치와 데이터(Data)를 교환할 수 있다. 버퍼(240)는 데이터(Data)로서 외부의 장치로부터 제공되는 입력 정보들을 워드 라인 드라이버(220)에 전달할 수 있다. 버퍼(240)는 비트 라인 바이어스 및 검출 블록(230)으로부터 전달되는 출력 정보들을 데이터(Data)로서 외부의 장치로 출력할 수 있다.
제어 로직(250)은 뉴로모픽 프로세서(200)가 설계된 동작들을 수행하도록 뉴로모픽 프로세서(200)의 구성 요소들을 제어할 수 있다.
뉴로모픽 프로세서(200)가 이미지 식별을 가능하게 하기 위해, 뉴로모픽 프로세서(200)는 적어도 512X512의 시냅스 소자들(SE)을 포함하여야 한다. 피처(feature) 및 가중치(weight)가 적은 BNN(Binarized Neural Network)에 기반하여 뉴로모픽 프로세서(200)를 구현하여도, 피처에 4비트, 그리고 가중치에 1비트가 필요하다. 이 경우, 아날로그 디지털 변환기(ADC)는 적어도 13비트의 해상도를 구비하여야 한다.
13비트의 해상도를 축차 비교에 기반하여 구현하고자 할 때, 8000 이상의 커패시터들이 필요하다. 13비트의 해상도를 적분기에 기반하여 구현하고자 할 때, 8192회 이상의 클럭 사이클들이 필요하다. 본 발명의 실시 예에 따른 아날로그 디지털 변환기(ADC)는 적분기 및 축차 비교에 기반하여 아날로그 디지털 변환을 수행함으로써, 감소된 사이즈 및 향상된 동작 속도를 필요로 하는 뉴로모픽 프로세서(200)에 적용될 수 있다.
상술된 실시 예들에서, 제1, 제2, 제3 등의 용어들을 사용하여 본 발명의 기술적 사상에 따른 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP(Intellectual Property)로 등록된 회로들을 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10, 100: 아날로그 디지털 변환기
11, 110: 증폭기
12, 120: 비교기
13, 130: 카운터
14, 140: 커패시터 어레이
15, 150: 스위치 어레이
16, 160: SAR 로직
17, 170: 레지스터
18, 180: 에러 정정 로직
190: 제어 로직
S1~S6: 제1 내지 제6 스위치들
N1~N5: 제1 내지 제5 노드들

Claims (20)

  1. 복수의 커패시터들을 포함하는 커패시터 어레이;
    제1 모드에서, 입력 노드를 통해 입력 전류를 수신하고, 그리고 상기 커패시터 어레이를 이용하여 상기 입력 전류를 적분하도록 구성되는 증폭기;
    상기 복수의 커패시터들에 각각 연결되는 복수의 스위치들을 포함하는 스위치 어레이;
    제2 모드에서, 상기 복수의 스위치들을 통해 상기 복수의 커패시터들의 각각을 공통 전압 및 기준 전압 중 하나에 선택적으로 연결하여 축차 비교를 수행하도록 구성되는 축차 비교 로직;
    상기 증폭기의 출력과 공통 전압을 비교하고, 비교 결과에 따라 펄스 신호를 출력하도록 구성되는 비교기;
    상기 제1 모드에서, 상기 펄스 신호를 카운트하도록 구성되는 카운터;
    상기 제2 모드에서, 상기 펄스 신호의 값들을 순차적으로 저장하도록 구성되는 레지스터; 그리고
    상기 카운터의 출력을 상위 비트들로, 그리고 상기 레지스터의 출력을 하위 비트들로 저장하고 그리고 에러 정정을 수행하여 디지털 비트들을 생성하도록 구성되는 에러 정정 로직을 포함하는 아날로그 디지털 변환기.
  2. 제1항에 있어서,
    상기 증폭기의 제1 입력 및 접지 노드의 사이에 직렬 연결된 제1 스위치 및 저항;
    상기 증폭기의 상기 제1 입력 및 상기 입력 노드의 사이에 연결된 제2 스위치;
    상기 증폭기의 상기 출력 및 상기 증폭기의 상기 제1 입력의 사이에 연결되는 제3 스위치;
    상기 커패시터 어레이의 제1 터미널 및 상기 증폭기의 상기 제1 입력의 사이에 연결되는 제4 스위치;
    상기 커패시터 어레이의 제2 터미널 및 상기 증폭기의 상기 출력의 사이에 연결되는 제5 스위치; 그리고
    상기 커패시터 어레이의 상기 제1 터미널 및 상기 스위치 그룹의 사이에 연결되는 제6 스위치를 더 포함하는 아날로그 디지털 변환기.
  3. 제2항에 있어서,
    상기 증폭기의 상기 제1 입력은 음의 입력이고, 그리고
    상기 증폭기의 제2 입력에 상기 공통 전압이 입력되는 아날로그 디지털 변환기.
  4. 제2항에 있어서,
    제1 클럭 신호를 수신하고, 상기 클럭 신호에 응답하여 상기 제1 모드 및 상기 제2 모드에서 상기 제1 내지 제6 스위치들을 제어하고, 상기 제1 클럭 신호로부터 제2 클럭 신호를 생성하고, 그리고 상기 제2 모드에서 상기 제2 클럭 신호를 상기 스위치 그룹, 상기 축차 비교 로직, 그리고 상기 레지스터에 공급하도록 구성되는 제어 로직을 더 포함하는 아날로그 디지털 변환기.
  5. 제2항에 있어서,
    상기 제1 모드의 리셋 구간에서, 상기 제1 스위치, 상기 제3 스위치, 상기 제4 스위치, 그리고 상기 제5 스위치는 턴-온 되고, 상기 제2 스위치 및 상기 제6 스위치는 턴-오프 되는 아날로그 디지털 변환기.
  6. 제2항에 있어서,
    상기 제1 모드의 초기화 구간에서,
    상기 제1 스위치, 상기 제4 스위치 및 상기 제5 스위치는 턴-온 되고, 그리고 상기 제2 스위치, 상기 제3 스위치 및 상기 제6 스위치는 턴-오프 되는 아날로그 디지털 변환기.
  7. 제2항에 있어서,
    상기 제1 모드의 샘플링 구간에서, 상기 비교기의 출력이 로우 레벨일 때, 상기 제2 스위치, 상기 제4 스위치 및 상기 제5 스위치는 턴-온 되고, 그리고 상기 제1 스위치, 상기 제3 스위치 및 상기 제6 스위치는 턴-오프 되는 아날로그 디지털 변환기.
  8. 제2항에 있어서,
    상기 제1 모드의 샘플링 구간에서, 상기 비교기의 출력이 하이 레벨일 때, 상기 제1 스위치, 상기 제2 스위치, 상기 제4 스위치 및 상기 제5 스위치는 턴-온 되고, 그리고 상기 제3 스위치 및 상기 제6 스위치는 턴-오프 되는 아날로그 디지털 변환기.
  9. 제2항에 있어서,
    상기 제1 모드의 홀드 및 비교 구간에서, 상기 제4 스위치 및 상기 제5 스위치는 턴-온 되고, 그리고 상기 제1 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제6 스위치는 턴-온 되는 아날로그 디지털 변환기.
  10. 제2항에 있어서,
    상기 제2 모드에서, 상기 제5 스위치 및 상기 제6 스위치는 턴-온 되고, 그리고 상기 제1 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제4 스위치는 턴-오프 되는 아날로그 디지털 변환기.
  11. 제2항에 있어서,
    상기 제6 스위치는 상기 커패시터 어레이의 상기 복수의 커패시터들 및 상기 복수의 스위치들의 사이에 각각 연결되는 복수의 제1 서브 스위치들을 포함하고,
    상기 제4 스위치는 상기 복수의 커패시터들 및 공통 노드의 사이에 연결되는 복수의 제2 서브 스위치들을 포함하고, 그리고
    상기 공통 노드는 상기 제1 스위치, 상기 제2 스위치 및 상기 제3 스위치에 공통으로 연결되는 아날로그 디지털 변환기.
  12. 제1항에 있어서,
    상기 제1 모드의 리셋 구간에서, 상기 증폭기의 상기 출력은 상기 공통 전압으로 리셋되는 아날로그 디지털 변환기.
  13. 제1항에 있어서,
    상기 제1 모드의 초기화 구간에서, 상기 증폭기의 상기 출력은 상기 공통 전압보다 높은 제2 기준 전압으로 초기화되는 아날로그 디지털 변환기.
  14. 제1항에 있어서,
    상기 제1 모드의 샘플링 구간에서, 상기 증폭기의 상기 출력이 상기 공통 전압보다 높으면 상기 증폭기의 상기 출력의 전압 레벨이 감소하고, 그리고 상기 증폭기의 상기 출력이 상기 공통 전압보다 낮으면 상기 증폭기의 상기 출력의 상기 전압 레벨이 증가하는 아날로그 디지털 변환기.
  15. 제1항에 있어서,
    상기 제1 모드의 홀드 및 비교 구간에서, 상기 비교기는 상기 증폭기의 상기 출력의 전압 레벨이 상기 공통 전압보다 낮은 때에 상기 펄스 신호를 출력하는 아날로그 디지털 변환기.
  16. 제1항에 있어서,
    상기 제1 모드로부터 상기 제2 모드로 진입할 때에, 상기 출력기의 상기 출력의 전압 레벨이 상기 공통 전압보다 높으면 상기 전압 레벨이 유지되고, 그리고 상기 전압 레벨이 상기 공통 전압보다 낮으면, 상기 전압 레벨이 상승되는 아날로그 디지털 변환기.
  17. 제1항에 있어서,
    상기 제2 모드에서, 상기 축차 비교 로직은 상기 제2 기준 전압과 상기 공통 전압의 사이에서, 상기 증폭기의 상기 출력의 전압 레벨에 대해 상기 축차 비교를 수행하는 아날로그 디지털 변환기.
  18. 제1항에 있어서,
    상기 입력 전류는 뉴로모픽 프로세서의 복수의 시냅스 소자들로부터 전달되는 아날로그 디지털 변환기.
  19. 아날로그 디지털 변환기의 동작 방법에 있어서:
    입력 전류를 수신하는 단계;
    상기 입력 전류를 적분하여 적어도 두 개의 제1 비트들을 생성하고, 그리고 적분의 결과를 생성하는 단계;
    상기 적분의 결과에 대해 축차 비교를 수행하여 적어도 두 개의 제2 비트들을 생성하는 단계; 그리고
    상기 적어도 두 개의 제1 비트들을 상위 비트들로, 그리고 상기 적어도 두 개의 제2 비트들을 하위 비트들로 출력하는 단계를 포함하는 동작 방법.
  20. 제19항에 있어서,
    상기 제1 비트들을 생성하는 단계 및 상기 제2 비트들을 생성하는 단계에서, 커패시터들 및 비교기가 공유되어 사용되는 동작 방법.
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