KR20060064273A - 반도체 소자의 캐패시터 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 239000003990 capacitor Substances 0.000 title claims abstract description 24
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 43
- 150000004767 nitrides Chemical class 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 34
- 238000003860 storage Methods 0.000 claims abstract description 34
- 125000006850 spacer group Chemical group 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 238000001039 wet etching Methods 0.000 claims abstract description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 21
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Chemical Kinetics & Catalysis (AREA)
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- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 스토리지 노드 콘택이 구비된 반도체기판을 제공하는 단계; 상기 반도체기판 상에 식각정지막용 질화막과, 캡산화막용 PSG막과 TEOS막을 차례로 증착하는 단계; 상기 TEOS막 상에 스토리지 노드 콘택의 상부 부분을 노출시키는 하드마스크를 형성하는 단계; 상기 하드마스크를 이용해서 1차로 노출된 TEOS막 부분을 소정 깊이만큼 식각하는 단계; 상기 식각된 TEOS막 부분의 측벽에 질화막 스페이서를 형성하는 단계; 상기 하드마스크 및 질화막 스페이서를 이용해서 2차로 TEOS막의 잔여부분과 PSG막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀의 바닥면적을 확보하기 위하여 기판 결과물에 대해 습식식각을 수행하는 단계; 상기 하드마스크와 질화막 스페이서의 일부 및 콘택홀 바닥의 식각정지막용 질화막 부분을 식각하여 스토리지 노드 콘택을 노출시키는 단계; 및 상기 콘택홀 표면 상에 스토리지 전극과 유전막 및 플레이트 전극을 차례로 형성하는 단계;를 포함하는 것을 특징으로 한다.
Description
도 1은 종래의 캐패시터에서 보잉(bowing) 현상이 발생한 것을 보여주는 단면도.
도 2는 종래의 캐패시터에서 질화막 스페이서 형성시 스토리지 노드 콘택이 노출되지 않은 식각 불량이 발생한 단면도
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21: 반도체기판 22: 비트라인
23: 층간절연막 24: 스토리지 노드 콘택
25: 식각정지막용 질화막 26: PSG막
27: TEOS막 28: 캡산화막
30: 질화막 스페이서 32: 스토리지 전극
33: 유전막 34: 플레이트 전극
35: 캐패시터
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 보잉 현상에 의한 인접 스토리지 전극들 간의 브릿지 발생을 방지하면서, 스페이서용 질화막의 식각마진을 확보할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
디램(DRAM)과 같은 기억소자에서 캐패시터는 정보를 기억하고 판독하기 위해 일정량의 전하를 저장하는 기능을 담당한다. 이러한 기능을 갖는 캐패시터는 우선적으로 누설전류가 적은 유전막의 절연특성을 구비해야 하며, 아울러 일정한 충전용량을 확보하여야 한다.
여기서, 주지된 바와 같이, 충전용량은 전극 면적 및 유전막의 유전율에 비례하는 반면 유전막의 두께에 반비례하는 바, 충전용량을 높이기 위해서는 전극의 높이를 높이거나 전극 면적을 크게 하고, 유전율이 높은 유전막을 적용하거나, 유전막의 두께를 최소화시키는 것이 필요하다.
이를 위하여 초기에는 적층 구조의 간단한 방법을 사용하여 캐패시터를 형성하였으나, 반도체 소자의 고집적화에 따라 그에 부합하는 충분한 정전용량을 확보하기 위해 적층 구조 대신에 오목(concave) 또는 원통(cylinder) 구조를 사용하게 되었으며, 또한 전극의 높이를 높이기 위한 방법으로서 캡산화막을 이중 또는 삼중구조로 구성하게 되었다. 여기서 대표적인 이중산화막 구조로는 PSG막(또는 BPSG막)과 TEOS막의 적층막을 들 수 있다.
그러나, 캡산화막의 높이를 증가시킴에 따라, 콘택홀 형성을 위한 캡산화막의 식각시 다음과 같은 문제점이 발생하게 되었다.
도 1은 비트라인(2)과 스토리지 노드 콘택(3)이 구비된 반도체기판(1)에 식각정지막용 질화막(4)을 증착하고, 캡산화막으로서 PSG막(5)과 TEOS막(6)을 차례로 증착한 다음, 감광막으로 형성된 하드마스크(도시안됨)를 이용해서 캡산화막(7)을 식각하여 콘택홀(8)을 형성한 후의 단면도이다.
도시한 바와 같이, 캡산화막의 높이를 증가시키면 높은 에스팩트 비(aspect ratio) 때문에 콘택홀의 바닥면적을 충분히 확보할 수 없게 되며, 또한, 콘택홀의 형성시 건식식각에 사용되는 가스와 하드마스크 물질인 감광막이 반응하여, 콘택홀의 하부 측벽에 폴리머가 쌓이게 되는데, 이는 캡산화막의 높이가 증가함에 따라 더욱 현저하여 보잉(bowing) 현상(A)으로 나타나게 된다. 이때, 부분적으로 콘택홀의 폭이 넓어지기 때문에 인접 스토리지 전극 간에 브릿지가 발생할 수 있으며, 원통형(cylinder)의 캐패시터의 경우에는 보잉 현상이 나타난 캡산화막을 제거하게 되면 도전패턴, 즉 스토리지 전극이 쓰러지게 되어 브릿지가 발생할 우려가 높아진다.
한편, 최근 반도체 소자의 고집적화에 따른 디자인룰의 감소로 인해 캡산화막이 얇게 형성되는 것을 보완하기 위하여, 도 2에 도시한 바와 같이 콘택홀(18)의 측벽에 절연마진의 확보를 위한 질화막 스페이서(19)를 형성하는 공정을 도입하게 되었다.
여기서 콘택홀의 측벽에 스페이서를 형성하기 위하여, 비트라인(12)와 스토 리지 노드 콘택(13)이 구비된 반도체 기판(11) 전면 상에 증착된 캡산화막(17)을 하드마스크(도시안됨)를 이용해서 식각하여 콘택홀(18)을 형성한 다음, 기판 전면상에 스페이서용 질화막을 증착하고, 이를 에치백하게 되는데, 이때, 높은 에스팩트 비(aspect ratio)에 의한 식각불량으로 인해 콘택홀 바닥에 질화막이 잔류하게 되는 현상(B)이 발생하게 됨으로써 스토리지 노드 콘택이 노출되지 않는 문제가 발생하게 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 보잉 현상에 의하여 인접 스토리지 전극간의 브릿지가 발생되는 것을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 질화막 스페이서의 형성시 식각마진을 확보하여 스토리지 노드 콘택이 노출되지 않는 것을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 스토리지 노드 콘택이 구비된 반도체기판을 제공하는 단계; 상기 반도체기판 상에 식각정지막용 질화막과, 캡산화막용 PSG막과 TEOS막을 차례로 증착하는 단계; 상기 TEOS막 상에 스토리지 노드 콘택의 상부 부분을 노출시키는 하드마스크를 형성하는 단계; 상기 하드마스크를 이용해서 1차로 노출된 TEOS막 부분을 소정 깊이만큼 식각하는 단계; 상기 식각된 TEOS막 부분의 측벽에 질화막 스페이서를 형성하는 단계; 상기 하드마스크 및 질화막 스페이서를 이용해서 2차로 TEOS막의 잔여부분과 PSG막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀의 바닥면적을 확보하기 위하여 기판 결과물에 대해 습식식각을 수행하는 단계; 상기 하드마스크와 질화막 스페이서의 일부 및 콘택홀 바닥의 식각정지막용 질화막 부분을 식각하여 스토리지 노드 콘택을 노출시키는 단계; 및 상기 콘택홀 표면 상에 스토리지 전극과 유전막 및 플레이트 전극을 차례로 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 PSG막은 5000 내지 10000Å의 두께로 증착하며, 상기 TEOS막은 14000 내지 20000Å의 두께로 증착하는 것이 바람직하다.
상기 TEOS막의 1차 식각은 2000 내지 6000Å의 깊이만큼 식각하는 것을 특징으로 한다.
상기 질화막 스페이서는 LPCVD 방식에 따라 50 내지 100Å의 두께로 형성하는 것이 바람직하다.
상기 TEOS막 및 PSG막의 2차 식각은 CxFy가스를 사용하여 수행하는 것을 특징으로 한다.
상기 습식식각은 BOE 용액 또는 SC-1용액을 사용하여 수행하는 것이 바람직하다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 캡산화막의 상부막인 TEOS막을 소정 깊이만큼 식각하고, 식각된 부분의 측벽에만 질화막 스페이서를 형성함으로써, 보잉 현상에 의한 인접 스토리지 전극간 브릿지 발생을 방지하고, 스페이서용 질화막의 식각마진을 확보한다.
즉, 상기 보잉 현상은 캡산화막의 높이 증가로 인한 콘택홀의 식각시 발생하는 문제인데, 본 발명은 캡산화막 중 상부막인 TEOS막을 1차로 소정두께만큼 식각한 다음, 2차로 TEOS막의 잔여부분과 PSG막을 식각함으로써 보잉 현상에 의한 인접 스토리지 전극간의 브릿지 발생을 방지한다.
또한 상기 스페이서용 질화막의 식각마진의 감소는 캡산화막의 높이 증가 및 높은 에스팩트 비로 인하여 발생하는 문제인데, 본 발명은 1차로 식각한 TEOS막 부분에만 질화막을 증착한 후 이를 식각하여 질화막 스페이서를 형성함으로써 캐패시터간의 절연마진을 확보함과 동시에 콘택홀 바닥 부분의 불충분한 식각으로 스토리지 노드 콘택이 노출되지 않는 문제를 방지한다.
자세하게, 도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a을 참조하면, 반도체기판(21) 상에 공지의 공정에 따라 비트라인(22)을 형성한 다음, 그 결과물 상에 층간절연막(23)을 증착하고 이를 평탄화한 후에, 스토리지 노드 콘택 형성을 위한 콘택홀을 형성한다. 그 다음, 상기 콘택홀 내에 도전 물질을 매립하여 스토리지 노드 콘택(24)을 형성한다.
그런 다음, 상기 기판 결과물 상에 식각정지막용 질화막(25)을 형성한 후, 상기 질화막(25)상에 PSG막(또는 BPSG막)(26)과 TEOS막(27)을 차례로 증착하여 이중막으로 이루어진 캡산화막(28)을 형성한다. 이때, 상기 PSG막(26)은 5000 내지 10000Å의 두께로 증착하며, 상기 TEOS막(27)은 14000 내지 20000Å의 두께로 증착한다.
다음으로, 상기 TEOS막(27) 상에 하드마스크용 감광막을 증착한 후, 이를 노광 및 현상하여, 스토리지 노드 콘택(24)의 상부 부분을 노출시키는 하드마스크(29)를 형성한다.
도 3b를 참조하면, 상기 하드마스크(29)를 이용해서 1차로 노출된 TEOS막(27) 부분을 소정 두께만큼 식각한다. 이때, 상기 TEOS막(27)의 1차 식각은 2000 내지 6000Å의 깊이만큼을 식각하는 것이 바람직하다.
도 3c를 참조하면, 상기 식각된 TEOS막 부분에 스페이서를 형성하기 위한 질화막을 증착한다. 상기 질화막은 LPCVD 방식에 따라 50 내지 100Å의 두께로 증착하는 것이 바람직하다. 그런 다음, 상기 질화막을 에치백하여, 하드마스크(29)를 포함한 식각된 TEOS막 부분의 측벽에 질화막 스페이서(30)를 형성한다. 여기서, 본 발명은 캡산화막(28)의의 소정 두께만을 식각한 후, 스페이서용 질화막을 증착 및 에치백하여 질화막 스페이서(30)를 형성하기 때문에, 종래의 질화막 스페이서에서 발생하였던 콘택홀 하부에서의 식각불량은 일어나지 않는다.
도 3d를 참조하면, 상기 하드마스크(29) 및 질화막 스페이서(30)를 이용해서 2차로 TEOS막(27)의 잔여부분과 PSG막(26)을 식각하여 콘택홀(31)을 형성한다. 이때, 상기 TEOS막(27)의 잔여부분과 PSG막(26)의 식각은 CxFy가스를 사용하여 수행한다. 전술한 바와 같이 먼저 TEOS막의 1차 식각을 수행하여 2차로 식각되는 캡산화막의 깊이가 감소되었기 때문에, 종래의 콘택홀에서 발생하던 보잉 현상을 방지 할 수 있게 된다.
도 5e를 참조하면, 상기 콘택홀을 BOE 또는 SC-1 용액(NH4OH:4H2O2:20H
2O)을 사용하여 습식식각한다. 이 때, 상기 용액은 TEOS막(27)보다 PSG(26)막에 대한 식각속도가 크기 때문에 상기와 같은 습식식각으로 인하여 보다 넓은 바닥면적을 확보할 수 있게 된다.
도 5f를 참조하면, 상기 스토리지 노드 콘택(24) 상부의 식각정지막용 질화막 부분을 제거한다. 이때 상기 TEOS막 상에 형성된 하드마스크 및 질화막 스페이서의 일부를 동시에 제거하여 스토리지 콘택(24)를 노출시킨다.
도 5g를 참조하면, 상기 콘택홀의 표면 상에 스토리지 노드 전극(32)을 형성한 후, 유전막(33) 및 플레이트 전극(34)을 차례로 형성하여 본 발명에 따른 캐패시터(35)의 형성을 완성한다.
이상에서와 같이, 본 발명은 캐패시터를 형성함에 있어서 1차로 TEOS막을 소정두께만큼 식각하고 2차로 TEOS막의 잔여부분과 PSG막을 식각함으로써, 보잉 현상에 의하여 인접 스토리지 전극간에 브릿지가 발생되는 것을 방지할 수 있다. 또한TEOS막이 1차로 식각된 부분의 측벽에만 질화막 스페이서를 형성함으로써, 스토리지 노드 콘택의 하부가 노출되지 않는 식각불량이 발생되는 것을 방지할 수 있다. 따라서 반도체 소자의 캐패시터 자체의 신뢰성을 확보할 수 있음은 물론 반도체 소자의 신뢰성 및 제조수율을 향상시킬 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것이 아니고 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.
Claims (6)
- 스토리지 노드 콘택이 구비된 반도체기판을 제공하는 단계;상기 반도체기판 상에 식각정지막용 질화막과, 캡산화막용 PSG막과 TEOS막을 차례로 증착하는 단계;상기 TEOS막 상에 스토리지 노드 콘택의 상부 부분을 노출시키는 하드마스크를 형성하는 단계;상기 하드마스크를 이용해서 1차로 노출된 TEOS막 부분을 소정 깊이만큼 식각하는 단계;상기 식각된 TEOS막 부분의 측벽에 질화막 스페이서를 형성하는 단계;상기 하드마스크 및 질화막 스페이서를 이용해서 2차로 TEOS막의 잔여부분과 PSG막을 식각하여 콘택홀을 형성하는 단계;상기 콘택홀의 바닥면적을 확보하기 위하여 기판 결과물에 대해 습식식각을 수행하는 단계;상기 하드마스크와 질화막 스페이서의 일부 및 콘택홀 바닥의 식각정지막용 질화막 부분을 식각하여 스토리지 노드 콘택을 노출시키는 단계; 및상기 콘택홀 표면 상에 스토리지 전극과 유전막 및 플레이트 전극을 차례로 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 PSG막은 5000 내지 10000Å의 두께로 증착하며, 상기 TEOS막은 14000 내지 20000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 TEOS막의 1차 식각은 2000 내지 6000Å의 두께만큼 식각하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 질화막 스페이서는 LPCVD 방식에 따라 50 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 TEOS막 및 PSG막의 2차 식각은 CxFy가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 습식식각은 BOE 용액 또는 SC-1용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040103048A KR20060064273A (ko) | 2004-12-08 | 2004-12-08 | 반도체 소자의 캐패시터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040103048A KR20060064273A (ko) | 2004-12-08 | 2004-12-08 | 반도체 소자의 캐패시터 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060064273A true KR20060064273A (ko) | 2006-06-13 |
Family
ID=37159876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040103048A KR20060064273A (ko) | 2004-12-08 | 2004-12-08 | 반도체 소자의 캐패시터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060064273A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100924006B1 (ko) * | 2007-03-30 | 2009-10-28 | 주식회사 하이닉스반도체 | 반도체소자의 콘택홀 형성 방법 |
| US11152368B2 (en) | 2019-11-19 | 2021-10-19 | Samsung Electronics Co., Ltd. | Semiconductor device including storage node electrode having filler and method for manufacturing the same |
-
2004
- 2004-12-08 KR KR1020040103048A patent/KR20060064273A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100924006B1 (ko) * | 2007-03-30 | 2009-10-28 | 주식회사 하이닉스반도체 | 반도체소자의 콘택홀 형성 방법 |
| US7910485B2 (en) | 2007-03-30 | 2011-03-22 | Hynix Semiconductor Inc. | Method for forming contact hole using dry and wet etching processes in semiconductor device |
| US11152368B2 (en) | 2019-11-19 | 2021-10-19 | Samsung Electronics Co., Ltd. | Semiconductor device including storage node electrode having filler and method for manufacturing the same |
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