KR20060060964A - 플래시 메모리 소자의 제조방법 - Google Patents

플래시 메모리 소자의 제조방법 Download PDF

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trench
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이민규
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주식회사 하이닉스반도체
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Abstract

본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 플로팅 게이트를 CMP 공정을 이용하여 자기정합(self-align)적으로 형성하고, 플로팅 게이트의 높이를 희생 산화막의 두께 조절을 통하여 충분히 확보하므로써, 공정 마진(process margin) 및 커플링비(Coupling Ratio)를 향상시킬 수 있다.
따라서, 집적도가 높은 소자 제조가 가능하고, 소자의 동작 속도가 향상되는 효과가 있다.
플래시 메모리 소자, 공정 마진, 커플링비

Description

플래시 메모리 소자의 제조방법{Method for manufacturing Flash memory device}
도 1a 내지 도 1b는 일반적인 플래시 메모리 소자의 제조공정 단면도
도 2a 내지 도 2c는 종래 제 1예에 따른 플래시 메모리 소자의 제조공정 단면도
도 3a 내지 도 3d는 종래 제 2 예에 따른 플래시 메모리 소자의 제조공정 단면도
도 4a 내지 도 4f는 본 발명의 제 1 실시예에 따른 플래시 메모리 소자의 제조공정 단면도
도 5a 내지 도 5d는 본 발명의 제 2 실시예에 따른 플래시 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
401 : 반도체 기판 400 : 버퍼 산화막
402 : 터널링 산화막 403 : 질화막
404 : STI막 405 : 희생 산화막
406 : 트렌치 407 : 폴리실리콘막
407a : 플로팅 게이트
본 발명은 플래시 메모리 소자(flash memory device)의 제조방법에 관한 것으로, 특히 셀 축소(cell shrink)에 따른 프로세스(process) 한계를 극복하고 공정 마진(margin)을 향상시킬 수 있으며, 커플링비(coupling)를 향상시킬 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리 소자(Flash memory device)는 플로팅 게이트(floating gate)에 전자(electron)를 FN 터널링(Fowler-Nordheim tunneling)을 통해 주입하거나 빼냄으로써 필요한 데이터를 저장(program)하거나 소거(Erase)하여 정보를 기록한다. 그리고, 상기 플로팅 게이트로의 데이터 저장 및 소거 동작을 제어하기 위해서 컨트롤 게이트(control gate)를 플로팅 게이트와 오버랩하여 구성한다.
플래시 메모리 소자의 프로그램 효율은 컨트롤 게이트에 인가된 전압에 대한 플로팅 게이트의 유도 전압비 즉, 커플링비(Coupling Ratio)가 클수록 높아지는데, 상기 커플링비를 높이기 위해서는 플로팅 게이트와 컨트롤 게이트간 오버랩 면적을 늘려야 한다.
도 1a 내지 도 1c는 일반적인 플래시 메모리 소자의 제조공정을 나타낸 도면이다.
먼저, 도 1a에 도시되어 있는 바와 같이 웰 공정(도시하지 않음) 및 문턱전압 이온 주입 공정(도시하지 않음)이 완료된 반도체 기판(101)상에 버퍼 산화막(100)과 질화막(103)을 차례로 형성하고, 상기 질화막(103)과 버퍼 산화막(100)과 반도체 기판(101)을 선택적으로 제거하여 트렌치(도시하지 하지 않음)를 형성한 다음, 상기 트렌치에 HDP 산화막을 매립하여 소자 분리를 위한 STI(Shallow Trench Isolation)막(104)을 형성한다.
그리고, 도 1b에 도시하는 바와 같이 상기 질화막(103)과 버퍼 산화막(100)을 제거하여 반도체 기판(101)을 노출시킨 다음, 노출된 반도체 기판(101)상에 터널링 산화막(102)을 형성한다. 이어, 상기 STI막(104)을 포함한 반도체 기판(101) 전면에 폴리실리콘막(105)을 형성한다.
그런 후, 전면에 포토레지스트(PR)를 도포하고 노광 및 현상 공정으로 선택적으로 패터닝한다.
그러고 나서, 도 1c에 도시하는 바와 같이 상기 패터닝된 포토레지스트(PR)를 마스크로 상기 폴리실리콘막(105)을 선택적으로 제거하여 플로팅 게이트(105a)를 형성한다.
이후, 도면에는 도시하지 않았지만 플로팅 게이트(105a)상에 게이트간 절연막과 컨트롤 게이트를 형성하여 플래시 메모리 소자를 완성한다.
전술한 플래시 메모리 소자의 제조방법에서는 포토레지스트(PR)를 마스크로 플로팅 게이트를 형성하기 때문에 포토레지스트의 해상력 한계치 이하의 사이즈로 플로팅 게이트를 형성하는 것이 불가능하였다.
이러한 문제점을 극복하기 위하여 셀프 얼라인(Self align) 공정을 이용하여 방법, 하드 마스크 스페이서(hard mask spacer)를 이용하는 방법이 제안된 바 있다.
도 2a 내지 도 2c는 셀프 얼라인 공정을 이용한 종래 제 1 실시예에 따른 플래시 메모리 소자의 제조공정 단면도이다.
종래 제 1 실시예에 따른 플래시 메모리 소자의 제조 방법은 먼저, 도 2a에 도시하는 바와 같이, 웰 공정(도시하지 않음) 및 문턱전압 이온 주입 공정(도시하지 않음)이 완료된 반도체 기판(201)상에 버퍼(Buffer) 산화막(200)을 형성하고, 커플링비를 확보하기 위하여 상기 버퍼 산화막(200)상에 충분히 두꺼운 두께로 질화막(203)을 형성한다.
이어, 상기 질화막(203)과 버퍼 산화막(200)과 반도체 기판(201)을 선택적으로 제거하여 트렌치(도시하지 하지 않음)를 형성하고, 상기 트렌치에 HDP 산화막을 매립하여 소자 분리를 위한 STI(Shallow Trench Isolation)막(204)을 형성한다.
그런 다음, 도 2b에 도시하는 바와 같이 상기 질화막(203)과 버퍼 산화막(200)을 제거하여 반도체 기판(201)을 노출시키고 노출된 반도체 기판(201)상에 터널링 산화막(202)을 형성한다. 상기 질화막(203)이 제거된 부분에는 질화막(203)의 두께에 해당되는 깊이를 갖는 트렌치(도시하지 않음)가 형성되게 된다.
이어, 상기 트렌치를 포함한 전면에 트렌치가 완전히 매립될 수 있도록 제 1, 제 2 폴리실리콘막(205)(206)을 차례로 증착하고, CMP 공정을 실시하여 상기 트렌치 내부에 플로팅 게이트(207)를 형성한다.
상기 트렌치 깊이는 질화막(203)의 두께에 해당되는 것으로, 커플링비 향상을 위해 플로팅 게이트(207)의 높이를 높이기 위해서 상기 질화막(203)을 두껍게 형성해야 한다.
그 후, 도 2c에 도시하는 바와 같이, 습식 식각 공정으로 상기 STI막(204)의 상부를 일정 두께 제거하여 상기 플로팅 게이트(207)의 측면을 노출시킨다.
이후, 도면에는 도시하지 않았지만 플로팅 게이트(207)상에 게이트간 절연막과 컨트롤 게이트를 형성하여 종래 제 1 실시예에 따른 플래시 메모리 소자를 완성한다.
상기 종래 제 1 실시예에서는 커플링비 향상을 위해서는 질화막(203)을 두껍게 형성해야 하는데, 질화막(203)의 두께가 두꺼워지게 되면 소자 분리를 위한 트렌치의 깊이도 깊어지게 된다. 그러나, 트렌치를 메우는 HDP 산화막 갭 필(Gap fill) 공정이 한계를 가짐에 따라서 질화막(203)의 두께가 제한되어 커플링비를 충분히 향상시키기 어렵다.
도 3a 내지 도 3d는 하드 마스크 스페이서(hard mask spacer)를 이용한 종래 제 2 실시예에 따른 플래시 메모리 소자의 제조공정 단면도이다.
종래 제 2 실시예에 따른 플래시 메모리 소자의 제조 방법은 먼저, 도 3a에 도시하는 바와 같이, 웰 공정(도시하지 않음) 및 문턱전압 이온 주입 공정(도시하지 않음)이 완료된 반도체 기판(301)상에 버퍼 산화막(300)과 질화막(303)을 차례로 형성한다. 이어, 상기 질화막(303)과 버퍼 산화막(300)과 반도체 기판(301)을 선택적으로 제거하여 트렌치(도시하지 하지 않음)를 형성하고, 상기 트렌치에 HDP 산화막을 매립하여 소자 분리를 위한 STI(Shallow Trench Isolation)막(304)을 형성한다.
그런 다음, 도 3b에 도시하는 바와 같이 상기 질화막(303)과 버퍼 산화막(300)을 제거하여 반도체 기판(301)을 노출시키고 노출된 반도체 기판(301)상에 상기 터널링 산화막(302)을 형성한 다음, 전면에 폴리실리콘막(305)과 하드 마스크막(306)을 차례로 형성한다.
이어서, 상기 하드 마스크막(306)상에 포토레지스트(PR)를 도포한 후 노광 및 현상 공정으로 상기 포토레지스트(PR)를 선택적으로 패터닝하다.
그리고, 도 3c에 도시하는 바와 같이 상기 패터닝된 포토레지스트(PR)를 마스크로 상기 하드 마스크막(306)을 식각하여 하드 마스크막 패턴(306a)을 형성하고, 상기 포토레지스트(PR)를 제거한 다음 전면에 절연막을 증착하고 에치백하여 상기 하드 마스크막 패턴(306a) 양측면에 스페이서(307)를 형성한다.
그 후, 도 3d에 도시하는 바와 같이, 상기 하드 마스크 패턴(306a) 및 그 양측의 스페이서(307)를 마스크로 폴리실리콘막(305)을 식각하여 플로팅 게이트(305a)를 형성한다.
이후, 도면에는 도시하지 않았지만 플로팅 게이트(305a)상에 게이트간 절연막과 컨트롤 게이트를 형성하여 종래 제 2 실시예에 따른 플래시 메모리 소자를 완성한다.
전술한 종래 제 2 실시예에서는 하드 마스크막 형성 공정 및 스페이서 형성을 위한 절연막 증착 공정, 스페이서 에치백 공정 등을 실시해야 하는 등 공정이 매우 복잡하다.
따라서, 본 발명은 상술한 종래기술의 문제점을 해결하기 위하여 안출한 것으로, 플래시 메모리 소자의 공정 마진을 향상시키는데 그 목적이 있다.
또한, 본 발명은 공정 마진을 향상시켜 고집적 소자 제조가 가능하도록 하는데 다른 목적이 있다.
또한, 본 발명은 플래시 메모리 소자의 커플링비를 향상시키어 소자동작 속도를 향상시키는데 또 다른 목적이 있다.
본 발명의 실시예에 따른 플래시 메모리 소자의 제조방법은 버퍼 산화막과 질화막이 적층되어 있는 반도체 기판에 제 1 트렌치를 형성하고 상기 제 1 트렌치 내에 소자분리막을 형성하는 단계와, 상기 반도체 기판상에 희생 산화막을 형성하고 희생 산화막을 선택적으로 제거하는 단계와, 상기 선택적으로 제거된 희생 산화막을 마스크로 상기 질화막과 버퍼 산화막을 제거하여 반도체 기판을 노출하는 제 2 트렌치를 형성하는 단계와, 상기 노출된 반도체 기판상에 터널링 산화막을 형성하고 상기 제 2 트렌치를 포함한 전면에 폴리실리콘막을 형성하는 단계와, 상기 희생 산화막이 노출될 때까지 상기 폴리실리콘막을 CMP(Chemical Mechanical Polishing)하여 자기정합적으로 플로팅 게이트를 형성하는 단계와, 상기 희생 산화 막을 제거하는 단계를 포함한다.
바람직하게, 상기 희생 산화막을 TEOS(Tetra Ethyl Ortho Silicate) 산화막, HDP(High Density Plasma) 산화막, MTO(Middle Temperature Oxide), HTO(High Temperature Oxide) 중 어느 하나로 형성하는 것을 특징으로 한다.
바람직하게, 상기 희생 산화막을 300 내지 2000Å의 두께로 형성하는 것을 특징으로 한다.
바람직하게, 상기 플로팅 게이트의 높이는 500 내지 2000Å인 것을 특징으로 한다.
바람직하게 상기 희생 산화막을 선택적으로 제거하는 단계에서 건식 식각 공정을 이용하는 것을 특징으로 한다.
바람직하게 상기 희생 산화막을 선택적으로 제거하는 단계에서 습식 식각 공정을 이용하는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 플래시 메모리 소자의 제조방법은 터널링 산화막과 제 1 폴리실리콘막과 질화막이 적층되어 있는 반도체 기판에 제 1 트렌치를 형성하고 상기 제 1 트렌치 내에 소자분리막을 형성하는 단계와, 전면에 희생 산화막을 형성하고 희생 산화막을 선택적으로 제거하는 단계와, 상기 선택적으로 제거된 희생 산화막을 마스크로 상기 질화막을 제거하여 상기 제 1 폴리실리콘막을 노출하는 제 2 트렌치를 형성하는 단계와, 상기 제 2 트렌치를 포함한 전면에 제 2 폴리실리콘막을 형성하는 단계와, 상기 희생 산화막이 노출될 때까지 상기 제 2 폴리실리콘막을 CMP(Chemical Mechanical Polishing)하여 자기정합적으로 플로팅 게 이트를 형성하는 단계와, 상기 희생 산화막을 제거하는 단계를 포함한다.
바람직하게, 상기 희생 산화막을 TEOS(Tetra Ethyl Ortho Silicate) 산화막, HDP(High Density Plasma) 산화막, MTO(Middle Temperature Oxide), HTO(High Temperature Oxide) 중 어느 하나로 형성하는 것을 특징으로 한다.
바람직하게, 상기 희생 산화막을 300 내지 2000Å의 두께로 형성하는 것을 특징으로 한다.
바람직하게, 상기 플로팅 게이트의 높이는 500 내지 2000Å인 것을 특징으로 한다.
바람직하게, 상기 희생 산화막을 선택적으로 제거하는 단계에서 습식 식각 공정을 이용하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 4a 내지 도 4f는 본 발명의 제 1 실시예에 따른 플래시 메모리 소자의 제조공정 단면도이다.
본 발명의 제 1 실시예에 따른 플래시 메모리 소자 제조 공정은 먼저, 도 4a에 도시하는 바와 같이, 웰 공정(도시하지 않음) 및 문턱전압 이온 주입 공정(도시 하지 않음)이 완료된 반도체 기판(401)상에 버퍼 산화막(400)과 질화막(403)을 차례로 형성한다. 이어, 상기 질화막(403)과 버퍼 산화막(400)과 반도체 기판(401)을 선택적으로 제거하여 트렌치(도시하지 하지 않음)를 형성하고, 상기 트렌치에 HDP 산화막을 매립하여 소자 분리를 위한 STI(Shallow Trench Isolation)막(404)을 형성한다.
그리고, 도 4b에 도시하는 바와 같이 상기 STI막(404)을 포함하는 반도체 기판(401)의 전면에 희생 산화막(405)을 형성하고, 상기 희생 산화막(405)상에 포토레지스트(PR)를 도포한 다음 노광 및 현상 공정으로 상기 포토레지스트(PR)를 패터닝한다.
여기서, 상기 희생 산화막(405)은 TEOS(Tetra Ethyl Ortho Silicate) 산화막, HDP(High Density Plasma) 산화막, MTO(Middle Temperature Oxide), HTO(High Temperature Oxide) 중 어느 하나를 300 내지 2000Å의 두께로 증착하여 형성한다.
그러고 나서, 도 4c에 도시하는 바와 같이 상기 패터닝된 포토레지스트(PR)를 마스크로 상기 희생 산화막(405)을 식각한 다음 상기 포토레지스트(PR)를 제거한다.
상기 희생 산화막(405)의 식각 공정은 건식 식각 또는 습식 식각 중 어느 하나를 사용한다.
제시된 도면은 건식 식각 공정을 사용한 경우를 나타낸 것으로, 이방성 식각의 작용으로 희생 산화막(405)의 측면은 수직한 프로파일을 보이고 있다.
한편, 도시하지는 않았지만 습식 식각 공정을 사용할 경우에는 습식 식각 용액의 침투로 인하여 포토레지스트(PR)에 의해 마스킹된 희생 산화막(405)의 탑 에지 부분도 함께 제거되어 희생 산화막(405)의 측면은 라운드한 프로파일을 보이게 된다.
이어, 상기 희생 산화막(405)의 식각으로 드러나는 질화막(403)과 그 아래의 버퍼 산화막(400)을 제거하여 반도체 기판(401)을 노출시키고, 노출된 반도체 기판(401)상에 터널링 산화막(402)을 형성한다.
이상의 공정으로 희생 산화막(405), 질화막(403), 버퍼 산화막(400)이 제거됨에 따라서, 이웃하는 STI막(404) 사이에는 트렌치(406)가 형성되게 된다.
이어서, 도 4d에 도시하는 바와 같이 상기 트렌치(406)가 매립되도록 상기 반도체 기판(401)의 전면에 폴리실리콘막(407)을 증착하고, 도 4e에 도시하는 바와 같이 상기 희생 산화막(405)을 타겟으로 CMP 공정을 진행하여 상기 트렌치(406)내에 자기정합적으로 플로팅 게이트(407a)를 형성한다.
상기 플로팅 게이트(407a)의 높이는 500 내지 2000Å가 되도록 한다.
그리고, 도 4f에 도시하는 바와 같이 상기 희생 산화막(405)을 제거한다.
이후, 도면에는 도시하지 않았지만 플로팅 게이트(407a)상에 게이트간 절연막과 컨트롤 게이트를 형성하여 본 발명의 제 1 실시예에 따른 플래시 메모리 소자를 완성한다.
도 5a 내지 도 5e는 본 발명의 제 2 실시예에 따른 플래시 메모리 소자의 제조공정 단면도이다.
본 발명의 제 2 실시예에 따른 플래시 메모리 소자 제조 공정은 먼저, 도 5a 에 도시하는 바와 같이, 웰 공정(도시하지 않음) 및 문턱전압 이온 주입 공정(도시하지 않음)이 완료된 반도체 기판(501)상에 터널링 산화막(502)과 제 1 폴리실리콘막(503)과 질화막(504)을 차례로 형성한다. 이어, 상기 질화막(504), 제 1 폴리실리콘막(503), 터널링 산화막(502), 반도체 기판(501)을 선택적으로 제거하여 트렌치(도시하지 하지 않음)를 형성하고, 상기 트렌치에 HDP 산화막을 매립하여 소자 분리를 위한 STI(Shallow Trench Isolation)막(505)을 형성한다.
이어, 상기 STI막(505)을 포함하는 반도체 기판(501)의 전면에 희생 산화막(506)을 형성하고, 상기 희생 산화막(506)상에 포토레지스트(PR)를 도포한 다음 노광 및 현상 공정으로 상기 포토레지스트(PR)를 패터닝한다.
이때, 상기 희생 산화막(506)은 TEOS(Tetra Ethyl Ortho Silicate) 산화막, HDP(High Density Plasma) 산화막, MTO(Middle Temperature Oxide), HTO(High Temperature Oxide) 중 어느 하나를 300 내지 2000Å의 두께로 증착하여 형성한다.
그러고 나서, 도 5b에 도시하는 바와 같이 상기 패터닝된 포토레지스트(PR)를 마스크로 하여 상기 희생 산화막(506)을 습식 식각한 다음, 상기 질화막(504)을 제거하여 상기 제 1 폴리실리콘막(503)을 노출하는 트렌치(507)를 형성한다.
이어, 도 5c에 도시하는 바와 같이 상기 트렌치(507)가 매립되도록 전면에 제 2 폴리실리콘막(508)을 형성하고 도 5d에 도시하는 바와 같이, 상기 희생 산화막(506)을 타겟으로 CMP 공정을 진행하여 상기 트렌치(507)내에 자기정합적으로 플로팅 게이트(509)를 형성한다.
이로써, 제 1 폴리실리콘막(503)과 제 2 폴리실리콘막(508)으로 구성되는 플 로팅 게이트(509)가 완성된다.
상기 플로팅 게이트(509)의 높이는 500 내지 2000Å가 되도록 한다.
그리고, 도 5e에 도시하는 바와 같이 상기 희생 산화막(506)을 제거한다.
이후, 도면에는 도시하지 않았지만 플로팅 게이트(509)상에 게이트간 절연막과 컨트롤 게이트를 형성하여 본 발명의 제 2 실시예에 따른 플래시 메모리 소자를 완성한다.
상술한 바와 같이, 본 발명은 플로팅 게이트를 CMP 공정을 이용하여 자기정합(self-align)적으로 형성하고, 플로팅 게이트의 높이를 희생 산화막의 두께 조절을 통하여 충분히 확보하므로써, 공정 마진(process margin) 및 커플링비(Coupling Ratio)를 향상시킬 수 있다.
따라서, 집적도가 높은 소자 제조가 가능하고, 소자의 동작 속도가 향상되는 효과가 있다.

Claims (11)

  1. (a) 버퍼 산화막과 질화막이 적층되어 있는 반도체 기판에 제 1 트렌치를 형성하고 상기 제 1 트렌치 내에 소자분리막을 형성하는 단계;
    (b) 상기 반도체 기판상에 희생 산화막을 형성하고 희생 산화막을 선택적으로 제거하는 단계;
    (c) 상기 선택적으로 제거된 희생 산화막을 마스크로 상기 질화막과 버퍼 산화막을 제거하여 반도체 기판을 노출하는 제 2 트렌치를 형성하는 단계;
    (d) 상기 노출된 반도체 기판상에 터널링 산화막을 형성하고 상기 제 2 트렌치를 포함한 전면에 폴리실리콘막을 형성하는 단계;
    (e) 상기 희생 산화막이 노출될 때까지 상기 폴리실리콘막을 CMP(Chemical Mechanical Polishing)하여 자기정합적으로 플로팅 게이트를 형성하는 단계; 및
    (f) 상기 희생 산화막을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 희생 산화막을 TEOS(Tetra Ethyl Ortho Silicate) 산화막, HDP(High Density Plasma) 산화막, MTO(Middle Temperature Oxide), HTO(High Temperature Oxide) 중 어느 하나로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방 법.
  3. 제 1항에 있어서,
    상기 희생 산화막을 300 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 플로팅 게이트의 높이는 500 내지 2000Å인 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 (b) 단계에서 상기 희생 산화막을 건식 식각 공정을 이용하여 제거하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  6. 제 1항에 있어서,
    상기 (b) 단계에서 상기 희생 산화막을 습식 식각 공정을 이용하여 제거하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  7. (a) 터널링 산화막과 제 1 폴리실리콘막과 질화막이 적층되어 있는 반도체 기판에 제 1 트렌치를 형성하고 상기 제 1 트렌치 내에 소자분리막을 형성하는 단계;
    (b) 전면에 희생 산화막을 형성하고 희생 산화막을 선택적으로 제거하는 단계;
    (c) 상기 선택적으로 제거된 희생 산화막을 마스크로 상기 질화막을 제거하여 상기 제 1 폴리실리콘막을 노출하는 제 2 트렌치를 형성하는 단계;
    (d) 상기 제 2 트렌치를 포함한 전면에 제 2 폴리실리콘막을 형성하는 단계;
    (e) 상기 희생 산화막이 노출될 때까지 상기 제 2 폴리실리콘막을 CMP(Chemical Mechanical Polishing)하여 자기정합적으로 플로팅 게이트를 형성하는 단계; 및
    (f) 상기 희생 산화막을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  8. 제 7항에 있어서,
    상기 희생 산화막을 TEOS(Tetra Ethyl Ortho Silicate) 산화막, HDP(High Density Plasma) 산화막, MTO(Middle Temperature Oxide), HTO(High Temperature Oxide) 중 어느 하나로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  9. 제 7항에 있어서,
    상기 희생 산화막을 300 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  10. 제 7항에 있어서,
    상기 플로팅 게이트의 높이는 500 내지 2000Å인 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  11. 제 7항에 있어서,
    상기 (b) 단계에서 상기 희생 산화막을 습식 식각 공정을 이용하여 제거하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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