KR20060050833A - 저항값의 항으로 변화될 수 있는 활성 고체 전해 물질에기초한 메모리 셀들을 갖는 메모리 구성요소(ｃｂｒａｍ)및 그 제조 방법 - Google Patents

저항값의 항으로 변화될 수 있는 활성 고체 전해 물질에기초한 메모리 셀들을 갖는 메모리 구성요소(ｃｂｒａｍ)및 그 제조 방법 Download PDF

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Abstract

본 발명은, 저항값의 항으로 변화될 수 있고, 저부 전극(BE)과 최상부 전극(TE) 사이에 임베드되며, 상기 전극들 사이에 적절한 전기장을 인가함으로써 그와 비교되는 낮은 저항을 갖는 온 상태와 높은 저항을 갖는 오프 상태 사이에서 스위칭될 수 있는 활성 고체 전해 물질(13)에 기초한 메모리 셀(1)들을 갖는 메모리 구성요소(CBRAM) 및 그 유익한 제조 방법에 관한 것으로, 상기 메모리 구성요소는 저항 물질(10)이 상기 전극(BE, TE)들간의 활성 고체 전해 물질(13)과 병렬로 임베드된다는 사실을 특징으로 한다.

Description

저항값의 항으로 변화될 수 있는 활성 고체 전해 물질에 기초한 메모리 셀들을 갖는 메모리 구성요소(ＣＢＲＡＭ) 및 그 제조 방법{Memory component(ＣＢＲＡＭ) having memory cells based on an active solid electrolyte material which can be changed in terms of its resistance value, and fabrication method therefor}
이하, 첨부한 도면을 참조하여, 본 발명의 유익한 특징들을 보다 상세히 서술한다. 보다 상세하게는,
도 1a 내지 도 1g는, 나노다공성 알루미늄 산화물 층(nanoporous aluminum oxide layer)이 포지티브 마스크(positive mask)로서 사용되는, 본 발명에 따른 CBRAM 메모리 구성요소의 제조 방법의 예시적인 제 1 실시예의 개개의 공정 단계들을 설명하는 개략적인 단면도들을 도시하고;
도 2a 내지 도 2g는, 나노다공성 알루미늄 산화물 층이 네거티브 마스크(negative mask)로서 사용되는, 본 발명에 따른 CBRAM 메모리 구성요소의 제조 방법의 예시적인 제 2 실시예의 개개의 공정 단계들을 설명하는 개략적인 단면도들을 도시하며;
도 3a 내지 도 3g는, 나노다공성 알루미늄 산화물 층의 형태로 된 네거티브 마스크가 CMP 단계와 연계하여 사용되는, 본 발명에 따른 제조 방법의 예시적인 제 3 실시예의 개개의 공정 단계들을 설명하는 개략적 단면도들을 도시하고; 및
도 4는 예시적인 제 1 실시예 내지 제 3 실시예에 따른 제조 방법들 중 하나에 의해 제조될 수 있는 본 발명에 따른 CBRAM 메모리 구성요소의 단면도를 도시한다.
참조 부호들의 목록
1 CBRAM 메모리 셀
10 저항 물질 및 그 저항 물질의 층
11 알루미늄 층
12 알루미늄 산화물 층
13 활성 고체 전해 물질 및 그 활성 고체 전해 물질의 층
14 나노세공(nanopore)들
131, 132, 133 활성 고체 전해 물질(13)의 나노기둥(nanopillar)들
101, 102, 103 저항 물질(10)의 나노기둥들
15 절연 유전체
BE 저부 전극
SUB 기판
TE 최상부 전극
본 발명은, 저항값의 항으로 변화될 수 있고, 저부 전극과 최상부 전극 사이에 임베드(embed)되며, 상기 전극들 사이에 적절한 전기장을 인가함으로써 그와 비교되는 낮은 저항을 갖는 온 상태(on state)와 높은 저항을 갖는 오프 상태(off state) 사이에서 스위칭(switch)될 수 있는 활성 고체 전해 물질에 기초한 메모리 셀들을 갖는 메모리 구성요소(CBRAM) 및 그 유익한 제조 방법에 관한 것이다.
현재, 전기 저항을 스위칭(switching)하는 원리에 기초한 다양한 반도체 메모리 기술들이 집중적으로 연구되고 있다. 또한, 고체 전해 물질에 기초한 한가지 기대되는 개념은, PMC(Programmable Metallization Cell) 또는 CBRAM(Conductive Bridging Ramdom Access Memory)로서 문헌에 공지되어 있다(참조: M. N. Kozicki, M. Yun, L. Hilt, A. Singh, Applications of programmable resistance changes in metal-doped chalcogenides, Electrochemical Society Proc., Vol. 99-13 (1999년) 298; R. Neale, Micron to look again at non-volatile amorphous memory, Electron Engineering Design (2002년); B. Prince, Emerging Memories - Technologies and Trends, Kluwer Academic Publishers (2002년); R. Symanczyk 외, Electrical Characterization of Solid State Ionic Memory Elements, Proceedings Non-Volatile Memory Technology Symposium (2003년) 17-1).
기능적 원리(functional principle)는, 적절한 전기장들의 인가시, 고-저항 고체 전해 물질내의 저-저항 채널의 형성 및 소거(clearing)를 이용한다. 따라서, 고-저항 상태와 저-저항 상태간의 저항성 스위칭(resitive switching)이 가능하다. 2개의 저항 값들에는 각각 로직 상태(logic state)가 할당될 수 있다.
상기 언급된 CBRAM 메모리 셀들의 경우, 프로그램되지 않은 상태에서의 고체 전해 물질의 매우 높은 저항 상태로 인해, 오프 저항(off resistance) 대 온 저항(on resistance)의 매우 높은 비(ratio)가 달성된다. 통상적인 값들은 R(오프)/R(온) > 106 주어진 R(오프)(106 given R(off)) >1010Ω 및 활성 셀 영역(active cell area) < 1㎛2이다. 이와 동시에, 이 기술은 삭제 연산(erese operation)을 초기화하는 100mV 미만의 낮은 스위칭 전압과 기록 연산(write operation)을 위한 300mV 미만의 낮은 스위칭 전압에 의해 특성화된다.
하지만, 평가 및 구동 로직(evaluation and drive logic)을 이용하여 셀 어레이를 실현하는 경우, 높은 저항 값들은:
- 방해 전압(intererence voltage)들에 대한 민감성(sensitivity);
- 통상적인 감지 증폭기(sense amplifier)내의 큰 피드백 저항, 및 CMOS 기술에서 구현되는 경우, 그에 따른 높은 영역 요건(high area requirment); 및
- 높은 RC 시정수들(high RC time constants)과 같은 여러가지 단점들과 연관된다.
극히 높은 R(오프)을 갖는 셀의 방해 감응성(interference susceptibility)이 특히 중요하다. 심지어는, 스위칭-오프된 전계 효과 트랜지스터(switched-off field effect transistor)의 저항이 1010Ω의 영역내에 있기 때문에, 이러한 트랜지스터와 고-저항 CBRAM 메모리 셀간의 회로 노드(circuit node)가 실제적으로 완전히 격리(isolate)되며, 따라서 용량성 커플링(capacitive coupling in)의 인스턴스 (instance)들에 대해 매우 민감하다. 더욱이, 극히 낮은 누설 전류들은 심지어 방해 전압들의 형성을 유발시킨다. 두가지 효과들은 CBRAM 셀의 바람직하지 않은 프로그래밍을 초래할 수도 있다.
더욱이, 상기 셀들은, 서비스 수명에 걸쳐, 특히 내구성 테스트와 같은 스트레스 조건들(stress condition) 하에서 오프 상태의 저하를 나타낸다. 이 저하는 오프 저항의 감소를 나타내며, 메모리 어레이내에서 또한 그 구성요소의 작동 기간에 걸쳐 셀 특성값들의 바람직하지 않은 비균질성(inhomogeneity)을 의미한다.
예컨대, MRAM 또는 PCRAM 메모리들과 같이, 저항값의 항으로 스위칭될 수 있는 또 다른 메모리 개념들이 존재한다. 이들 개념의 경우, 오프/온 저항 비 및 스위치-오프 저항은 CBRAM에 비해 상당히 낮다. 본 명세서에 서술된 문제 영역은, 이들 다른 메모리 개념들에서는 이러한 형태로 생기지 않는다. MRAM에서는 최대 70%의 오프/온 저항 비가 달성되며, PCRAM에서는 그 값들이 통상적으로 1MΩ 미만의 R(오프)를 갖는 103 미만의 영역내에 존재한다.
그러므로, 본 발명의 목적은, 방해에 대한 셀들의 감응성 및 용량성 커플링의 인스턴스에 대한 민감성이 감소되고, 이전에 서술된 셀 노화 효과(cell ageing effect)가 억제되어, 그 효과가 더이상 외부적으로 측정될 수 없도록, 도입부에 언급된 형태의 메모리 구성요소를 가능하게 하는 것이다. 또 다른 목적은, 이러한 CBRAM 메모리 구성요소를 제조하는 방법을 제공하는데 있다. 이들 목적들은 청구항 들에 따라 달성된다.
본 발명에 따른 메모리 구성요소의 경우, 셀들의 오프 저항은 레이아웃(layout) 및 제조 방법에 의해 정의된다. 이는 활성층에 대한 병렬 저항에 의해 달성된다. 따라서, 오프 저항 및 오프/온 저항 비는 더이상 활성 고체 전해 물질 층의 물성들(material properties)에 의해서만 결정되는 것이 아니며, 그 보다는 평가 로직(evaluation logic) 및 원하는 적용예의 요건들에 대해 순응(adapt)될 수 있다. 셀의 높은 오프 저항으로 인해 생기는 상기 언급된 단점들이 제거된다. 더욱이, 고체 전해 물질의 노화 효과가 더이상 외부적으로 측정될 수 없는 방식으로, 셀들의 오프 저항이 설정될 수 있다. 제조시, 셀의 오프 저항이 예컨대 107Ω의 값으로 설정되는 경우, 1010Ω 내지 108Ω의 활성 고체 전해 물질의 저항의 저하들은 회로 및 작동에 대해 무시될 수 있으며, 또한 일정한 것으로 간주되어야 한다.
본 발명의 핵심은, 메모리 어레이의 각각의 셀에 대해 활성층들과 병렬로 있는 저항의 구현이다. 적절한 공정 제어 및 재료 선택을 통해, 이 추가의 병렬 저항은 활성 고체 전해 물질의 온 저항 및 오프 저항 사이에 있는 저항 값으로 설정된다. 그러므로, 외부적으로, 셀의 온 저항은 활성 물질내의 채널 형성에 의해 정의되며, 오프 저항은 레이아웃 또는 병렬 저항에 의해 정의된다.
더욱이, 본 발명은, 상기 목적의 두번째 부분을 달성하는 제조 방법을 제공하며, 본 발명에 따른 개념을 실현하는데 적절하다. 이 제조 방법은, 알루미늄의 양극 산화(anodic oxidation)에 의한 자기-패터닝 마스크 공정(self-patterning mask process)에 기초한다. 이 산화는 수 나노미터 범위의 육각형의 조밀한 격자(hexagonal dense lattice)의 형성을 유도한다. 예시적인 실시예에 따라서, 구조체를 지지하기 위해 또는 형성된 나노세공들의 충전(filling)을 위해 적절한 저항률(resistivity)을 갖는 저항 물질이 선택되며, 이에 따라 원하는 병렬 저항을 생성하게 된다.
도 4를 참조하면, 본 발명에 따른 CBRAM 메모리 구성요소는, 저항값의 항으로 변화될 수 있고, 저부 전극(BE; Bottom Electrode)과 최상부 전극(TE; Top Electrode) 사이에 임베드되며, 상기 전극(BE, TE)들 사이에 적절한 전기장을 인가함으로써 그와 비교되는 낮은 저항을 갖는 온 상태와 높은 저항을 갖는 오프 상태 사이에서 스위칭될 수 있는 활성 고체 전해 물질(13 또는 131, 132, 133)에 기초한 메모리 셀(1)들을 가지며, 저항 물질(10 또는 101, 102, 103)이 상기 전극(BE, TE)들간의 활성 CBRAM 영역내의 고체 전해 물질(13, 131, 132, 133)과 병렬로 임베드된다는 사실을 특징으로 한다. 양 옆에는, 인접한 셀들의 절연을 위해서, 유전층(15) 안으로의 층 스택(layer stack)의 임베딩에 의해 메모리 셀(1)이 패터닝된다.
본 발명에 따라 제안된 방법(measure)들은, 저항 물질의 저항값이 바람직하게는 온 상태에서의 활성 고체 전해 물질의 저항값과 오프 상태에서의 활성 고체 전해 물질의 저항값 사이에 있는 값으로 설정되도록, 정밀하게(to be precise) 조정될 수 있다는 것을 의미한다. 저항 물질의 저항값이 그 저항률(resistivity)의 선택을 통해 설정될 수 있다는 것을 쉽게 이해할 수 있는 한편, 본 발명의 경우, 저항 물질의 저항값은 저항 물질 층의 적절한 레이아웃에 의해 및/또는 전극들 사이의 고체 전해 물질의 적절한 레이아웃에 의해 추가적으로 설정된다.
하기에 서술되는 본 발명에 따른 제조 방법의 바람직하고 예시적인 3개의 실시예들은, 전극들 사이의 저항 물질 및 고체 전해 물질 층을 패터닝하기 위해서, 포지티브 마스크로서 또는 네거티브 마스크로서 기능하는 나노세공들을 갖는 알루미늄 산화물 층을 이용한다. 적절한 전해질들(예컨대, 옥살산, 황산)에서의 알루미늄 층의 양극 산화는, 층 두께 및 에칭 조건들, 예컨대 에칭 시간, 전압, 화학 농도의 선택에 따라, 4nm 미만의 직경들을 갖는 세공들이 균질(homogeneous)하고 육각형적으로 조밀한 구성(hexagonally dense arrangement)들이 되게 한다(참조: H. Masuda 및 K. Fukuda, Ordered Metal Nanohole Arrays Made by a Two-Step Replication of Honeycomb Structures of Anodic Alumina, Science 268, 1995년; K. Liu 외, Fabrication and thermal stability of arrays of Fe nanodots, Appl. Phys. Lett. 81, 2002년). 이 구성은 활성 물질과 병렬 저항용 물질의 증착을 위한 마스크로서 기능하며; 정밀하게는, 공정 제어에 따라, 포지티브 마스크를 이용하는 방법과 네거티브 마스크를 이용하는 방법간의 구별이 행해질 수 있다.
이하, 도 1a 내지 도 1g를 참조하여, 본 발명에 따른 제조 방법의 바람직하고 예시적인 제 1 실시예를 서술한다. 이 제조 방법은, 병렬 저항용 저항 물질의 패터닝을 위해서, 또한 활성층용 고체 전해 물질의 패터닝을 위해서, 포지티브 마스크로서 나노세공들을 갖는 상기 언급된 알루미늄 산화물 층을 이용한다.
먼저, 도 1a에 따르면, 저부 전극(BE)용 금속배선(metallization)이 기판 (SUB)상에 증착되고 패터닝된다. 예컨대, 텅스텐, TiN, TiW, TiAlN 또는 여타의 물질들이 전극 금속으로서 사용될 수도 있다. 도 1b에 따르면, 저부 전극(BE)상에는 병렬 저항용 도전 저항 물질(conductive resistance material)로 만들어진 층(10)이 증착된다. 도 1c에 따르면, 상기 층 위에 알루미늄 층(11)이 증착되고, 도 1d에 따르면, 상기 층(11)은 양극으로(anodically) 산화되며 또한 그 공정에서 나노세공(14)들을 갖는 나노다공성 Al2O3 층(12)으로 변환된다. 그 결과로 생성된 나노세공(14)들은 4nm 미만의 평균 직경(mean diameter)과, 약 10nm의 통상적인 직경(typical diameter)을 가진다.
도 1e에 따르면, 상기 층(10)의 저항 물질은 먼저 A12O3 층(12)의 나노세공(14)들을 통해 에칭되므로, 나노세공들은 저항 물질의 층(10)내에도 생성된다. 그 후, 마찬가지로 도 1e에 따르면, 활성 고체 전해 물질 층(13)이 나노세공(14)들 및 저항층(10)내에 형성된 나노세공들을 통해 A12O3 층(12) 위에 증착되므로, 활성 고체 전해 물질로 만들어진 나노기둥(nanopillar; 131, 132, 133)이 그 안에 형성된다. 상기 나노기둥(131 내지 133)들 및 상기 층(13)의 활성 고체 전해 물질은, 예컨대 GeSe 및 Ag 또는 GeS 및 Ag일 수도 있다.
도 1f에 따르면, 활성 고체 전해 물질로 된 나노기둥(131 내지 133)을 갖는 저항층(10) 위에 놓인 알루미늄 산화물 층(12)은, 이후, 예를 들어 리프트-오프(lift-off) 또는 선택적 에칭에 의해 제거되므로, 도 1f에 도시된 공정 상태가 수립된다. A12O3 층의 리프트-오프 또는 선택적 에칭 대신에, 대안예로서, 저항 물질 층(10) 위에 위치된 층(12, 13)이 CMP에 의해 시닝 백(thin back)될 수 있다. 최종적으로, 도 1g에 따르면, 최상부 전극(TE)용 금속배선이 증착된다. 인접한 셀들의 절연을 위해서, 유전층(15) 안으로의 층 스택의 임베딩에 의해 양옆 패터닝(lateral patterning)이 수행된다(도 4 참조). 이 절연과 양옆 패터닝 단계에 의해, CBRAM 메모리 셀(1)이 완성된다.
이하, 도 2a 내지 도 2g를 참조하여, 나노다공성 알루미늄 산화물 층이 네거티브 마스크로서 역할하는, 본 발명에 따른 CBRAM 메모리 셀의 제조 방법의 바람직하고 예시적인 제 2 실시예를 설명한다. 상술된 예시적인 제 1 실시예의 경우와 마찬가지로, 이 바람직하고 예시적인 실시예는, 기판(SUB)(도 2)상에 증착되어 있으며, 예를 들어 W, TiN, TiW, TiAlN 또는 여타의 물질들로 만들어진 패터닝된 저부 전극(BE)에서부터 진행된다. 이후, 저부 전극(BE)(도 2b) 위에는 활성 고체 전해 물질, 예컨대 GeSe, GeS 및 Ag로 된 층(13)이 증착된다. 도 2c에 따르면, 이에 후속하여, 활성 고체 전해 물질 층(13) 위에 알루미늄 층(11)이 증착되고, 도 2d에 따르면, 상기 층은 양극으로 산화됨에 따라, 나노세공(14)들을 갖는 Al203 층(12)을 생성하게 된다. 그 후, 도 2e에 따르면, 활성 고체 전해 물질 층(13)은 먼저 알루미늄 산화물 층(12)내에 형성된 나노세공(14)들을 통해 선택적으로 에칭되므로, 나노세공들은 활성 물질 층(13)내에도 생성된다. 그 후, 마찬가지로 도 2e에 따르면, 병렬 저항용 저항 물질 층(10)은 알루미늄 산화물 층(12) 위에, 나노세공(14)들을 통해, 또한 활성층(13)내에 형성된 나노세공들 바로 안쪽으로 정밀하게 증착된다. 이는 도면번호(101, 102, 103)으로 나타낸 저항 물질로 만들어진 기둥들로 나타내어진다. 저항 물질의 저항률 및 지오메트리(geometry), 즉 본질적으로는 활성층(13)내의 나노세공들의 직경 및 개수는 R(오프)을 결정한다. 저항 물질은 예를 들어, 도핑된 폴리실리콘 또는 TiN일 수도 있다. 그 후, 도 2f에 따르면, 잔여 알루미늄 산화물 층(12)은 리프트-오프 또는 선택적 에칭에 의해 제거된다. 이 경우, 알루미늄 산화물 층(12) 위에 있고 나노세공들 내에 있는 저항층(10)의 물질도 제거된다. 대안예로서, 활성 층(13)까지 시닝 백(thining back)되는 공정도 CMP에 의해 수행될 수도 있다. 최종적으로, 도 2g에 따르면, 최상부 전극(TE)은 활성 층(13) 및 저항 물질내에 형성된 나노기둥들(101 내지 103) 위에 증착되고 패터닝된다. 도 2g에 따른 바람직하고 예시적인 제 2 실시예에 따라 제조된 CBRAM 메모리 셀(1)은, 최종적으로는, 도 4에 도시된 바와 같이 유전층(15) 안으로의 층 스택의 임베딩에 의해 양옆으로 패터닝되고, 따라서 인접한 셀들에 대해 절연된다.
도 3a 내지 도 3g를 참조하여 서술된 바람직하고 예시적인 제 3 실시예는 도 2a 내지 도 2g를 참조로 서술된 공정의 대안예이며, 활성 물질을 패터닝하기 위해 CMP 단계를 이용한다. 도 3a에 따르면, 기판(SUB)상에 증착되고 패터닝된 저부 전극(BE)용 금속배선이 또 다시 시작점이다. 그 후, 도 3b에 따르면, 저부 전극(BE) 바로 위에 알루미늄 층(11)이 증착되며, 도 3c에 따르면, 나노세공(14)들을 갖는 Al2O3 층(12)을 형성하기 위해 양극으로 산화된다. 또한, 이 경우에도 나노세공(14)들의 원하는 직경이 약 10nm이다. 그 후, 도 3d에 따르면, 저항 물질로 만들어진 층(10)은 알루미늄 산화물 층(12) 위에 또한 나노세공들 안으로 증착된다. 그 후, 도 3e에 따르면, 잔여 알루미늄 산화물 층(12)은 리프트-오프 또는 선택적 에칭에 의해 제거된다. 이 경우, 이전에 증착된 저항 물질(10)의 나노기둥(101, 102, 103)들이 저부 전극(BE)상에 남겨진다. 도 3f에 따르면, 활성 고체 전해 물질 층(13)이 그 위에 증착되며 CMP에 의해 저항 물질의 나노기둥(101 내지 103)들까지 시닝 백된다. 그 후, 도 3g에 따르면, 활성 층(13)위에는 최상부 전극(TE)용 금속배선이 증착된다. 이 바람직하고 예시적인 실시예에서도, 오프 저항 R(오프)은 저항 물질(10)의 저항률과 저항 물질(10)로 채워진 나노기둥(101 내지 103)들의 지오메트리에 의해 결정된다. 최종적으로, 이 경우에서도, 인접한 셀들을 절연시키기 위해, 유전층(15) 안으로의 CBRAM 메모리 셀의 층 스택을 임베딩함으로써 양옆 패터닝이 수행된다(도 4).
저항값의 항으로 변화될 수 있고 저부 전극과 최상부 전극 사이에 임베드된 활성 고체 전해 물질에 기초한 메모리 셀들을 갖는 메모리 구성요소들을 제조하기 위한 방법의 바람직하고 예시적인 3개의 실시예들의 도 1a 내지 도 1g, 도 2a 내지 2g, 도 3a 내지 도 3g 및 도 4를 참조하여 상술된 바와 같이, 이는 저항 물질이 저부 전극과 최상부 전극 사이의 고체 전해 물질과 병렬로 임베드된다는 점에서 구별된다. 이들 공정들은 적절한 전해질들, 예컨대, 옥살산, 황산에서 양극으로 산화되는 알루미늄 층을 이용하며, 이 경우에는, 층 두께 및 에칭 조건들, 예컨대 에칭 시간, 전압, 전해질의 화학 농도에 따라, 4nm 미만의 직경을 갖는 나노세공들의 균질하고 육각형적으로 조밀한 구성들이 형성된다. 나노세공들을 갖는 이 알루미늄 산화물 층은 활성 물질 및 병렬 저항용 물질의 증착을 위해 마스크로서 역할한다. 도 1a 내지 도 1g에 따른 바람직하고 예시적인 제 1 실시예의 경우에는, 나노다공성 알루미늄 산화물 층이 포지티브 마스크로서 역할하는 한편, 도 2a 내지 도 2g 및 도 3a 내지 도 3g에 따른 각각의 경우의 예시적인 제 2 및 제 3 실시예의 경우에는, 네거티브 마스크로서 사용된다. 본 발명에 따른 제조 방법의 이들 바람직하고 예시적인 실시예들을 이용하면, 레이아웃 및 제조 방법에 의해 CBRAM 셀(1)의 오프 저항 R(오프)이 정의된다. 따라서, 오프 저항 및 그 비(R(오프)/R(온))는 더이상 물성들에 의해서만 결정되는 것이 아니라, 그 보다는 평가 로직 및 원하는 적용예의 요건들에 대해 순응될 수 있다. 따라서, CBRAM 셀에서의 전해 물질의 오프 저항의 높은 값으로 인해 발생된 단점들이 회피될 수 있다. 더욱이, 더이상 외부적으로는 측정될 수 없는 방식으로, CBRAM 셀들내의 전해 물질의 노화 효과가 억제될 수 있다.
본 발명에 따르면, 저항값의 항으로 변화될 수 있고, 저부 전극과 최상부 전극 사이에 임베드되며 상기 전극들 사이에 적절한 전기장을 인가함으로써 그와 비교되는 낮은 저항을 갖는 온 상태와 높은 저항을 갖는 오프 상태 사이에서 스위칭될 수 있는 활성 고체 전해 물질에 기초한 메모리 셀들을 갖는 메모리 구성요소(CBRAM) 및 그 유익한 제조 방법이 제공된다.

Claims (20)

  1. 저항값의 항으로 변화될 수 있고, 저부 전극(BE)과 최상부 전극(TE) 사이에 임베드되며, 상기 전극들 사이에 적절한 전기장을 인가함으로써 그와 비교되는 낮은 저항을 갖는 온 상태와 높은 저항을 갖는 오프 상태 사이에서 스위칭될 수 있는 활성 고체 전해 물질(13)에 기초한 메모리 셀(1)들을 갖는 메모리 구성요소(CBRAM)에 있어서,
    저항 물질(10)이 상기 전극들(BE, TE) 사이의 상기 고체 전해 물질(13)과 병렬로 임베드되는 것을 특징으로 하는 메모리 구성요소.
  2. 제1항에 있어서,
    상기 저항 물질(10)의 저항값이 조정될 수 있는 것을 특징으로 하는 메모리 구성요소.
  3. 제1항 또는 제2항에 있어서,
    상기 저항 물질(10)의 저항값은 그 저항률의 선택을 통해 설정되는 것을 특징으로 하는 메모리 구성요소.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 저항 물질(10)의 저항값은, 상기 저항 물질의 적절한 레이아웃 및/또는 상기 전극들(BE, TE) 사이의 상기 고체 전해 물질(13)의 적절한 레이아웃에 의해 설정되는 것을 특징으로 하는 메모리 구성요소.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 저항 물질(10)의 저항값은, 온 상태에서 그리고 오프 상태에서 상기 활성 고체 전해 물질(13)의 저항값들 사이에 있는 값으로 설정되는 것을 특징으로 하는 메모리 구성요소.
  6. 저항값의 항으로 변화될 수 있고, 저부 전극(BE)과 최상부 전극(TE) 사이에 임베드되는 활성 고체 전해 물질(13)에 기초한 메모리 셀들을 갖는 메모리 구성요소(CBRAM)들을 제조하는 방법에 있어서,
    저항 물질(10)이 상기 저부 전극(BE)과 최상부 전극(TE) 사이의 상기 고체 전해 물질(13)과 병렬로 임베드되는 것을 특징으로 하는 방법.
  7. 제6항에 있어서,
    상기 저항 물질(10)의 저항값이 설정되는 것을 특징으로 하는 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 저항 물질(10)의 저항값은 그 저항률의 선택을 통해 설정되는 것을 특징으로 하는 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 저항 물질(10)의 저항값은, 상기 저항 물질의 적절한 레이아웃 및/또는 상기 전극들(BE, TE) 사이의 상기 고체 전해 물질(13)의 적절한 레이아웃에 의해 설정되는 것을 특징으로 하는 방법.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 저항 물질(10)의 저항값은, 온 상태에서 그리고 오프 상태에서 상기 활성 고체 전해 물질(13)의 저항값들 사이에 있는 값으로 설정되는 것을 특징으로 하는 방법.
  11. 제6항 내지 제10항 중 어느 한 항에 있어서,
    상기 저항 물질(10) 및 상기 전극들(BE, TE) 사이의 상기 고체 전해 물질(13)을 패터닝하기 위해, 포지티브 마스크 또는 네거티브 마스크로서 역할하는 나노세공(14)들을 갖는 알루미늄 산화물 층(12)이 사용되는 것을 특징으로 하는 방법.
  12. 제11항에 있어서,
    나노다공성 알루미늄 산화물 층(12)은 증착된 알루미늄 층(11)의 양극 산화에 의해 형성되는 것을 특징으로 하는 방법.
  13. 제12항에 있어서,
    상기 나노세공(14)들의 직경은, 알루미늄 층(11)의 층 두께 및 산화 조건들의 선택을 통해 설정되는 것을 특징으로 하는 방법.
  14. 제6항 내지 제13항 중 어느 한 항에 있어서,
    상기 저부 전극(BE)의 물질은 W, TiN, TiW 또는 TiAlN인 것을 특징으로 하는 방법.
  15. 제6항 내지 제14항 중 어느 한 항에 있어서,
    상기 저항 물질(10)은 다결정 실리콘 또는 TiN인 것을 특징으로 하는 방법.
  16. 제6항 내지 제15항 중 어느 한 항에 있어서,
    상기 고체 전해 물질(13)은 GeSe 및 Ag 또는 GeS 및 Ag인 것을 특징으로 하는 방법.
  17. 제6항 내지 제16항 중 어느 한 항에 있어서,
    상기 다공성 알루미늄 산화물 층(12)은 포지티브 마스크로서 이용되며,
    (A1) 기판(SUB)상에 저부 전극(BE)을 증착하고 패터닝하는 단계;
    (B1) 상기 저부 전극(BE)상에 저항 물질 층(10)을 증착하는 단계;
    (C1) 상기 저항 물질 층(10)상에 알루미늄 층(11)을 증착하는 단계;
    (D1) 나노세공(14)들이 형성된 알루미늄 산화물 층(12)을 형성하기 위해, 상기 알루미늄 층(11)을 양극으로 산화시키는 단계;
    (E1) 상기 나노세공(14) 및 상기 저항층(10)내에 형성된 나노세공들을 통해, 상기 저항층(10)을 선택적으로 에칭하는 단계;
    (F1) 상기 저항층(10)의 나노세공들 바로 안쪽에 있는 상기 알루미늄 산화물 층(12)상에 활성 고체 전해 물질 층(13)을 증착하는 단계;
    (G1) 상기 활성 고체 전해 물질 층(13)이 잔여 알루미늄 산화물 층(12) 위에 위치된 잔여 알루미늄 산화물 층(12)을 제거하거나, 층 스택을 CMP에 의해 상기 저항층(10)까지 시닝 백하는 단계;
    (H1) 상기 활성 고체 전해 물질(13)로 채워진 상기 저항층(10)상에 제 2 전극(TE)용 금속배선을 증착하는 단계를 특징으로 하는 방법.
  18. 제6항 내지 제17항 중 어느 한 항에 있어서,
    상기 알루미늄 산화물 층은 네거티브 마스크로서 사용되며,
    (A2) 기판(SUB)상에 저부 전극(BE)을 증착하고 패터닝하는 단계;
    (B2) 상기 저부 전극(BE) 상에 활성 고체 전해 물질 층(13)을 증착하는 단계;
    (C2) 상기 활성 고체 전해 물질 층(13)상에 알루미늄 층(11)을 증착하는 단계;
    (D2) 나노세공(14)들이 형성된 알루미늄 산화물 층(12)을 형성하기 위해, 상기 알루미늄 층(11)을 양극으로 산화시키는 단계;
    (E2) 상기 활성 고체 물질 층(13)내에 형성된 나노세공들을 통해, 상기 활성 고체 물질 층(13)을 선택적으로 에칭하는 단계;
    (F2) 상기 알루미늄 산화물 층(12)상에, 상기 나노세공들을 통해 그리고 상기 활성 고체 전해 물질 층(13)의 나노세공들 안쪽으로 저항 물질 층(10)을 증착하는 단계;
    (G2) 잔여 알루미늄 층 위에 놓인 저항 물질(10)과 함께 상기 잔여 알루미늄 산화물 층(12)을 제거하거나, CMP에 의해 상기 활성 고체 전해 물질(13) 위에 놓인 층들을 시닝 백하는 단계;
    (H2) 상기 저항 물질(10)로 채워진 상기 활성 고체 전해 물질 층(13)상에 최상부 전극(TE)용 금속배선을 증착하는 단계를 특징으로 하는 방법.
  19. 제6항 내지 제16항 중 어느 한 항에 있어서,
    상기 다공성 알루미늄 산화물 층은 네거티브 마스크로서 이용되며,
    (A3) 기판(SUB)상에 저부 전극(BE)을 증착하고 패터닝하는 단계;
    (B3) 상기 저부 전극(BE) 상에 알루미늄 층(11)을 증착하는 단계;
    (C3) 나노세공(14)들이 형성된 알루미늄 산화물 층(12)을 형성하기 위해, 상기 알루미늄 층(11)을 양극으로 산화시키는 단계;
    (D3) 상기 알루미늄 층(12)상에 또한 상기 나노세공(14)들 안으로 저항 물질 층(10)을 증착하는 단계;
    (E3) 상기 잔여 알루미늄 산화물 층(12) 위에 놓인 저항 물질(10)과 함께 상기 잔여 알루미늄 산화물 층(12)을 제거하는 단계;
    (F3) 저부 전극(BE) 및 상기 전극상에 위치된 상기 저항 물질(10)의 부분들(101 내지 103) 위에 활성 고체 전해 물질 층(13)을 증착하는 단계;
    (G3) CMP에 의해 저항층(10)까지 상기 활성 고체 전해 물질 층(13)을 시닝 백하는 단계;
    (H3) 상기 층 위에 최상부 전극(TE)용 금속배선을 증착하는 단계를 특징으로 하는 방법.
  20. 제11항 내지 제19항 중 어느 한 항에 있어서,
    상기 알루미늄 산화물 층의 나노세공들은 4 내지 10nm 범위의 평균 직경을 가지는 것을 특징으로 하는 방법.
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