KR20060047817A - 유효 커패시터 용량을 결정짓는 주파수를 사용하여 개선된ｎｅｘｔ 고주파수 - Google Patents

유효 커패시터 용량을 결정짓는 주파수를 사용하여 개선된ｎｅｘｔ 고주파수 Download PDF

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Abstract

본 발명은 누화를 줄이기 위한 회로 구조 및 접속기에 관한 것이다.
본 발명은, 인쇄 회로 기판(Printed Circuit Board; 이하 'PCB')의 제 1 단 영역에 위치한 상기 PCB의 적어도 하나의 금속화 층에 제공되는 제 1 보상 구조와, 주파수가 증가함에 따라 보상 커패시터 용량을 증가하기 위하여 상기 PCB의 제 2 단 영역에 제공되는 제 2 보상 구조를 포함하여 이루어지는 다수의 기층과 상기 기층 사이에 위치한 다수의 금속화 층으로 이루어진 PCB에서 누화를 줄이기 위한 회로 구조를 제공한다.
따라서, 본 발명에 의하면, 누화를 효율적으로 보상할 수 있으므로, 회로 구조 및 접속기에서 전체 누화가 줄어든다.
누화, NEXT, PCB, 누화 보상

Description

유효 커패시터 용량을 결정짓는 주파수를 사용하여 개선된 ＮＥＸＴ 고주파수{NEXT High Frequency Improvement by Using Frequency Dependent Effective Capacitance}
도 1은 본 발명에서 사용되는 직렬 인덕터-커패시터 결합 구조도.
도 2는 본 발명의 제 1 실시예에 따라, 도 1의 직렬 인덕터-커패시터의 결합이 실시될 수 있는 방법을 보여주는 개략적인 인쇄 회로 기판(Printed Circuit Board; 이하 'PCB')의 사시도.
도 3은 도 2에서 보인 상기 PCB 구조의 주파수 특성에 따른 유효 커패시터 용량의 변화를 나타낸 모의 실험예의 그래프.
도 4a는 본 발명의 제 1 실시예에 따른 접속기의 측면도.
도 4b는 본 발명의 제 1 실시예에 따른 도 4a의 상기 PCB와 NEXT 보상 구성 요소의 평면도.
도 5는 본 발명의 제 2 실시예에 따른 교차 지형 커패시터의 일실시예 구조도.
도 6은 상이한 높이/폭 비율에 따라, 교차 지형 커패시터의 주파수 특성에 따른 유효 커패시터 용량의 변화를 나타낸 모의 실험예의 그래프.
도 7a은 본 발명의 제 2 실시예에 따른 접속기의 측면도.
도 7b는 본 발명의 제 2 실시예에 따른 도 7a의 상기 PCB와 NEXT 보상 구성 요소의 평면도.
도 8은 본 발명의 제 3 실시예에 따라, 도 1의 직렬 인덕터-커패시터 결합이 실시될 수 있는 방법을 보여주는 개략적인 PCB의 사시도.
도 9는 본 발명의 제 4 실시예에 따른 포개지고 연장된 교차 지형 커패시터의 구조도.
도 10은 본 발명의 제 5 실시예에 따라, 도 1의 직렬 인덕터-커패시터 결합이 실시될 수 있는 방법을 보여주는 개략적인 PCB의 사시도.
도 11은 본 발명의 다양한 실시예에 따른 NEXT가 보상된 PCB들의 주파수 특성에 따른 유효 커패시터 용량의 변화를 비교하는 그래프.
도 12a는 본 발명의 제 6 실시예에 따른 접속기의 측면도.
도 12b는 본 발명의 제 6 실시예에 따른 도 12a의 상기 PCB와 NEXT 보상 구성 요소의 평면도.
본 발명은 접속기에서 근단 누화(Near-End Crosstalk; 이하 'NEXT') 보상에 관한 것으로서, 보다 상세하게는 다단의 보상 시스템에서 유효 커패시터 용량을 결정짓는 주파수를 제공함으로서 NEXT를 제거하거나 감소하는 기술에 관한 것이다.
접속기 내부의 도체 간 잡음이나 신호 방해가 누화(Crosstalk)로 알려져 있 다. 누화는 접속기를 사용하는 통신 장치에 있어서 일반적인 문제이다. 특히, 종종 컴퓨터와 같이 사용되는 모듈러 플러그를 모듈러 잭에 결합시키는 통신 시스템에 있어서, 잭 및/또는 플러그 내부의 전선(도체)은 NEXT, 즉 짧은 거리에서 가까이 위치한 전선 간의 누화를 발생시킨다. 플러그의 구성에 따라, 상기 플러그는 고 누화 또는 저 누화를 발생시킬 수 있다. 여기에서 높은 누화를 가진 플러그는 고 누화 플러그로 언급되고, 낮은 누화를 가진 플러그는 저 누화 플러그로 언급된다.
Adriaenssens 등에 허여된 미국 특허 번호 5,997,358(이하 '358 특허')에, NEXT를 보상하기 위한 2단으로 이루어진 구조가 개시되어 있다. 상기 358 특허의 전체 내용은 참조로 본 발명에 통합된다. 또한, 미국 특허 No. 5,915,989; 6,042,427; 6,050,843; 그리고 6,270,381의 내용도 참조로 본 발명에 통합된다.
상기 358 특허는, 2개의 단에서 조작된 누화 또는 인공적인 누화를 추가함으로서, 모듈러 플러그의 전선들 사이에서 발생하는 NEXT(본래의 누화)를 줄인다. 이것에 의해서, 플러그-잭 결합에 의한 전체 누화를 제거하거나 줄일 수 있다. 여기에서, 상기 조작된 누화는, 보상 누화로 언급된다. 이러한 발상은, 2개의 단에 걸쳐서 유도성 및/또는 용량성 보상을 사용함으로서 전형적으로 실행된다. 예를 들어, 이러한 발상은, 접속기 내부의 보상된 쌍 결합의 쌍들 중에서 하나의 쌍을 이루는 도체들 중의 하나의 경로를 2회 교차시킴으로서 현실화된다. 그것에 의하여, 2개의 단에 NEXT 보상을 제공한다. 이 구조는, 단일 단에서 보상이 추가되는 구조보다 NEXT를 줄이는데 더 효과적이다. 특히, 일반적인 경우와 같이, 한 번 지연된 후에 보상 단계가 실행될 수 있는 경우에는 더 효과적이다.
비록 효과적이라 하더라도, 상기 358 특허의 NEXT 보상 구조는, 고 누화 플러그가 잭과 함께 사용될 때 저 주파수(대략 100MHz 이하)와 저 누화 플러그가 잭과 함께 사용될 때 고 주파수(대략 250MHz 이상)에서, 미국 통신 산업 협회(Telecommunication Industry Association; 이하 'TIA')가 정한 기준치에 대응하는 NEXT 한계값이 악화되는 결점이 있다. 더욱 특별하게는, 제 2 단에서 보상된 잭의 순 보상 누화는 본래의 누화보다 작고(즉, 고 누화 플러그가 잭에 연결되었을 경우), 상기 플러그-잭 결합은 부족 보상이라고 불린다. 그리고, 그 결과로서 생기는 NEXT 주파수 특성은, 내부 단의 연기와 보상 단의 크기에 의해서 결정되는 주파수에서 널(Null)값이 설정되기 전에, 저 주파수에서의 정점까지 상승할 것이다. 그리고, 주파수 특성에 따른 NEXT 크기의 기울기는, 널값 전에 기울기가 편평하다가 널값 후에는 기울기가 급해진다. 그것에 의해서, 상기 NEXT가, 높은 주파수, 즉 이러한 널값을 넘는 주파수에서 빠르게 악화되도록 한다.
반대로, 상기 잭에서의 순 보상 누화가 본래의 누화보다 큰 때에는(즉, 저 누화 플러그가 결합된 경우), 상기 플러그-잭 결합은 과도 보상이라고 불린다. 그리고, 그 결과로서 생기는 NEXT 주파수 특성은 널값을 가지지 않으나, NEXT 주파수 기울기 특성은 TIA 기준치인 20dB/decade를 훨씬 상회하면서, 매우 높은 주파수에서 60dB/decade이 될 때까지 점차적으로 증가할 수 있다.
상기에서 살핀 바와 같이, 저 주파수 한계값(접속기의 저 주파수에서의 성능)은, 고 누화 플러그가 잭과 함께 사용될 때 보상 레벨을 상승시키는 것에 의해 서 개선될 수 있는 반면, 그러한 동작은 저 누화 플러그가 잭과 함께 사용될 때, 고 주파수 한계값(접속기의 고 주파수에서의 성능)의 더 많은 악화를 초래한다. 반대로, 고 주파수 한계값은 저 누화 플러그가 잭과 함께 사용될 때, 보상 레벨을 감소시키는 것에 의해서 개선될 수 있는 반면, 그러한 동작은 고 누화 플러그가 잭과 함께 사용될 때, 저 주파수 한계값의 더 많은 악화를 초래한다.
그러므로, 저 누화 플러그가 사용되는 고 주파수 및 고 누화 플러그가 사용되는 저 주파수에서 NEXT를 동시에 감소시키거나 제거할 수 있는 기술에 대한 요구가 있다.
본 발명은, 접속기에서 NEXT를 줄이는 관련 종래 기술의 한계와 문제점을 극복한다. 특별하게는, 본 발명은 다단의 누화 보상 구조를 제공하고, 상기 다단 누화 보상 구조에서는, 주파수가 증가함에 따라 전체 보상 레벨을 낮추는 방법으로, 커패시터가 교차되어 결합된다. 그것에 의하여, 저 주파수 NEXT 성능을 줄이지 않고, 상기 접속기의 고 주파수 NEXT 성능을 현저하게 개선시킨다. 이것은, 주파수가 증가함에 따라 증가하는 유효 커패시터 용량을 가진 제 2 단 보상 구조를 제공하는 것에 반해, 주파수가 증가함에 따라 상대적으로 완만하게 증가하는 유효 커패시터 용량을 가진 제 1 단 보상 구조를 제공함으로서 가능해진다.
본 발명은, 모듈러 콘센트와 배전판의 저 주파수(즉, 1~100MHz) 누화 성능 및 고 주파수(즉, 250~500MHz 또는 500MHz 이상) 누화 성능을 개선한다.
본 출원의 이러한 목적과 그 밖의 다른 목적들은, 다음에 주어진 상세한 설명에 의해서 곧 더욱 명백해 질 것이다.
그러나, 상세한 설명 및 특정의 실시예들은, 본 발명의 바람직한 실시예를 제시하는 한편, 단지 설명의 한 방법에 지나지 않다는 것을 이해해야 한다. 왜냐하면, 본 발명의 사상 및 범위 내에서 다양한 변형 및 변경은, 상세한 설명으로부터 당해 기술분야에 속하는 당업자에 있어서 명백하기 때문이다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 다수의 기층과 상기 기층 사이에 위치한 다수의 금속화 층으로 이루어진 인쇄 회로 기판(Printed Circuit Board; 이하 'PCB')에서 누화를 줄이기 위한 회로 구조는, PCB의 제 1 단 영역에 위치한 상기 PCB의 적어도 하나의 금속화 층에 제공되는 제 1 보상 구조와, 주파수가 증가함에 따라 보상 커패시터 용량을 증가하기 위하여 상기 PCB의 제 2 단 영역에 제공되는 제 2 보상 구조를 포함하여 이루어진다.
또한 상기의 목적을 달성하기 위하여, 본 발명에 따른 누화를 줄이기 위한 접속기는, 다수의 기층과 상기 기층 사이에 위치한 다수의 금속화 층으로 이루어진 인쇄 회로 기판(Printed Circuit Board; 이하 'PCB')과, 상기 PCB의 제 1 단 영역에 위치한 상기 PCB의 적어도 하나의 금속화 층에 제공되는 제 1 보상 구조와, 주파수가 증가함에 따라 보상 커패시터 용량을 증가하기 위하여 상기 PCB의 제 2 단 영역에 제공되는 제 2 보상 구조 및 상기 PCB의 위쪽에 제공되는 적어도 하나의 도전성 컨택트를 포함하여 이루어진다.
또한 상기의 목적을 달성하기 위하여, 본 발명에 따른 다수의 기층과 상기 기층 사이에 위치한 다수의 금속화 층으로 이루어진 PCB에서 누화를 줄이기 위한 구조는, PCB의 제 1 단 영역에 위치한 상기 PCB의 적어도 하나의 금속화 층에 제공되는 보상부와, 주파수가 증가함에 따라 보상 커패시터 용량을 증가하기 위하여 상기 PCB의 제 2 단 영역에 제공되는 수단을 포함하여 이루어진다.
이하, 본 발명의 바람직한 실시예에 대하여 상세히 설명하며, 본 발명의 실시예는 첨부한 도면에 예시되어 있다. 본 발명에서, 단(Stage)은 보상을 하는 장소로 언급되고, 상기 보상은 보상 지연점에서 발생한다. 본 발명은, 상기 358 특허에 제시된 도면 7A의 인쇄 배선 기판(Printed Wiring Board; 이하 'PWB')을 대신할 수 있는 인쇄 회로 기판(Printed Circuit Board; 이하 'PCB')의 다양한 구성을 제공한다.
본 발명은, 접속기의 다단의 NEXT 보상 시스템의 제 2 단에서 보상 구조를 제공한다. 상기 제 2 단은, 주파수가 증가함에 따라 유효 커패시터 용량 특성이 증가한다. 이것은, 본 발명의 다양한 실시예에 따라, 직렬 인덕터-커패시터 결합 구조, 높은 높이/폭 비율을 가진 교차 지형 커패시터, 포개지고 연장된 교차 지형 커패시터 또는 접속기에 있는 개방 회로 전송 선로를 사용함으로서 가능하다.
도 1은 본 발명의 제 1 실시예에 사용되는 직렬 인덕터-커패시터 결합 구조를 나타낸다. 상기 직렬 인덕터-커패시터 결합 구조에 있어서, 유효 커패시터 용량(이하 '
Figure 112005024922020-PAT00001
')을 구하기 위한 수학식은 다음과 같다.
Figure 112005024922020-PAT00002
Figure 112005024922020-PAT00003
f는 주파수이고, C는 커패시터의 용량을 나타낸다. 그리고, L은 인덕터의 인덕턴스를 나타낸다. 상기 수학식에서 나타내는 것과 같이, 유효 커패시터 용량
Figure 112005024922020-PAT00004
는, 직렬 L-C 결합 회로의 공진 주파수
Figure 112005024922020-PAT00005
보다 낮은 주파수에서 주파수에 비례하여 증가한다. 공진 주파수
Figure 112005024922020-PAT00006
는, 다음과 같이 정의된다.
Figure 112005024922020-PAT00007
Figure 112005024922020-PAT00008
본 발명에 따르면, L과 C는,
Figure 112005024922020-PAT00009
가 관심의 대역폭 중 가장 높은 작동 주파수 이상에서 발생하도록 하기 위하여 선택된다. 이것에 의하여, 상기 유효 커패시터 용량은, 주파수가 공진 주파수까지 증가할 때까지 증가한다.
도 2는 본 발명의 제 1 실시예에 따라, 도 1의 직렬 인덕터-커패시터 결합 구조가 실시될 수 있는 방법을 보여주는 개략적인 인쇄 회로 기판(Printed Circuit Board; 이하 'PCB')의 사시도이다. 도 2에서 나타내는 것과 같이, 도 1의 직렬 인덕터-커패시터 결합 구조는, 상기 PCB에 제공된다. 여기서, 인쇄 회로의 상세한 구조는 도시되어 있지 않다. 본 실시예의 인덕터(L)는, 상기 PCB의 윗면에 위치하고, 나선형 구조를 가진다. 본 실시예의 커패시터(C)는, 상기 PCB의 내부 층에서 서로 평행이 되게 위치하는 두 개의 교차 지형 커패시터(Interdigital Capacitor)로 이루어진 구조를 가진다. 상기 교차 지형 커패시터는, 서로 다른 위치에서 내부가 그물로 된 2개의 금속 빗살이 각각 평행하게 정렬된 커패시터이고, 이것은 이미 알려 져 있다. 커패시터(C)는, 도금된 뚫린 구멍과 같은 용량성 공도(8)를 통하여 인덕터(L)와 연결된다. 또한, 본 발명의 제 1 실시예의 목적을 달성하기 위해서, 상기 도 1의 직렬 커패시터는, 상기 PCB의 두 개의 층에 배열된 단일 평행판 커패시터를 사용함으로써 실시될 수 있다.
도 3은 도 2에서 보인 PCB 구조에서 주파수 특성에 따른 유효 커패시터 용량의 변화를 나타낸 모의 실험예의 그래프이다. 이 그래프는, Ansoft 사에서 제공하는 'hfss'소프트웨어를 사용함으로서 구해진다. 100Mhz에서 1pF까지 정규화된 커패시터 용량을 가지고, 이 그래프는 주파수가 증가함에 따라 도 2에 제시된 상기 PCB의 유효 커패시터 용량이 증가하는 것을 보인다. 비슷한 반응은 단일 평행판 커패시터에서도 존재한다.
도 4a와 도 4b는 본 발명의 제 1 실시예에 따라, 접속기에서의 1-3 쌍 NEXT를 보상하기 위해 본 실시예에서 직렬 L-C결합 구조가 적용되는 방법을 설명한다. 도 4a는 본 발명의 제 1 실시예에 따른 접속기의 측면도이고, 도 4b는 본 발명의 제 1 실시예에 따른 도 4a의 상기 PCB와 NEXT 보상 구성 요소의 평면도이다.
도 4a와 도 4b에 따르면, 상기 접속기는 교차 회로(Crossover)(14)를 가지는 스프링 컨택트(30)와 PCB(10)를 포함한다. 플러그(20)는, 상기 접속기와 결합되어 있고, 상기 플러그(20)는, 컴퓨터를 벽면 콘센트에 연결하기 위해 사용되는 패치 코드(Patch Cord) 또는 전화선의 종단에 사용되는 플러그와 같은 모듈러 플러그일 수 있다. 상기 컨택트(30)는, 상기 PCB(10)의 적절한 부분에 위치된 도금된 뚫린 구멍(32)안으로 납땜되거나 압축하여 끼워질 수 있고, 스프링 와이어 컨택트일 수 있다. 뿐만 아니라, 상기 컨택트(30)는, 전류를 나르는 부분(30a)과 전류를 나르지 않는 부분(30b)을 가지고, 상기 전류를 나르는 부분(30a)과 전류를 나르지 않는 부분(30b)의 경계(BD)가 도 4a에 나타나 있다. 상기 컨택트(30)와 상기 PCB(10)는, 모듈러 잭과 같은 하우징 안에 위치될 수 있고, 상기 플러그(20)가 상기 잭과 결합될 때, 상기 플러그(20)에 있는 전기적 컨택트는 상기 컨택트(30)에 의하여 상기 PCB(10)에 있는 전기적 컨택트와 결합한다.
상기 PCB(10)는, 레진 또는 PCB의 재료로서 적당하다고 알려진 다른 재료들로 이루어진 다층으로 된 기판이다. 본 실시예에서, 상기 PCB(10)는, 교대로 쌓여진 3개의 기층(S1-S3)과 4개의 금속화 층(ML1-ML4)으로 구성된다. 더욱 상세하게는, 상기 기층과 상기 금속화 층은, 꼭대기에서 바닥까지 제 1 금속화 층(ML1), 제 1 기층(S1), 제 2 금속화 층(ML2), 제 2 기층(S2), 제 3 금속화 층(ML3), 제 3 기층(S3) 그리고 제 4 금속화 층(ML4)과 같은 순서로 쌓여진다. 상기 금속화 층들(ML1-ML4)은, 상기 대응하는 금속화 층 바로 아래에 위치한 기층의 윗면에 형성된 금속 도전체 형식을 나타낸다. 상기 금속화 층들(ML1-ML4) 중 어떤 부분은, 도금된 뚫린 구멍과 같은 하나 또는 그 이상의 용량성 공도(32)를 통하여 전기적으로 연결되기 위해서 상호 내부적으로 연결된다. 상기 스프링 컨택트(30)는, 제 1 금속화 층(ML1) 위에 형성된다.
상기 스프링 컨택트(30)는, 다수의 전선 쌍(P)일 수 있고, 각각의 전선 쌍(P)은 링(r)과 팁(t)으로 나타내지는 컨택트를 포함한다. 도 4b에서, 4개의 쌍들이 제공되고, 그것들은 (t1,r1), (t2,r2), (t3,r3), (t4,r4)이다. 상기 링은 음극을 띠는 컨덕터로 알려져 있고, 상기 팁은 양극을 띠는 컨덕터로 알려져 있다.
교차 지형 커패시터(40a와 40b)의 제 1 쌍과 제 2 쌍은 제 1 단 NEXT 보상을 위하여 용량성 보상을 행하고, 각각 상기 PCB(10)의 제 2 금속화 층(ML2)과 제 3 금속화 층(ML3)의 일부분 위에 형성되거나 일부분으로서 형성된다. 또한, 본 실시예에서, 상기 전류를 나르지 않는 부분(30b)에 위치한 잭 스프링은, 상기 제 1 단 보상의 부분으로서 유도성 보상에 기여하기 위하여 교차 회로(14)의 교차점 뒤에 배열된다. 상기 제 2 금속화 층(ML2) 위의 상기 교차 지형 커패시터(40a)의 제 1 쌍은, 상기 교차 지형 커패시터(40b)의 제 2 쌍으로서 상기 제 3 금속화 층(ML3) 위에서 복제된다. 상기 교차 지형 커패시터(40a)의 제 1 쌍은 커패시터(40a1과 40a2)로 구성되고, 둘 다 제 2 금속화 층(ML2) 위에 위치한다. 상기 교차 지형 커패시터(40b)의 제 2 쌍은 커패시터(40b1과 40b2)로 구성되고, 둘 다 제 3 금속화 층(ML3) 위에 위치한다. 상기 제 1 쌍에서 상기 제 1 커패시터(40a1)의 종단은, 도금된 뚫린 구멍(48a와 48b) 쌍을 통하여, 각각 링(r1과 r3)과 전기적으로 연결된다. 상기 제 1 쌍에서 상기 제 2 커패시터(40a2)의 종단은, 도금된 뚫린 구멍(48c와 48d) 쌍을 통하여, 각각 팁(t1과 t3)과 전기적으로 연결된다. 상기 교차 지형 커패시터(40b)의 제 2 쌍은 커패시터(40b1과 40b2)이고, 둘 다 상기 교차 지형 커패시터(40a)의 제 1 쌍과 같은 방법으로 제 3 금속화 층(ML3) 위에 위치한다. 도금된 뚫린 구멍들(48a와 48b)을 통하여, 상기 제 1 쌍의 제 1 커패시터(40a1)와 상기 제 2 쌍의 제 1 커패시터(40b1)는 전기적으로 병렬로 연결된다. 유사하게, 도금된 뚫린 구멍들(48c와 48d)를 통하여, 상기 제 1 쌍의 제 2 커패시터(40a2)와 상기 제 2 쌍의 제 2 커패시터(40b2)는 전기적으로 병렬로 연결된다.
뿐만 아니라, 제 2 단 NEXT 보상 구조로서 동작하는 직렬 L-C 결합 구조는, 상기 PCB(10)에 제공된다. 상기 제 1 직렬 L-C 결합 구조는, 나선형 인덕터(44), 제 1 커패시터(46a) 및 제 2 커패시터(46b)를 포함한다. 상기 나선형 인덕터(44)는, 상기 제 1 커패시터(46a)와 제 2 커패시터(46b)가 각각 제 2 금속화 층(ML2)과제 3 금속화 층(ML3)에 위치하는 것에 반해, 제 1 금속화 층(ML1) 위에 위치한다. 비슷한 방법으로, 상기 제 2 직렬 L-C 결합 구조는, 나선형 인덕터(54), 제 3 커패시터(56a) 및 제 4 커패시터(56b)를 포함한다. 상기 나선형 인덕터(54)는, 상기 제 3 커패시터(56a)와 제 4 커패시터(56b)가 각각 제 2 금속화 층(ML2)과 제 3 금속화 층(ML3)에 위치하는 것에 반해, 제 1 금속화된 층(ML1) 위에 위치한다. 본 실시예에서, 제 2 금속화 층(ML2)에 위치한 제 1 커패시터(46a)와 제 3 커패시터(56a)는, 제 2 커패시터(46b)와 제 4 커패시터(56b)가 그러하듯이, 각각 복제된다. 도금된 뚫린 구멍들(33a와 32c)을 통하여, 제 1 커패시터(46a)와 제 2 커패시터(46b)는 전기적으로 병렬 연결된다. 도금된 뚫린 구멍들(33b와 32f)을 통하여, 제 3 커패시터(56a)와 제 4 커패시터(56b)는 전기적으로 병렬 연결된다.
본 출원에서, 보상 커패시터와 관련하여 '복제(duplicated)'는, 모든 지정된 금속화 층들에서 동일하게 복사되는 것을 의미한다. 예를 들면, 상기 교차 지형 커패시터(40a)는, 상기 교차 지형 커패시터(40b)와 동일한 모양과 크기를 가질 수 있고, 수직적으로 일직선으로 정렬될 수도 있다. 상기 교차 지형 커패시터를 복제하는 이유는, 표면 범위를 증가할 필요 없이 커패시터 용량을 증가하기 위해서이다. 또한, 더 큰 표면 범위를 갖는 교차 지형 커패시터는, 이러한 복제를 할 필요 없이 사용될 수 있다. 반대로, 만약 PCB가 더 많은 금속화 층들로 이루어졌다면, 상기 교차 지형 커패시터는, 원한다면 표면 범위를 매우 작게 만들기 위해 두 개 이상의 금속화 층에서 복제될 수 있다. 제 1 실시예의 기술 사상 내에서, 평행판 커패시터는, 46a, 46b, 56a 및 56b를 대신하여 사용될 수 있다는 것을 주의해야 한다. 또한, 제 1 단 커패시터(40a와 40b)는, 뒤에 설명될 도 10에서 사용되는 것처럼 평행 판 커패시터일 수 있다.
상기 인덕터(44)는, 도금된 뚫린 구멍(33a)을 통하여, 제 1 교차 지형 커패시터(46a)와 제 2 교차 지형 커패시터(46b) 각각과 직렬로 연결된다. 상기 인덕터(44)의 한 쪽 끝은, 도금된 뚫린 구멍(32b)을 통하여, 팁(t3)에 전기적으로 연결된다. 제 1 교차 지형 커패시터(46a)와 제 2 교차 지형 커패시터(46b) 각각의 한 쪽 끝은, 도금된 뚫린 구멍(32c)을 통하여, 링(r1)에 전기적으로 연결된다. 유사한 방법으로, 상기 인덕터(54)는, 도금된 뚫린 구멍(33b)을 통하여, 제 3 교차 지형 커패시터(56a)와 제 4 교차 지형 커패시터(56b) 각각과 직렬로 연결된다. 상기 인덕터(54)의 한 쪽 끝은, 도금된 뚫린 구멍(32e)을 통하여, 팁(t1)에 전기적으로 연결된다. 제 3 교차 지형 커패시터(56a)와 제 4 교차 지형 커패시터(56b) 각각의 한 쪽 끝은, 도금된 뚫린 구멍(32f)을 통하여, 링(r3)에 전기적으로 연결된다.
본 발명에 따르면, 2 단 보상 접근은 1-3 쌍 결합에 대한 본 실시예에서 보여지는 것이고, 상기 2 단 보상 접근의 제 2 단 NEXT 보상을 위한 상기 직렬 L-C 결합 구조의 사용은, 만약 상기 플러그(20)가 저 누화 플러그라면 높은 주파수에서 누화를 개선하고, 만약 상기 플러그(20)가 고 누화 플러그라면 낮은 주파수에서 누화를 개선한다. 이것이 작용하는 방법에 대한 설명은 다음과 같다.
근단 누화는, 2가지 요소 즉, 용량성 결합과 유도성 결합이 원인이 되어 발생한다. 바로 근접한 두개의 전선은 용량성 결합을 발생시키고, 이 전선들을 통해서 흐르는 전류는 유도성 결합을 발생시킨다. 그러므로, 상기 플러그(20)는, 상기 컨택트(30)와 결합할 때, 용량성 결합과 유도성 결합 모두를 도출한다. 이들 양 요소가 부가되어서 근단 누화를 발생시킨다. NEXT를 줄이거나 보상하기 위하여, 2개의 보상 단이 일반적으로 사용된다. 제 2 단은 플러그 NEXT와 같은 방향의 위상으로 되어 있고, 제 1 단은 플러그 NEXT와 반대 방향의 위상으로 되어 있다. 이것은, 상기 358 특허에서 알려지고 공개된다. 플러그의 방향에 대응하는 보상의 방향은, 도 4a의 화살표(V1에서 V5)로 상세히 나타나 있다.
또한, 접속기와 멀리 떨어진 종단에서 발생되는 누화는, 원단 누화(Far-End Crosstalk; 이하 'FEXT')라 불린다. 이러한 변수를 보상하기 위하여, 정상적인 NEXT 보상의 일부분은, 유도성 구성 요소를 포함해야 한다. 이 구성 요소는, 여기에서 설명되는 2 단으로 이루어진 보상기의 제 1 단의 일부분이다. 이것은, 교차 회로(14) 바로 너머의 잭 스프링 와이어의 단면(30b)에서 발생한다. 이러한 보상의 영역에서, 상기 보상은 상대적으로 주파수에 안정적이다.
제 1 단 NEXT 보상의 상당 부분은 용량성 보상이고, 상기 커패시터들(40a와 40b)을 사용함으로서 제공된다. 도 4a와 도 4b에서, 상기 제 1 단의 이러한 부분은, 상기 컨택트(30)의 전류를 나르지 않는 부분(30b)을 통하여 전기적으로 직접 연결되는 상기 PCB(10)의 일부분에 위치하고, 상기 본래의 누화에서부터 상기 플러그(20)의 컨택트가 상기 컨택트(30)를 가로막는 곳까지 최소 지연점에 있다. 상기 교차 회로(14) 앞의 용량성 부분에 상기 교차 회로(14)를 막 넘어서는 유도성 부분을 합한 상기 순 제 1 단 보상은, 상기 플러그에서 생성되는 누화와 반대 방향에 있다. 상기 제 2 단은, 상기 PCB(10)의 일부분에 위치하면서, 상기 제 1 단으로부터 상당한 지연점에 있다. 그리고, 상기 컨택트(30)의 전류를 나르는 부분(30a)을 통하여, 상기 플러그의 컨택트가 상기 컨택트(30)를 가로막는 곳으로부터 약간 떨어진 거리에 위치한다. 그것은, 상기 플러그 누화의 방향과 일치하는 보상 방향을 가진다.
상기 교차 지형 커패시터들(40a와 40b)은, 제 1 단의 일부분으로서 내부의 금속화 층 위에 위치한다. 직렬 L-C 결합 구조는, 제 2 단에 위치한다. 상기 제 1 단의 보상 규모는 상대적으로 주파수에 따라 완만하고, 상기 보상은, 주로 용량성이고 추가되는 직렬 유도성 요소는 없다. 반대로, 상기 제 2 단 용량성 보상은, 상기 PCB 층에 직렬 L-C 결합 구조를 위치시킴으로서 주파수에 따라 증가하도록 구성된다. 결과적으로, 접속기의 순 보상 누화(조작된 누화)는, 제 1 단 보상 누화에서 제 2 단 보상 누화를 뺀 값으로 구성되고, 주파수가 증가함에 따라 감소한다. 달리 표현하면, 상기 순 보상 누화는 주파수에 따라 다양하게 변하고, 앞서 살핀 바와 같이, 본 발명은, 일반적으로 직렬 인덕터가 존재하지 않는 것보다, 높은 주파수에서 보상 누화의 낮은 레벨을 제공한다. 이것은, 높은 주파수에서 접속기에서의 누화 과도 보상을 최소화한다. 또한, 주파수에 의해 결정되는 보상은, 접속기의 낮은 주파수에서의 누화 부족 보상을 최소화하기 위하여 낮은 주파수에서 보상 누화의 높은 레벨을 제공한다. 상기 낮은 레벨 보상 누화를 제공함에 의해, 본 발명은, 저 누화 플러그가 잭에 결합될 때, 접속기의 높은 주파수 한계를 개선한다. 반대로, 낮은 주파수에서 높은 레벨 보상 누화를 제공함에 의해, 본 발명은, 고 누화 플러그가 잭과 결합될 때, 접속기의 낮은 주파수 한계를 개선한다.
주파수의 증가에 따라 유효 커패시터 용량을 증가시키기 위한 또 다른 방법은, 교차 지형 커패시터의 자가 공진 특성을 이용하는 것이다. 상기 교차 지형 커패시터의 자가 공진 특성은, Gary D. Alley의 논문 'Interdigital Capacitors and their Application to Lump-element Microwave Intergrated Circuits'에서 설명되고, 마이크로파 이론과 기술에 대한 IEEE 보고서(Vol.MTT-18, No.12, 1970.10, pp.1028-1033)에서도 설명된다. 상기 논문에서, Alley는, 교차 지형 커패시터는 그것의 높이/폭 비율에 의해 결정되는 주파수에서 자가 공진을 보인다고 설명한다.
도 5에서 나타낸 바와 같이, 교차 지형 커패시터(70)는, 서로 내부적으로 끼워진 구조로 된 첫번째 빗살 모양(70a), 두번째 빗살 모양(70b) 및 단자(72)를 포함한다. 상기 교차 지형 커패시터(70)의 높이(L)와 폭(W)은 도면에서 정의된다. 상기 교차 지형 커패시터(70)의 폭 대 높이의 비율(L/W)이 증가함에 따라, 자가 공진을 보이는 주파수는 감소한다. 제공되는 관심의 대역폭 전체에 걸쳐 유효 커패시터 용량의 더 높은 증가율에서, 공진 주파수는 상기 대역폭 이상에서 존재한다는 것은 명백하다. 이것은 도 6에서 나타나고, 도 6은 폭 대 높이의 상이한 비율에 따라, 교차 지형 커패시터의 주파수 특성에 따른 유효 커패시터 용량의 변화를 보이는 그 래프이다. 이 그래프는, Ansoft 사에 의해 제공되는 'hfss'소프트웨어에 의한 모의실험 결과를 보이고, 평행판 커패시터 뿐만 아니라 다른 교차 지형 커패시터 구조의 주파수 의존성을 비교한다. 도 6에서 나타내는 것과 같이, 높이/폭 비율이 10.39인 연장된 교차 지형 커패시터는, 높이/폭 비율이 1.27과 0.195인 교차 지형 커패시터 또는 평행판 커패시터와 비교하여, 주파수 증가에 따른 유효 커패시터 용량의 변화의 가장 높은 증가율을 가진다. 상기 그래프에서의 모든 반응은, 이러한 비교를 위하여, 100Mhz에서 1pF까지 정규화된다.
위에서 논의된 연장된 교차 지형 커패시터의 자가 공진 특성은, 본 발명의 제 2 실시예에 따라, 다단의 보상 시스템에서 NEXT 보상을 제공하기 위하여 사용된다. 도 7a는, 본 발명의 제 2 실시예에 따른 접속기의 측면도이고, 도 7b는 도 7a의 상기 PCB와 NEXT 보상 구성 요소의 평면도이다. 제 2 실시예는, 사용되는 NEXT 보상 구성 요소 타입이 다르다는 것만 제외하고는, 제 1 실시예와 동일하다. 특히, 제 1 단 보상 커패시터들은, 제 1 평행판 커패시터(50)와 제 2 평행판 커패시터(51)를 사용함으로서 실시된다. 그리고, 제 2 단 보상 구성 요소들은, 제 1 연장된 교차 지형 커패시터 쌍(57a와 58a)과 제 2 연장된 교차 지형 커패시터 쌍(57b와 58b)을 사용함으로서 실시된다. 평행판 커패시터는, 각기 다른 위치에 있는 두 개의 평행 도금판으로 구성되는 커패시터이고, 이것은 잘 알려져 있다.
제 1 평행판 커패시터(50)의 두 개의 금속판(도 7a에서의 50a와 50b)은, 각각 제 2 금속화 층(ML2)과 제 3 금속화 층(ML3)에 형성된다. 같은 방법으로, 제 2 평행판 커패시터(51)의 두 개의 금속판(도 7b에서의 51a와 51b)은, 각각 제 2 금속 화 층(ML2)과 제 3 금속화 층(ML3)에 형성된다. 상기 커패시터(50)의 금속판(50a)은, 도금된 뚫린 구멍(48b)를 통하여, 링(r1)에 연결된다. 상기 커패시터(50)의 금속판(50b)은, 도금된 뚫린 구멍(48a)를 통하여, 링(r3)에 연결된다. 유사하게, 상기 두번째 평행판 커패시터(51)의 금속판(51a)은, 도금된 뚫린 구멍(48c)를 통하여, 팁(t1)에 연결되고, 상기 커패시터(51)의 금속판(51b)은, 도금된 뚫린 구멍(48d)를 통하여, 팁(t3)에 연결된다.
제 1 연장된 교차 지형 커패시터 쌍(57a와 58a)은, 제 2 금속화 층(ML2)의 부분으로서 형성되고, 제 2 연장된 교차 지형 커패시터 쌍(57b와 58b)은, 제 3 금속화 층(ML3)의 부분으로서 형성된다. 상기 연장된 커패시터들(57a와 57b) 각각의 다른 한 쪽 끝은, 도금된 뚫린 구멍(32b)을 통하여, 팁(t3)에 전기적으로 연결되는 반면, 상기 연장된 커패시터들(57a와 57b) 각각의 한 쪽 끝은, 도금된 뚫린 구멍(32c)을 통하여, 링(r1)에 전기적으로 연결된다. 그러므로, 상기 교차 지형 커패시터(57a와 57b)는, 더 높은 커패시터 용량을 얻기 위하여, 전기적으로 병렬을 이루어 위치한다. 유사한 방법으로, 상기 연장된 커패시터들(58a와 58b) 각각의 한 쪽 끝이 도금된 뚫린 구멍(32e)을 통하여, 팁(t1)에 전기적으로 연결된 반면에, 상기 연장된 커패시터들(58a와 58b) 각각의 다른 한 쪽 끝은 도금된 뚫린 구멍(32f)을 통하여, 링(r3)에 전기적으로 연결된다. 그러므로, 상기 커패시터들(58a와 58b)은, 더 높은 커패시터 용량을 얻기 위하여, 전기적으로 병렬을 이루어 위치한다.
따라서, 접속기의 제 1 단에 평행판 커패시터를 위치시킴으로서, 제 1 단 보상 용량성 결합의 크기는, 주파수에 따라 상대적으로 완만하게 구성된다. 접속기의 제 2 단에 큰 폭 대 높이 비율을 가진 연장된 교차 지형 커패시터를 위치시킴으로서, 제 2 단 보상 용량성 결합의 크기는, 주파수에 따라 증가하도록 구성된다. 결과적으로, 접속기의 순 보상 누화는, 주파수가 증가함에 따라 감소한다.
본 발명의 제 3 실시예에서는, 상기 제 1 실시예와 제 2 실시예의 방법이 결합된다. 특히, 제 3 실시예에서는, 제 2 단 보상 구성 요소들은 직렬 L-C 결합 구조를 사용하여 실행되고, 도 8에서 나타낸 바와 같이, 이 구조는 큰 폭 대 높이 비율을 가진 연장된 교차 지형 커패시터(74)와 직렬로 연결되고 상기 PCB(10)에 위치한 나선형 인덕터(72)를 포함한다. 달리 표현하면, 제 3 실시예의 접속기는, 제 2 단 교차 지형 커패시터들인 46a, 46b, 56a 및 56b 각각이 큰 폭 대 높이 비율을 갖기 위해서 연장되었다는 것만 제외하고, 도 4a와 도 4b에서 나타낸 제 1 실시예의 접속기와 동일하다.
본 발명의 제 4 실시예와 제 5 실시예에서는, 제 2 실시예와 제 3 실시예의 방법이, 도 8에서 나타낸 높은 폭 대 높이 비율을 가진 교차 지형 커패시터 대신에 포개지고 연장된 교차 지형 커패시터를 사용함으로서 각각 실시된다. 포개지고 연장된 교차 지형 커패시터의 예는 도 9의 분해 조립도에 도시되어 있다.
더욱 상세하게는, 제 4 실시예에서는, 제 2 실시예의 도 7a와 도 7b에서 나타낸 것과 같이 PCB의 제 2 금속화 층(ML2)과 제 3 금속화 층(ML3)에 각각 형성되는 2개의 정규한 연장된 교차 지형 커패시터들(57a와 57b)이, 도 9에서 제시하는 것과 같이 제 2 금속화 층(ML2)과 제 3 금속화 층(ML3)에 제공되는 그것의 층을 가진 하나의 포개지고 연장된 교차 지형 커패시터로 대체된다. 같은 방법으로, 제 2 실시예의 도 7a와 도 7b에서 나타낸 것과 같이 PCB의 제 2 금속화 층(ML2)과 제 3 금속화 층(ML3)에 각각 형성되는 2개의 정규한 연장된 교차 지형 커패시터들(58a와 58b)이, 도 9에서 제시하는 것과 같이 제 2 금속화 층(ML2)과 제 3 금속화 층(ML3)에 제공되는 그것의 층을 가진 하나의 포개지고 연장된 교차 지형 커패시터로 대체된다.
제 5 실시예는, 제 3 실시예의 도 8에서 도시하는 통상의 연장된 교차 지형 커패시터(74)가, 도 10에서 나타낸 것과 같이 포개지고 연장된 교차 지형 커패시터(78)로 대체된다는 것만 제외하고는, 제 3 실시예와 동일하다. 상기 포개지고 연장된 교차 지형 커패시터(78)는, 도 9의 포개진 연장된 교차 지형 커패시터와 같은 구조를 갖는다. 제 3 실시예는, 제 1 실시예가 도 7a와 도 7b에서 보인 연장된 교차 지형 커패시터를 사용한다는 것만 제외하고는, 제 1 실시예와 동일하므로, 제 5 실시예는, 제 1 실시예의 교차 지형 커패시터들인 46a, 46b, 56a 및 56b가 큰 폭 대 높이 비율을 갖는 포개지고 연장된 교차 지형 커패시터와 대체된다는 것만 제외하고는, 제 1 실시예와 동일하다.
더욱 상세하게는, 제 5 실시예에서는, 제 1 실시예의 도 4a와 도 4b에서 나타낸 것과 같이 PCB의 제 2 금속화 층(ML2)과 제 3 금속화 층(ML3)에 각각 형성되는 2개의 정규한 연장된 교차 지형 커패시터들(46a와 46b)이, 도 9에서 제시하는 것과 같이 제 1 금속화 층(ML1)과 제 2 금속화 층(ML2)에 제공되는 그것의 층을 가진 하나의 포개지고 연장된 교차 지형 커패시터로 대체된다. 같은 방법으로, 제 2 실시예의 도 4a와 도 4b에서 보인 것과 같이 PCB의 제 2 금속화 층(ML2)과 제 3 금 속화 층(ML3)에 각각 형성되는 2개의 정규한 연장된 교차 지형 커패시터들(56a와 56b)이, 도 9에서 제시하는 것과 같이 제 2 금속화 층(ML2)과 제 3 금속화 층(ML3)에 제공되는 그것의 층을 가진 하나의 포개지고 연장된 교차 지형 커패시터로 대체된다.
도 11은 본 발명의 제 1 실시예, 제 4 실시예 및 제 5 실시예의 주파수 특성에 따른 유효 커패시터 용량의 변화를 비교하는 그래프이다. 이 그래프는, Ansoft 사에 의해 제공되는 'hfss'소프트웨어에 의한 모의 실험예를 보이고, 상기 그래프에서의 모든 특성은 이러한 비교를 위하여 100Mhz에서 1pF까지 정규화된다. 도 11에서 보인 것과 같이, 제 5 실시예(특성 80)에 따른 제 2 단에서 나선형 인덕터와 포개지고 연장된 교차 지형 커패시터의 직렬 연결 결합은, 제 1 실시예(특성 81) 또는 제 4 실시예(특성 82)에 따른 보상 구조에 의해 얻어지는 것 보다 주파수에 따른 더 높은 유효 커패시터 용량의 증가를 보인다.
도 12a는 본 발명의 제 6 실시예에 따른 접속기의 측면도이다. 그리고, 도 12b는, 도 12a의 상기 PCB와 NEXT 보상 구성 요소의 평면도이다. 도 12a와 도 12b에서 보인 것과 같이, 제 6 실시예는, 제 2 단 보상 구성 요소로서 개방 회로 전송 선로(92)가 사용된다는 것만 제외하고는, 제 2 실시예와 동일하다. 이러한 경우에, 제 1 단 보상 커패시터들은, 제 2 실시예에서와 같이 평행판 커패시터들(50과 51)을 사용함으로서 실시되고, 제 2 단 용량성 보상 구성 요소들은, 상기 PCB의 제 2 금속화 층(ML2)에서 상기 개방 회로 전송 선로를 사용함으로서 실시된다. 본 실시예에서 공진은, 전송 선로(92)의 길이가 공진 주파수에서의 파장의 1/4과 같아지는 주파수에서 일어난다.
비록 4개 층으로 이루어진 PCB구조를 예로 설명하였지만, PCB 기층과/또는 금속화 층의 수는 다양하게 할 수 있음은 명백하다. 본 발명의 결과에 따른 접속기는, 하우징, 절연 대체 접속기, 잭 스프링 컨택트 등과 결합될 수 있다. 또한, 상기 실시예의 다양한 형태와 특징들은, 다른 실시예와 결합되거나 다른 실시예로 대체될 수 있다. 교차 지형 형식의 커패시터가 사용되는 곳이라면, 판 커패시터 또는 분리 커패시터도 대신하여 사용될 수 있다. 또한, 상기 인덕터는, 도 4b에서 보인 나선형과 다른 구조, 예를 들어 타원 나선형, 정사각 나선형, 삼각 나선형, 솔레노이드 나선형 또는 분리 인덕터를 사용함으로서 실시될 수 있다. 교차 지형 커패시터가 사용되는 어느 곳이라도, 상기 커패시터는 대응하는 다른 교차 지형 커패시터에 대해서 복제될 수 있다. 하나의 접속기에 있어서, 교차 지형 커패시터들 중 일부는, 하나의 금속화 층 또는 다수의 금속화 층에서 실시될 수 있다.
비록 본 발명이 상기 설명된 도면에서 보여지는 실시예에 의해서 설명되었지만, 발명이 속하는 통상의 지식을 가진 자에 의해 본 발명은 상기 실시예에 한정되는 것이 아니라는 것이 명백하다. 그러나, 실시예의 다양한 변화와 변경은 본 발명의 사상의 범위 내에서 가능하다.
상기에서 설명한 본 발명에 따른 누화를 줄이기 위한 회로 구조 및 접속기의 효과를 설명하면 다음과 같다.
첫째, 본 발명에 의하면, 접속기에서 NEXT를 줄이는 관련 종래 기술의 한계 와 문제점을 극복하기 위하여, 다단의 누화 보상 구조를 제공한다.
둘째, 본 발명에 의하면, 주파수가 증가함에 따라 증가하는 유효 커패시터 용량을 가진 제 2 단 보상 구조를 제공하는 것에 반해, 주파수가 증가함에 따라 상대적으로 완만하게 증가하는 유효 커패시터 용량을 가진 제 1 단 보상 구조를 제공하므로, 상기 다단 누화 보상 구조를 이용하여 주파수가 증가함에 따라 전체 보상 레벨을 낮출 수 있다.
셋째, 본 발명에 의하면, 모듈러 콘센트와 배전판의 저 주파수(즉, 1~100MHz) 누화 성능 및 고 주파수(즉, 250~500MHz 또는 500MHz 이상) 누화 성능을 개선할 수 있다.

Claims (35)

  1. 인쇄 회로 기판(Printed Circuit Board; 이하 'PCB')의 제 1 단 영역에 위치한 상기 PCB의 적어도 하나의 금속화 층에 제공되는 제 1 보상 구조와,
    주파수가 증가함에 따라 보상 커패시터 용량을 증가하기 위하여, 상기 PCB의 제 2 단 영역에 제공되는 제 2 보상 구조를 포함하여 이루어지는 다수의 기층과 상기 기층 사이에 위치한 다수의 금속화 층으로 이루어진 PCB에서 누화를 줄이기 위한 회로 구조.
  2. 제 1 항에 있어서, 상기 제 2 보상 구조는,
    인덕터와 상기 인덕터와 직렬로 연결된 적어도 하나의 커패시터로 이루어지는 적어도 하나의 직렬 인덕터-커패시터 결합을 포함하여 이루어지는 것을 특징으로 하는 PCB에서 누화를 줄이기 위한 회로 구조.
  3. 제 2 항에 있어서, 상기 인덕터는,
    상기 PCB의 외부 금속화 층의 위쪽 또는 아래쪽에 제공되거나, 상기 PCB의 내부 금속화 층의 안쪽에 제공되는 것을 특징으로 하는 PCB에서 누화를 줄이기 위한 회로 구조.
  4. 제 3 항에 있어서, 상기 인덕터는,
    나선형 인덕터인 것을 특징으로 하는 PCB에서 누화를 줄이기 위한 회로 구조.
  5. 제 3 항에 있어서, 상기 적어도 하나의 커패시터는,
    상기 인덕터와 직렬로 연결되고 상기 PCB의 제 1 금속화 층에 위치한 제 1 교차 지형 커패시터(Interdigital Capacitor)와,
    상기 인덕터와 직렬로 연결되고 상기 PCB의 제 2 금속화 층에 위치한 제 2 교차 지형 커패시터를 포함하는 것을 특징으로 하는 PCB에서 누화를 줄이기 위한 회로 구조.
  6. 제 2 항에 있어서, 상기 제 1 보상 구조는,
    적어도 하나의 교차 지형 커패시터 또는 적어도 하나의 평행판 커패시터를 포함하는 것을 특징으로 하는 PCB에서 누화를 줄이기 위한 회로 구조.
  7. 제 1 항에 있어서, 상기 제 2 보상 구조는,
    상기 PCB의 적어도 하나의 금속화 층에 위치한 적어도 하나의 연장된 교차 지형 커패시터를 포함하는 것을 특징으로 하는 PCB에서 누화를 줄이기 위한 회로 구조.
  8. 제 7 항에 있어서, 상기 제 1 보상 구조는,
    적어도 하나의 교차 지형 커패시터 또는 적어도 하나의 평행판 커패시터를 포함하는 것을 특징으로 하는 PCB에서 누화를 줄이기 위한 회로 구조.
  9. 제 7 항에 있어서, 상기 제 2 보상 구조는,
    포개지고 연장된 교차 지형 커패시터인 적어도 하나의 연장된 교차 지형 커패시터를 포함하는 것을 특징으로 하는 PCB에서 누화를 줄이기 위한 회로 구조.
  10. 제 9 항에 있어서, 상기 제 1 보상 구조는,
    적어도 하나의 교차 지형 커패시터 또는 적어도 하나의 평행판 커패시터를 포함하는 것을 특징으로 하는 PCB에서 누화를 줄이기 위한 회로 구조.
  11. 제 2 항에 있어서, 상기 직렬 인덕터-커패시터 결합의 적어도 하나의 커패시터는,
    상기 PCB의 적어도 하나의 금속화 층에 위치한 적어도 하나의 연장된 교차 지형 커패시터인 것을 특징으로 하는 PCB에서 누화를 줄이기 위한 회로 구조.
  12. 제 11 항에 있어서, 상기 제 1 보상 구조는,
    적어도 하나의 교차 지형 커패시터 또는 적어도 하나의 평행판 커패시터를 포함하는 것을 특징으로 하는 PCB에서 누화를 줄이기 위한 회로 구조.
  13. 제 11 항에 있어서, 상기 적어도 하나의 연장된 교차 지형 커패시터는,
    포개지고 연장된 교차 지형 커패시터인 것을 특징으로 하는 PCB에서 누화를 줄이기 위한 회로 구조.
  14. 제 13 항에 있어서, 상기 제 1 보상 구조는,
    적어도 하나의 교차 지형 커패시터 또는 적어도 하나의 평행판 커패시터를 포함하는 것을 특징으로 하는 PCB에서 누화를 줄이기 위한 회로 구조.
  15. 제 1 항에 있어서, 상기 제 2 보상 구조는,
    상기 PCB의 적어도 하나의 금속화 층에 위치한 적어도 하나의 개방 회로 전송 선로를 포함하는 것을 특징으로 하는 PCB에서 누화를 줄이기 위한 회로 구조.
  16. 제 15 항에 있어서, 상기 제 1 보상 구조는,
    적어도 하나의 교차 지형 커패시터 또는 적어도 하나의 평행판 커패시터를 포함하는 것을 특징으로 하는 PCB에서 누화를 줄이기 위한 회로 구조.
  17. 다수의 기층과 상기 기층 사이에 위치한 다수의 금속화 층으로 이루어진 인쇄 회로 기판(Printed Circuit Board; 이하 'PCB');
    PCB의 제 1 단 영역에 위치한 상기 PCB의 적어도 하나의 금속화 층에 제공되는 제 1 보상 구조;
    주파수가 증가함에 따라 보상 커패시터 용량을 증가하기 위하여, 상기 PCB의 제 2 단 영역에 제공되는 제 2 보상 구조; 및
    상기 PCB의 위쪽에 제공되는 적어도 하나의 도전성 컨택트를 포함하여 이루어지는 누화를 줄이기 위한 접속기.
  18. 제 17 항에 있어서, 상기 제 2 보상 구조는,
    인덕터와 상기 인덕터와 직렬로 연결된 적어도 하나의 커패시터로 이루어지는 적어도 하나의 직렬 인덕터-커패시터 결합을 포함하여 이루어지는 것을 특징으로 하는 누화를 줄이기 위한 접속기.
  19. 제 18 항에 있어서, 상기 인덕터는,
    상기 PCB의 외부 금속화 층의 위쪽 또는 아래쪽에 제공되거나, 상기 PCB의 내부 금속화 층의 안쪽에 제공되는 것을 특징으로 하는 누화를 줄이기 위한 접속기.
  20. 제 19 항에 있어서, 상기 인덕터는,
    나선형 인덕터인 것을 특징으로 하는 누화를 줄이기 위한 접속기.
  21. 제 19 항에 있어서, 상기 적어도 하나의 커패시터는,
    상기 인덕터와 직렬로 연결되고 상기 PCB의 제 1 금속화 층에 위치한 제 1 교차 지형 커패시터와,
    상기 인덕터와 직렬로 연결되고 상기 PCB의 제 2 금속화 층에 위치한 제 2 교차 지형 커패시터를 포함하는 것을 특징으로 하는 누화를 줄이기 위한 접속기.
  22. 제 18 항에 있어서, 상기 제 1 보상 구조는,
    적어도 하나의 교차 지형 커패시터 또는 적어도 하나의 평행판 커패시터를 포함하는 것을 특징으로 하는 누화를 줄이기 위한 접속기.
  23. 제 17 항에 있어서, 상기 제 2 보상 구조는,
    상기 PCB의 적어도 하나의 금속화 층에 위치한 적어도 하나의 연장된 교차 지형 커패시터를 포함하는 것을 특징으로 하는 누화를 줄이기 위한 접속기.
  24. 제 23 항에 있어서, 상기 제 1 보상 구조는,
    적어도 하나의 교차 지형 커패시터 또는 적어도 하나의 평행판 커패시터를 포함하는 것을 특징으로 하는 누화를 줄이기 위한 접속기.
  25. 제 23 항에 있어서, 상기 적어도 하나의 연장된 교차 지형 커패시터는,
    포개지고 연장된 교차 지형 커패시터인 것을 특징으로 하는 누화를 줄이기 위한 접속기.
  26. 제 25 항에 있어서, 상기 제 1 보상 구조는,
    적어도 하나의 교차 지형 커패시터 또는 적어도 하나의 평행판 커패시터를 포함하는 것을 특징으로 하는 누화를 줄이기 위한 접속기.
  27. 제 18 항에 있어서, 상기 직렬 인덕터-커패시터 결합의 적어도 하나의 커패시터는,
    상기 PCB의 적어도 하나의 금속화 층에 위치한 적어도 하나의 연장된 교차 지형 커패시터인 것을 특징으로 하는 누화를 줄이기 위한 접속기.
  28. 제 27 항에 있어서, 상기 제 1 보상 구조는,
    적어도 하나의 교차 지형 커패시터 또는 적어도 하나의 평행판 커패시터를 포함하는 것을 특징으로 하는 누화를 줄이기 위한 접속기.
  29. 제 27 항에 있어서, 상기 적어도 하나의 연장된 교차 지형 커패시터는,
    포개지고 연장된 교차 지형 커패시터인 것을 특징으로 하는 누화를 줄이기 위한 접속기.
  30. 제 29 항에 있어서, 상기 제 1 보상 구조는,
    적어도 하나의 교차 지형 커패시터 또는 적어도 하나의 평행판 커패시터를 포함하는 것을 특징으로 하는 누화를 줄이기 위한 접속기.
  31. 제 17 항에 있어서, 상기 제 2 보상 구조는,
    상기 PCB의 적어도 하나의 금속화 층에 위치한 적어도 하나의 개방 회로 전송 선로를 포함하는 것을 특징으로 하는 누화를 줄이기 위한 접속기.
  32. 제 31 항에 있어서, 상기 제 1 보상 구조는,
    적어도 하나의 교차 지형 커패시터 또는 적어도 하나의 평행판 커패시터를 포함하는 것을 특징으로 하는 누화를 줄이기 위한 접속기.
  33. 인쇄 회로 기판(Printed Circuit Board; 이하 'PCB')의 제 1 단 영역에 위치한 상기 PCB의 적어도 하나의 금속화 층에 제공되는 보상부와,
    주파수가 증가함에 따라 보상 커패시터 용량을 증가하기 위하여, 상기 PCB의 제 2 단 영역에 제공되는 수단을 포함하여 이루어지는 다수의 기층과 상기 기층 사이에 위치한 다수의 금속화 층으로 이루어진 PCB에서 누화를 줄이기 위한 구조.
  34. 제 2 항에 있어서, 상기 제 2 보상 구조에 있는 상기 인덕터와 직렬로 연결된 상기 적어도 하나의 커패시터는,
    적어도 하나의 평행판 커패시터인 것을 특징으로 하는 PCB에서 누화를 줄이기 위한 회로 구조.
  35. 제 18 항에 있어서, 상기 제 2 보상 구조에 있는 상기 인덕터와 직렬로 연결된 상기 적어도 하나의 커패시터는,
    적어도 하나의 평행판 커패시터인 것을 특징으로 하는 누화를 줄이기 위한 접속기.
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