KR20060036110A - 다중 전압 저장 시스템을 위한 바이패스를 갖는 전압조정기 - Google Patents

다중 전압 저장 시스템을 위한 바이패스를 갖는 전압조정기 Download PDF

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Abstract

호스트 디바이스에 의해 공급되는 전압이 주변 디바이스의 동작에 필요한 전압 또는 그 보다 높은 전압인 경우 그 주변 디바이스에 전력을 공급하기 위한 시스템 및 방법이 개시된다. 메모리 시스템은 전압 조정기를 포함하는 바, 이 전압 조정기는 입력과, 출력과, 그리고 출력에 대해 입력을 쇼트시키는 바이패스를 포함한다. 전압 검출기는 조정기와 통신한다. 호스트 디바이스에 의해 발생되는 신호(이는 호스트의 파워업이 완료되었음을 나타낸다)에 응답하여 동작가능한 바이패스 인에이블 신호는 바이패스 요소에 결합된다. 메모리 시스템에서 전압 조정기를 동작시키는 방법은, 입력 및 출력을 갖고, 출력에 대해 입력을 쇼트시키는 바이패스를 포함하는 을 갖는 전압 조정기를 제공하는 단계와; 호스트 디바이스의 파워업 이전에 바이패스를 오프로 설정하는 단계와; 호스트 디바이스로부터의 파워업 완료 신호에 응답하여, 호스트에 의해 공급되는 전력을 결정하는 단계와; 그리고 호스트에 의해 공급되는 전력이 임계 동작 전압 미만일 경우, 바이패스를 인에이블시키는 단계를 포함한다.
전압 조정기, 스텝 다운, 바이패스, 호스트 디바이스, 파워업

Description

다중 전압 저장 시스템을 위한 바이패스를 갖는 전압 조정기{VOLTAGE REGULATOR WITH BYPASS FOR MULTI-VOLTAGE STORAGE SYSTEM}
본 발명은 다중 전압 공급 애플리케이션, 특히 메모리 시스템 등의 주변 디바이스에 있어서의 전압 조정에 관한 것이다.
비휘발성 반도체 메모리는, 셀방식 전화, 디지털 카메라, 개인 휴대 단말기, 이동 계산 디바이스, 비 이동 계산 디바이스, 오디오 및 비디오 플레이어, 및 기타 기구들을 포함한 복수의 용도에 대해 대중적이다. 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM) 및 플래시 메모리는 그 중에서 가장 대중적인 비휘발성 반도체 메모리 타입이다.
전형적인 애플리케이션은 메모리 카드 시스템에 메모리 카드(이는 호스트 디바이스에 삽입된다) 등의 1개 이상의 저장 요소들의 어레이를 제공하는 것을 포함한다. EEPROM 및 플래시 메모리는 모두 저장 요소들의 어레이를 이용하여 요소 마다 1개 또는 그 이상의 데이터 비트를 저장한다. 각 요소는 일반적으로 플로팅 게이트를 포함하는 바, 이는 채널 영역 및 반도체 기판의 윗쪽에 위치하여 이들로부터 절연된다. 플로팅 게이트는 소스 영역과 드레인 영역 사이에 위치한다. 제어 게이트가 플로팅 게이트 윗쪽에 제공되어 이 플로팅 게이트로부터 절연된다. 각 메모 리 트랜지스터의 임계 전압은 플로팅 게이트 상에 보유되는 전하의 양에 의해 제어된다. 즉, 그 소스 기입(source entering) 사이에서 전도를 가능하기 위해 트랜지스터가 턴온되기 전에 제어 게이트에 인가되어야 하는 최소 전압량은 플로팅 게이트 상의 전하의 레벨에 의해 제어된다. 많은 EEPROM 및 플래시 메모리는 2종류의 전하를 저장하는 데에 이용되는 플로팅 게이트를 가지며, 이에 따라 메모리 셀은 2 상태 사이에서 프로그램/소거될 수 있다. 이러한 메모리 셀은 1 바이트의 데이터를 저장한다. 기타의 EEPROM 및 플래시 메모리 셀은 복수 종류의 전하를 저장하며, 이에 따라 이러한 메모리 셀은 복수 상태를 저장하도록 프로그램될 수 있다. 이러한 메모리 셀은 복수 바이트의 데이터를 저장한다.
프로세싱 기술의 개선에 의해, 트랜지스터 디바이스의 크기는 더욱 작아졌다. 이는 또한, 트랜지스터 기술의 각각의 연속적인 세대에 있어서의 전원 전압 요건을 보다 낮추었다. 예를 들어, 0.25 미크론 프로세스 디바이스는 약 2.5V의 전압에서 동작하고, 0.18 미크론 프로세스는 1.8V(+/- 10%)의 전원 전압을 이용하고, 0.15 미크론 프로세스는 1.5V(+/- 10%)의 전원 전압을 이용하고, 0.13 미크론 기술은 1.2V(+/- 10%)의 전원 전압을 이용하는 등등이다.
불행히도, 모든 호스트 디바이스가 이러한 기술에 의해 요구되는 필수 전력을 공급하는 것은 아니다. 예를 들어, 보다 구식의 호스트는 단지 1.8V 만을 필요로 하는 메모리 시스템에 3V를 공급할 수 있다. 따라서, 보다 새로운 기술에 의해 구성된 메모리 디바이스들은, 자신들이 이용되는 호스트 디바이스가 레거시 제품(legacy product)과 함께 이용되는 보다 높은 전압을 공급하게 될 가능성을 고려해 야 한다. 이에 따라, 전력 레벨 검출 및 전압 조정 기술을 이용하여 메모리 디바이스에 대한 정확한 전압을 제공한다.
다른 고려사항은, 디바이스로부터 실체적인 전류가 유도될 때, 대부분의 조정기들이 상당한 전압 강하를 야기한다는 것이다. 레거시 전압을 낮추도록 설계된 전압 조정기는, 기대 전압 보다 낮은 전압이 입력에 공급되는 경우 전류 강하를 경험할 것이다. 예를 들어, 통상적인 전압 조정기에 있어서, 3V 호스트는 1.8V 디바이스에 대한 높은 전류를 공급하기 위한 충분한 헤드룸(head room)을 갖지만, 1.8V 호스트는 1.8V 디바이스에 대해 낮은 강하를 가지며 높은 전류를 공급할 수 없고, 출력은 너무 낮을 것이다.
개략적으로 설명하여, 본 발명은 호스트 디바이스에 의해 공급되는 전압이 주변 디바이스의 동작에 필요한 전압 또는 그 보다 높은 전압인 경우 그 주변 디바이스에 전력을 공급하기 위한 시스템 및 방법에 관한 것이다.
일 양상에서, 본 발명은 전압을 공급하는 호스트 디바이스에 대한 제어 경로를 포함하는 메모리 시스템이다. 이 시스템은 전압 조정기를 포함하는 바, 이 전압 조정기는 입력과, 출력과, 그리고 출력에 대해 입력을 쇼트(short)시키는 바이패스를 포함한다. 또한, 조정기와 통신하는 전압 검출기가 제공된다. 호스트 디바이스에 의해 발생되는 신호(이는 호스트의 파워업이 완료되었음을 나타낸다)에 응답하여 동작가능한 바이패스 인에이블 신호가 바이패스 요소에 결합된다.
다른 양상에서, 본 발명은 메모리 시스템에 있어서 전압 조정기를 동작시키는 방법을 포함한다. 본 양상에 있어서, 이 방법은 입력 및 출력을 갖고, 출력에 대해 입력을 쇼트시키는 바이패스를 포함하는 전압 조정기를 제공하는 단계와; 호스트 디바이스의 파워업 이전에 바이패스를 오프로 설정하는 단계와; 호스트 디바이스로부터의 파워업 완료 신호에 응답하여, 호스트에 의해 공급되는 전력을 결정하는 단계와; 그리고 호스트에 의해 공급되는 전력이 임계 동작 전압 미만일 경우, 바이패스를 인에이블시키는 단계를 포함한다.
또 다른 양상에서, 본 발명은 전압 조정기 회로를 포함하는 호스트 시스템에 대한 주변 디바이스를 포함한다. 이 디바이스는, 입력, 출력 및 출력에 대해 입력을 선택적으로 쇼트시키도록 결합된 바이패스 요소를 갖는 전압 조정기를 포함한다. 바이패스 요소에 결합되어 호스트 시스템의 파워업 완료 신호에 응답하는 바이패스 제어 신호가 제공된다. 바이패스 제어 신호는, 호스트에 의해 제공되는 전압이 임계 레벨 미만일 때 바이패스 요소를 인에이블시킨다.
또 다른 양상에 있어서, 본 발명은 메모리 시스템을 포함한다. 이 시스템은 제어기, 메모리 어레이 및 전압 조정기를 포함한다. 조정기는, 바이패스 제어 신호에 응답하는, 입력과 출력 사이의 쇼팅 요소를 갖는다. 바이패스 제어 회로는 호스트 시스템 파워업 완료 신호에 응답하여 제어기에 의해 제공되어, 호스트에 의해 제공되는 호스트 전원 전압이 임계 레벨 미만일 때에 바이패스 요소를 인에이블시킨다.
본 발명의 상기 및 기타의 목적 및 장점은, 본 발명의 바람직한 실시예가 도면과 함께 설명되는 하기의 설명으로부터 보다 명확해질 것이다.
본 발명은 특정의 실시예들과 관련하여 설명된다. 본 발명의 기타의 목적, 특징 및 장점은 명세서 및 도면과 관련하여 명확해질 것이다.
도 1은 본 발명의 메모리 카드에 대한 호스트 시스템으로서 이용하기에 적절한 컴퓨터 시스템의 블록도이다.
도 2는 메모리 카드 아키텍쳐의 블록도이다.
도 3은 메모리 카드에 이용되는 통상적인 전압 조정기의 예를 나타내는 개략도이다.
도 4는 도 3의 전압 조정기에 대한 2개의 입력 전압에 있어서 출력 전압 대 부하 전류의 그래프이다.
도 5는 본 발명의 전압 조정기이다.
도 6은 본 발명의 다른 전압 조정기이다.
도 7은 본 발명의 전압 조정기를 동작시키는 하나의 방법을 나타내는 흐름도이다.
본 발명은 비휘발성 메모리 시스템에 이용하기에 적절하다. 상기 시스템은 셀방식 전화, 디지털 카메라, 개인 휴대 단말기, 이동 계산 디바이스, 비 이동 계산 디바이스 및 기타 디바이스 등의 임의수의 호스트 디바이스 타입과 함께 이용될 수 있다. 하나의 전형적인 호스트 디바이스는 컴퓨터 시스템이다. 이해될 사항으로서, 도 1에 나타낸 시스템은 예시적인 것으로서, 임의수의 디바이스들이, 디지털 카메라, 뮤직 플레이어, 컴퓨터 등을 포함하는, 메모리 카드에 대한 호스트로서 기능할 수 있다.
도 1은 본 발명의 여러 양상들이 통합될 수 있는 컴퓨터 시스템을 일반적으로 나타낸다. 전형적인 컴퓨터 시스템 아키텍쳐는, 랜덤 액세스의 주 시스템 메모리(120)와 (키보드, 모니터, 모뎀 등의) 적어도 1개 이상의 입/출력 디바이스(130)와 함께, 시스템 버스(170)에 연결된 마이크로프로세서(10)를 포함한다. 일반적으로, 시스템 버스(170)에는 또한 1개 이상의 비휘발성 저장 시스템이 결합된다. 전형적으로, 이러한 메모리는 디스크 드라이브이며, 그 위에 저장되는 데이터는 현재의 처리에 이용하기 위해 시스템 휘발성 메모리(120) 내에서 검색되며, 용이하게 추가, 교환 또는 변경될 수 있다.
저장 메모리 시스템(200) 또한 시스템 버스(170)에 결합되는 것으로 나타나있다. 시스템(200)은 메모리 제어기(140)(이는 컴퓨터 시스템 버스(170)에 연결된다) 및 메모리 어레이(160)(이는 EEPROM 집적 회로 칩으로 이루어질 수 있다)로 구성된다. 데이터 및 명령은 제어기(140)로부터 주로 데이터 라인(150)을 통해 메모리 어레이(160)에 전달된다. 제어기(140)와 어레이(160) 사이의 기타의 제어 및 상태 회로는 도 2에 나타나있다. 제어기(140)는 주로 단일 집적 회로 칩 상에 형성되는 것이 바람직하다. 메모리 어레이(160)는 복수의 EEPROM 집적 회로 칩을 포함할 수 있다.
도 2는 예시적인 메모리 시스템의 보다 상세한 블록도이다. 도 2에 나타낸 아키텍쳐는 멀티미디어 카드(MMC) 시스템에 대해 이용되는 것과 유사하다. 하지만, 이해될 사항으로서, 본 발명은 MMC 아키텍쳐를 이용하는 메모리 시스템으로 제한되지 않고, 주변 디바이스의 요소들에 의해 요구되는 동작 전압이 고정되지만, 호스트 디바이스의 전원 전압은 요구되는 동작 전압 또는 그 보다 높은 전압이 될 수 있는 임의의 응용에 적용될 수 있다. 이는 PC 카드, 컴팩트 플래시 카드, 시큐어 디지털 카드, 스마트 미디어 및 메모리 스틱 디바이스 등의 메모리 시스템을 포함한다.
메모리 시스템(200)에 있어서, 도 1의 메모리 시스템 버스의 다양한 라인들은 커넥터를 통해 컴퓨터 시스템의 나머지 부분과 접속하기 위한 카드의 접속 핀들에서 종결된다. 도 2의 블록도에서, 메모리 카드(200)는 버스(240)에 의해 호스트 시스템(275)에 결합될 것이다. 이 버스는 메모리 카드(200)에 직접 결합되는 복수의 신호들을 포함한다. 멀티미디어 카드(MMC) 사양에서는, 7개의 핀이 이용된다. 컴팩트 플래시(CF) 사양에서는, 50개의 핀이 이용된다. 기타의 메모리 시스템 기술들은 다양한 형태의 커넥터들을 이용하지만, 이들 모두는 대개 주변 메모리 시스템에 동작 전압을 공급한다.
도 2에는, 호스트에 의해 제공되는 신호들중 단지 4개 만이 나타나있다. 즉, 커맨드 응답 신호(CMD), 클럭 신호(CLK) 및 데이터 신호(DAT)가 호스트(275)로부터 인터페이스 드라이버(220)에 제공된다. 또한, 호스트(275)에 의해 전원 전압(VDD)이 제공되는 것으로 나타나있다. 인터페이스 드라이버(220)는 제어기(140)와 통신한다. 제어기(140)가 일련의 저장 레지스터들(210)에 결합된다.
커맨드 신호는 카드 초기화 및 데이터 전송 커맨드에 대해 이용되는 양방향성 커맨드 채널이다. 커맨드 신호는 2개의 동작 모드, 즉 초기화 모드에 대한 오픈 드레인(open-drain) 및 고속 커맨드 전송을 위한 푸쉬풀(push-pull)을 갖는다. 커맨드들은 멀티미디어 카드 버스 마스터로부터 카드에 전송되고, 카드로부터 호스트(275)에 응답이 전송된다. 데이터 신호는 양방향성 데이터 채널이다. 데이터 신호는 푸쉬 풀 방식으로 동작한다. 호스트(275)로부터 카드(200)로의 2개의 추가적인 전원 전압 접지 신호 및 예약 신호(reserved signal)가 MMC 카드의 7개의 핀들을 구성한다. 이해될 사항으로서, 임의수의 별개의 저장 카드(200)가 본 발명의 시스템에 이용될 수 있다.
레지스터(210)는 제어기(140)에 대한 정보를 저장한다. MMC 사양에서는, 5개의 레지스터들이 정의되는 바, 카드의 VDD 전압 프로파일을 저장하는 동작 조건 레지스터(OCR) 및 확장된 동작 조건에 대한 최대 성능을 개선하는 데에 이용될 수 있는 드라이버 스테이지 레지스터(DSR)를 포함한다.
제어기(140)는 메모리 코어 인터페이스(230)를 경유하여 메모리 어레이(160)와 통신하여, 어레이로부터 데이터를 판독하고 어레이에 데이터를 기록한다. 본 발명에 따르면 임의수의 다른 타입의 어레이, 제어기 인터페이스 및 레지스터가 이용될 수 있고, 이러한 타입의 메모리 시스템의 동작은 문서로 잘 기록되어 있다.
도 2에는 또한 전압 검출기 및 조정기 회로(250)가 나타나있다. 본 발명의 검출기 및 조정기(250)는, 호스트 전압에 상관없이, 메모리 카드(200)를 동작시키 기 위한 정확한 전압이 카드에 확실하게 공급될 수 있게 한다.
도 3은 표준 전압 조정기(300)를 나타낸다. 전압 조정기(300)는 비교기(310), PMOS 트랜지스터(P1) 및 레지스터(R1 및 R2)를 포함한다. 기준 전압에 의해, 전원 전압(VDD)이 트랜지스터(P1)이 소스로부터 트랜지스터(P1)의 드레인으로 흐르고, 디바이스의 출력(OUT)은 출력에서 요구되는 전원 전압으로 조정된다. 당업계에 잘 알려져있는 바와 같이, 전압 조정기(300)는 출력 전압(OUT)을 설정하기 위해 정확한 기준 전압(VREF)을 이용하여 정확한 전압을 유지한다. 증폭기(310) 등의 자동 제어기는 제어 요소(P1)의 구동을 조정하는 데에 이용된다. 저항(R1 및 R2)은 비교기의 음 입력에 대해 조정기 출력의 일부를 공급한다. 비교기는, 잘 알려진 기술을 이용하여 전압이 기준 전압과 관련되도록 트랜지스터(P1)에 대한 구동을 조정한다.
입력 전압(VDD)이 기대치 보다 상당히 작은 경우 도 3의 전압 조정기를 이용하게 되면 문제가 발생한다. 전압 조정기(300)는, 1.8V의 목표 조정 전압에 대해, 기대되는 보다 높은 전압, 예를 들어 3V에 대해서는 정확하게 동작하지만, 전압 입력이 훨씬 낮을 경우, 예를 들어 1.8V일 경우에는, 충분한 전류를 공급하는 데에 실패할 것이다.
이것은, 도 3의 전압 조정기에 있어서 2개의 전원 전압(VDD=3V 및 VDD=1.8V)에 대한 전압 출력(VO) 대 부하 전류(Iload)의 그래프인 도 4에 예시되어 있다. 상기 주목한 바와 같이, 1.8V 디바이스에 대한 공칭 동작 전압은 도 4의 수직 스케일 상의 대시 라인으로 나타낸 1.65V이다. 3V의 전원 전압(VDD)에 있어서, 도 3의 전압 조정기의 출력 전류는 디바이스를 동작시키기 위해 요구되는 최소 전류를 충족시키기에 충분하고, 출력 전압은 여전히 그 디바이스를 동작시키는 데에 필요한 임계치 이상이다. 전압 입력(VDD)이 1.8V로 변경되면, 성능 곡선은 극적으로 강하되고, 출력 전류는, 예를 들어 10 밀리 암페어로 상당히 강하된다. 이 경우, 전원 전압은 메모리 시스템에 전력을 공급하기에 불충분하다.
도 5는 본 발명에 이용하기에 적절한 전압 조정기의 제 1 실시예를 나타낸다. 도 4에서 설명한 것과 동일한 특징을 갖는 요소들은 동일한 방식으로 번호를 부여하였다.
도 5에 나타낸 바와 같이, 바이패스 트랜지스터(P2)가 도 3의 구성에 부가되었다. 바이패스 요소(P2) 이외의 도 5에 나타낸 조정기의 요소들은 예시적인 것이다. 이해될 사항으로서, 조정기의 출력에 대해 전원 전압을 조정하는 데에 이용되는 특정의 회로는 본 발명에 중요하지 않다. 하기의 설명으로부터 이해될 수 있는 바와 같이, 임의의 조정기 구성에 있어서 출력에 대해 입력에서의 전원 전압을 쇼트시키는 능력을 이용하여 본 발명을 구현한다.
전압 조정기(500)는, 호스트가 메모리 시스템(또는 기타 주변 디바이스)에 직접 전력을 공급하기에 충분한 전원 전압을 공급하도록, 그리고 호스트가 메모리 시스템에 의해 요구되는 것 보다 높은 레거시 전원 전압을 제공하도록, 입력 전압 의 변화를 가능하게 한다. 도 5에는 또한 평활 캐패시터(C1)가 나타나있는 바, 이는 1.8V 범위에서 동작하는 값들에 대해, 약 1 마이크로 패러드의 값을 가질 수 있다. 제어기(160)의 지시하에서, BYPSS 신호를 인가하게 되면, 바이패스 트랜지스터는 VDD와 출력 간의 입력 전압을 쇼트시킨다. 따라서, 입력 전압이 메모리 시스템을 동작시키기에 충분한 경우에는, 바이패스가 인에이블되며, 전압은 출력에 직접 제공된다. 전압이 상당히 더 높은 경우, 전압 조정기는 통상적으로 출력에 공급되는 전압을 감소시키도록 동작할 수 있다.
도 5에는 또한 검출기 회로(550)가 나타나있는 바, 이는 저전압 검출 비교기(510), 및 제어기(140)에 의해 판독될 수 있는 출력 신호를 제공하는 샘플링 논리(520)를 포함한다. 저전압 비교기(510)는 출력 신호를 제공하는 바, 이 출력 신호는 메모리 카드에 대한 VDD 입력이 소정의 임계 전압(VTH) 미만일 때에 하이이다. 이러한 논리는, 도 5의 전압 조정기(500) 및 도 6의 전압 조정기(600)와 함께, 본 발명에 있어서 전압 조정을 제어하는 데에 이용된다. 상기 논리는, 공급되는 전압이 보다 높은 전압의 레거시 디바이스의 것인지, 아니면 메모리 시스템의 요구되는 전원 전압인지를 결정한다.
도 6은 도 5에 나타낸 전압 조정기에 대한 대안적인 실시예를 나타낸다. 도 6에는, 추가적인 트랜지스터들(P4, P5 및 P3)이 나타나있다. 이러한 추가적인 트랜지스터들은, VDD와 출력 사이의 쇼팅 경로에 3개의 모든 트랜지스터를 결합함으로써 VDD와 출력을 확실하게 쇼트시킬 수 있다는 것을 보장하기 위한 대안을 제시하기 위 해 나타낸 것이다. 또한, 추가적인 저항(R3)이 제공됨으로써, 비교기(310)에 되돌려지는 전압 피드백은, 조정기가 출력에 복수의 적절한 전원 전압들중 임의의 것을 제공하도록 선택될 수 있다. 서로 다른 피드백 전압을 인가함으로써, 도 6의 전압 조정기는 복수의 가변 전압 설정에 대해 적응될 수 있다. 예를 들어, 도 6의 조정기는 1.8V 또는 1.2V로 비교기(310)에 되돌려지는 부분적인 전압을 나타낸다. 다양한 입력 전압을 감소시키기 위한 도 5 및 6의 조정기의 구성에 대한 변형이 당업자에게 명백할 것이다.
도 7은 본 발명에 따라 도 5 또는 6의 전압 조정기를 동작시키는 방법을 나타낸다. 일반적으로, 이 방법은 전원 전압이 하이인 것으로 가정하며, 이러한 가정에 기초하여 호스트가 파워업됨으로써, 이러한 단계 동안 바이패스 디바이스는 디스에이블된다. 호스트로부터의 제어 신호는 파워업 완료를 나타내는 데에 이용되고, 샘플링 논리의 출력은 BYPASS 신호를 구현할 것인 지의 여부를 결정하는 데에 이용된다.
예를 들어, 1.8V에서 동작가능한 메모리 시스템이 이용된다고 가정하자. 시스템에 부착할 때, 이 시스템은 전원 전압이 1.8V인지, 아니면 그 이상인지를 인식하지 못한다. 먼저, 단계(710)에서, 3V 보다 높은 동작의 경우에 대해 메모리 어레이가 손상되지 않도록 보장하기 위해, 제어기는 트랜지스터(P2)의 바이패스를 디스에이블되도록 설정한다. 호스트 디바이스가 파워업되면, 시간에 따라 그 호스트 전력의 램프는 크게 달라질 수 있다. 이 램프는 상당히 가파르게 되어 급속한 파워업을 나타내거나, 시간에 대해 보다 길어질 수 있다.
다음으로, 단계(720)에서, 바이패스가 오프로 세트되었기 때문에, 제어기는 호스트 디바이스로부터 파워업이 완료되었다는 표시기 신호를 기다린다. 일 실시예에서, 임계 전압은 2.4V로서, 1.8V +/- 10% 동작 또는 3.0V +/- 동작 사이를 구별한다. 다른 실시예에서, 디바이스가 MMC 카드인 경우, 이 신호는 CMD0 또는 CMD1이 될 수 있는 바, 이들은 호스트에 의해 MMC 카드에 전송되는 최초의 2개의 커맨드로서, 일반적으로 모든 카드들을 아이들 상태로 리셋시키고 동작 상태를 요구 및 확인하는 데에 이용된다. 다른 기술에 있어서, 호스트 디바이스의 파워업의 완료를 나타내는 임의의 최초 신호, 특히 그 목적을 위해 설계되거나 또는 그 특성에 의해 완료를 나타내는 임의의 최초 신호가 표시자 신호로서 이용될 수 있다.
다음으로, 단계(730)에서, 호스트 디바이스로부터 파워업 신호를 수신하면, 샘플링 논리(520)는 저전압 비교기(510)의 출력을 테스트한다. 비교기(501)의 출력이 하이이면, 이는 임계 전압(Vth) 미만의 전압이 존재함을 나타낸다. 출력이 로우이면, VDD 입력이 임계 전압을 초과하여, 보다 높은 전압을 나타낸다.
단계(740)에서, 전압이 LV 비교기 전압에 대한 임계치 미만이면, 비교기의 출력은 하이가 되고, 단계(760)에서 바이패스가 턴온된다. 출력이 로우이면, 단계(750)에서 바이패스는 오프로 설정된다.
바이패스 모드에 있을 때, 대부분의 메모리 카드는 과전압 보호(over voltage protection)를 제공하여, 이후 고전압이 공급될 때 마다 임의의 액티브한 바이패스 디바이스를 디스에이블시킨다. 이는, 사용자가 MMC 프로토콜에서 요구되 는 통상적인 파워 다운 리셋을 이용하지 않으면서, 예를 들어 1.8V로부터 3.0V까지 전원 전압을 변경하는 경우, 메모리 코어를 보호한다.
통상적으로, 많은 디바이스에 있어서, 최대 내부 전압은 메모리 코어에 대해 신뢰성 문제를 야기하지 않도록 제한된다. C1에 대해 충분한 캐패시턴스를 이용하게 되면, 전원 전압의 램프 속도에 대한 어떠한 제한도 요구되지 않는다.
저저압 비교기(510)의 출력이 하이인 경우, 조정기는 전력을 절약하기 위해 제어기 내의 펌웨어에 의해 이후 셧오프될 수 있다.
마지막으로, 단계(770)에서, 바이패스 제어는 본원에서 설명되는 메모리 시스템에서 통상적으로 발견되는 과전압 보호로 전환(transfer)된다.
본 발명의 상기 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 이는 철저하게 규명된 것으로서 또는 본 발명을 개시된 정확한 형태로 한정하는 것으로서 의도되지 않는다. 상기 교시에 비추어 많은 수정 및 변경이 가능하다. 개시된 실시예들은, 본 발명의 원리 및 그 실제적인 응용을 가장 잘 설명함으로써, 당업자로 하여금 다양한 실시예들에서 그리고 고려되는 특정 용도에 적절한 다양한 수정들에 대해 본 발명을 가장 잘 이용할 수 있게 하도록 선택되었다. 본 발명의 범위는 첨부된 청구항에 의해 규정되는 것으로 의도된다.

Claims (36)

  1. 전압을 공급하는 호스트 디바이스에 대한 제어 경로를 포함하는 메모리 시스템으로서,
    입력, 출력, 및 상기 출력에 대해 상기 입력을 쇼트시키는 바이패스를 포함하는 전압 조정기와;
    상기 조정기와 통신하는 전압 검출기와; 그리고
    상기 호스트 디바이스에 의해 발생되는 신호-이는 상기 호스트의 파워업이 완료되었음을 나타낸다-에 응답하여 동작하는 바이패스 인에이블 신호를 포함하는 것을 특징으로 하는 전압을 공급하는 호스트 디바이스에 대한 제어 경로를 포함하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 호스트 전원 전압을 나타내는 신호를 출력하는 전압 검출기를 더 포함하는 것을 특징으로 하는 전압을 공급하는 호스트 디바이스에 대한 제어 경로를 포함하는 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 바이패스는 적어도 1개의 트랜지스터인 것을 특징으로 하는 전압을 공급하는 호스트 디바이스에 대한 제어 경로를 포함하는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 바이패스는 복수의 트랜지스터를 포함하는 것을 특징으로 하는 전압을 공급하는 호스트 디바이스에 대한 제어 경로를 포함하는 메모리 시스템.
  5. 제 3 항에 있어서,
    상기 바이패스 인에이블 신호는 상기 제어기에 의해 상기 트랜지스터의 게이트에 제공되는 것을 특징으로 하는 전압을 공급하는 호스트 디바이스에 대한 제어 경로를 포함하는 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 호스트 디바이스에 의해 발생되는 신호는 상기 메모리 시스템에 대한 커맨드 신호인 것을 특징으로 하는 전압을 공급하는 호스트 디바이스에 대한 제어 경로를 포함하는 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 메모리 시스템은 멀티미디어 카드인 것을 특징으로 하는 전압을 공급하는 호스트 디바이스에 대한 제어 경로를 포함하는 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 메모리 시스템은 멀티미디어 카드이고, 상기 호스트 디바이스에 의해 발생되는 신호는 커맨드 신호인 것을 특징으로 하는 전압을 공급하는 호스트 디바이스에 대한 제어 경로를 포함하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 커맨드 신호는 CMD0 또는 CMD1인 것을 특징으로 하는 전압을 공급하는 호스트 디바이스에 대한 제어 경로를 포함하는 메모리 시스템.
  10. 제 1 항에 있어서,
    상기 호스트에 의해 발생되는 신호는 상기 호스트 디바이스의 파워업이 완료되었음을 나타내는 신호인 것을 특징으로 하는 전압을 공급하는 호스트 디바이스에 대한 제어 경로를 포함하는 메모리 시스템.
  11. 제 1 항에 있어서,
    상기 메모리 시스템은 pc 카드인 것을 특징으로 하는 전압을 공급하는 호스트 디바이스에 대한 제어 경로를 포함하는 메모리 시스템.
  12. 제 1 항에 있어서,
    상기 메모리 시스템은 컴팩트 플래시 카드인 것을 특징으로 하는 전압을 공급하는 호스트 디바이스에 대한 제어 경로를 포함하는 메모리 시스템.
  13. 제 1 항에 있어서,
    상기 메모리 시스템은 시큐어 디지털 카드인 것을 특징으로 하는 전압을 공급하는 호스트 디바이스에 대한 제어 경로를 포함하는 메모리 시스템.
  14. 제 1 항에 있어서,
    상기 메모리 시스템은 스마트 미디어 카드인 것을 특징으로 하는 전압을 공급하는 호스트 디바이스에 대한 제어 경로를 포함하는 메모리 시스템.
  15. 제 1 항에 있어서,
    상기 메모리 시스템은 메모리 스틱인 것을 특징으로 하는 전압을 공급하는 호스트 디바이스에 대한 제어 경로를 포함하는 메모리 시스템.
  16. 메모리 시스템에 있어서 전압 조정기를 동작시키는 방법으로서,
    입력 및 출력을 갖고, 상기 출력에 대해 상기 입력을 쇼트시키는 조정기 바이패스를 포함하는 전압 조정기를 제공하는 단계와;
    호스트 디바이스의 파워업 이전에 상기 바이패스를 오프로 설정하는 단계와;
    상기 호스트 디바이스로부터의 파워업 완료 신호에 응답하여, 상기 호스트에 의해 공급되는 전력을 결정하는 단계와; 그리고
    상기 전력이 임계 동작 전압 미만일 경우, 상기 바이패스를 인에이블시키는 단계를 포함하는 것을 특징으로 하는 메모리 시스템에 있어서 전압 조정기를 동작시키는 방법.
  17. 제 16 항에 있어서,
    상기 바이패스는 트랜지스터이고, 상기 바이패스를 오프로 설정하는 단계는 상기 트랜지스터의 게이트에 신호를 제공하는 것을 포함하는 것을 특징으로 하는 메모리 시스템에 있어서 전압 조정기를 동작시키는 방법.
  18. 제 17 항에 있어서,
    상기 바이패스는 복수의 트랜지스터를 포함하고, 상기 바이패스를 인에이블시키는 단계는 상기 복수의 트랜지스터의 각 게이트에 인에이블 신호를 인가하는 것을 포함하는 것을 특징으로 하는 메모리 시스템에 있어서 전압 조정기를 동작시키는 방법.
  19. 제 17 항에 있어서,
    상기 파워업 완료 신호는 상기 호스트로부터의 커맨드 신호인 것을 특징으로 하는 메모리 시스템에 있어서 전압 조정기를 동작시키는 방법.
  20. 제 19 항에 있어서,
    상기 커맨드 신호는 멀티미디어 카드에 대한 CMD0 또는 CMD1인 것을 특징으 로 하는 메모리 시스템에 있어서 전압 조정기를 동작시키는 방법.
  21. 제 17 항에 있어서,
    상기 임계 전압은 2.7V 미만인 것을 특징으로 하는 메모리 시스템에 있어서 전압 조정기를 동작시키는 방법.
  22. 제 17 항에 있어서,
    상기 임계 전압은 2.0V 미만인 것을 특징으로 하는 메모리 시스템에 있어서 전압 조정기를 동작시키는 방법.
  23. 제 17 항에 있어서,
    상기 임계 전압은 1.65V 미만인 것을 특징으로 하는 메모리 시스템에 있어서 전압 조정기를 동작시키는 방법.
  24. 제 17 항에 있어서,
    상기 임계 전압은 1.3V 미만인 것을 특징으로 하는 메모리 시스템에 있어서 전압 조정기를 동작시키는 방법.
  25. 전압 조정기 회로를 포함하는 호스트 시스템에 대한 주변 디바이스로서,
    입력 및 출력을 갖는 전압 조정기와;
    상기 출력에 대해 상기 입력을 선택적으로 쇼트시키도록 결합된 바이패스 요소와; 그리고
    상기 바이패스 요소에 결합되어, 호스트 시스템 파워업 완료 신호에 응답하는 바이패스 제어 신호를 포함하며, 상기 바이패스 제어 신호는 상기 호스트에 의해 제공되는 전압이 임계 레벨 미만일 때 상기 바이패스 요소를 인에이블시키는 것을 특징으로 하는 전압 조정기 회로를 포함하는 호스트 시스템에 대한 주변 디바이스.
  26. 제 25 항에 있어서,
    상기 조정기는 상기 파워업 완료 신호에 응답하는 검출기를 포함하는 것을 특징으로 하는 전압 조정기 회로를 포함하는 호스트 시스템에 대한 주변 디바이스.
  27. 제 26 항에 있어서,
    상기 검출기는, 상기 호스트에 의해 제공되는 전압이 임계치 이상일 때에는 제 1 신호를 출력하고, 상기 호스트에 의해 제공되는 전압이 임계치 미만일 때에는 제 2 신호를 출력하는 것을 특징으로 하는 전압 조정기 회로를 포함하는 호스트 시스템에 대한 주변 디바이스.
  28. 제 25 항에 있어서,
    상기 바이패스 요소는 적어도 1개의 p형 트랜지스터를 포함하는 것을 특징으 로 하는 전압 조정기 회로를 포함하는 호스트 시스템에 대한 주변 디바이스.
  29. 제 27 항에 있어서,
    상기 바이패스 제어 신호는 상기 적어도 1개의 트랜지스터의 게이트에 인가되는 것을 특징으로 하는 전압 조정기 회로를 포함하는 호스트 시스템에 대한 주변 디바이스.
  30. 제 27 항에 있어서,
    상기 바이패스 요소는 상기 호스트 디바이스의 파워업 동안 디스에이블되는 것을 특징으로 하는 전압 조정기 회로를 포함하는 호스트 시스템에 대한 주변 디바이스.
  31. 제 25 항에 있어서,
    상기 바이패스 제어 신호는 제어기에 의해 제공되는 것을 특징으로 하는 전압 조정기 회로를 포함하는 호스트 시스템에 대한 주변 디바이스.
  32. 멀티미디어 카드 메모리 디바이스에 있어서 전압 조정기를 동작시키는 방법으로서,
    입력 및 출력을 갖고, 상기 출력에 대해 상기 입력을 쇼트시키는 조정기 바이패스를 포함하는 전압 조정기를 제공하는 단계와;
    호스트 디바이스의 파워업 이전에 상기 바이패스를 오프로 설정하는 단계와;
    상기 호스트 디바이스로부터의 커맨드 신호에 응답하여, 상기 호스트에 의해 공급되는 전력을 결정하는 단계와; 그리고
    상기 전력이 임계 동작 전압 미만일 경우, 상기 바이패스를 인에이블시키는 단계를 포함하는 것을 특징으로 하는 멀티미디어 카드 메모리 디바이스에 있어서 전압 조정기를 동작시키는 방법.
  33. 제 19 항에 있어서,
    상기 커맨드 신호는 멀티미디어 카드에 대한 CMD0 또는 CMD1인 것을 특징으로 하는 메모리 시스템에 있어서 전압 조정기를 동작시키는 방법.
  34. 제어기와;
    메모리 어레이와; 그리고
    입력과 출력 사이의 쇼팅 요소-이는 바이패스 제어 신호에 응답한다-를 갖는 전압 조정기를 포함하며, 상기 바이패스 제어 신호는 호스트 시스템 파워업 완료 신호에 응답하여 상기 제어기에 의해 제공되어, 호스트에 의해 제공되는 호스트 전원 전압이 임계 레벨 미만일 때 상기 바이패스 요소를 인에이블시키는 것을 특징으로 하는 메모리 시스템.
  35. 제 34 항에 있어서,
    상기 호스트 전원 전압이 상기 임계 레벨 이상일 때, 상기 조정기는 상기 호스트 전원 전압 미만의 전압을 출력하는 것을 특징으로 하는 메모리 시스템.
  36. 제 35 항에 있어서,
    상기 호스트 전원 전압이 상기 임계 레벨 이상일 때, 상기 조정기는 적어도 제 1 출력 전압 또는 제 2 출력 전압을 출력하는 것을 특징으로 하는 메모리 시스템.
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100884235B1 (ko) * 2003-12-31 2009-02-17 삼성전자주식회사 불휘발성 메모리 카드
US7391193B2 (en) * 2005-01-25 2008-06-24 Sandisk Corporation Voltage regulator with bypass mode
JP4607608B2 (ja) * 2005-02-04 2011-01-05 株式会社東芝 半導体集積回路
US7864615B2 (en) * 2005-02-25 2011-01-04 Kingston Technology Corporation Flash memory controller utilizing multiple voltages and a method of use
KR100695421B1 (ko) * 2005-03-31 2007-03-15 주식회사 하이닉스반도체 반도체 메모리 소자의 내부전압 발생기
EP1929391B1 (en) * 2005-09-21 2010-06-23 Freescale Semiconductor, Inc. An integrated circuit and a method for selecting a voltage in an integrated circuit
DE102006017048B4 (de) * 2006-04-11 2014-01-23 Infineon Technologies Ag Verfahren und Vorrichtung zur Bereitstellung einer geregelten Spannung an einem Spannungsausgang
US8000134B2 (en) 2006-05-15 2011-08-16 Apple Inc. Off-die charge pump that supplies multiple flash devices
US7911834B2 (en) * 2006-05-15 2011-03-22 Apple Inc. Analog interface for a flash memory die
US7639542B2 (en) * 2006-05-15 2009-12-29 Apple Inc. Maintenance operations for multi-level data storage cells
US7852690B2 (en) * 2006-05-15 2010-12-14 Apple Inc. Multi-chip package for a flash memory
US7568135B2 (en) * 2006-05-15 2009-07-28 Apple Inc. Use of alternative value in cell detection
US7511646B2 (en) * 2006-05-15 2009-03-31 Apple Inc. Use of 8-bit or higher A/D for NAND cell value
US7639531B2 (en) * 2006-05-15 2009-12-29 Apple Inc. Dynamic cell bit resolution
US7701797B2 (en) * 2006-05-15 2010-04-20 Apple Inc. Two levels of voltage regulation supplied for logic and data programming voltage of a memory device
US7551486B2 (en) 2006-05-15 2009-06-23 Apple Inc. Iterative memory cell charging based on reference cell value
US7613043B2 (en) * 2006-05-15 2009-11-03 Apple Inc. Shifting reference values to account for voltage sag
KR100886630B1 (ko) * 2006-11-02 2009-03-09 주식회사 하이닉스반도체 반도체 소자의 지연 회로
US20080273391A1 (en) * 2007-05-04 2008-11-06 Microchip Technology Incorporated Regulator Bypass Start-Up in an Integrated Circuit Device
US7701184B2 (en) * 2007-08-10 2010-04-20 Micron Technology, Inc. Voltage protection circuit for thin oxide transistors, and memory device and processor-based system using same
CN101770275B (zh) * 2008-12-27 2013-11-06 鸿富锦精密工业（深圳）有限公司 内存电源效能提升的方法
US8289798B2 (en) * 2010-03-17 2012-10-16 International Business Machines Corporation Voltage regulator bypass in memory device
US9710031B2 (en) * 2010-12-30 2017-07-18 Silicon Laboratories Inc. Analog interface for a microprocessor-based device
US8629713B2 (en) 2012-05-29 2014-01-14 Freescale Semiconductor, Inc. System and method for controlling bypass of a voltage regulator
US9098101B2 (en) * 2012-10-16 2015-08-04 Sandisk Technologies Inc. Supply noise current control circuit in bypass mode
US9438036B2 (en) * 2013-03-14 2016-09-06 Cooper Technologies Company Systems and methods for bypassing a voltage regulator
US9323272B2 (en) * 2014-06-30 2016-04-26 Freescale Semiconductor, Inc. Integrated circuit with internal and external voltage regulators
US10310580B2 (en) * 2015-10-09 2019-06-04 Sandisk Technologies Llc Voltage level detection and analog circuit arrangements for memory systems
FR3080229A1 (fr) * 2018-04-17 2019-10-18 Stmicroelectronics S.R.L. Systeme d'alimentation
US10482979B1 (en) 2018-08-31 2019-11-19 Micron Technology, Inc. Capacitive voltage modifier for power management
US11340292B2 (en) 2019-07-09 2022-05-24 Stmicroelectronics International N.V. System and method for parallel testing of electronic device
US10996266B2 (en) 2019-08-09 2021-05-04 Stmicroelectronics International N.V. System and method for testing voltage monitors
US10877541B1 (en) * 2019-12-30 2020-12-29 Micron Technology, Inc. Power delivery timing for memory
CN114489202B (zh) * 2021-01-06 2024-03-29 台湾积体电路制造股份有限公司 电源供应产生器及其操作方法
DE102021106815B4 (de) 2021-01-06 2023-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Stromversorgungsgenerator und betriebsverfahren dafür
US11385666B1 (en) * 2021-06-04 2022-07-12 Cirrus Logic, Inc. Circuitry comprising a capacitor

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4373117A (en) 1980-11-03 1983-02-08 Universal Data Systems, Inc. DC to DC converter for line powered modem
JP2721151B2 (ja) 1986-04-01 1998-03-04 株式会社東芝 半導体集積回路装置
US4730122A (en) * 1986-09-18 1988-03-08 International Business Machines Corporation Power supply adapter systems
US5297097A (en) * 1988-06-17 1994-03-22 Hitachi Ltd. Large scale integrated circuit for low voltage operation
US7447069B1 (en) 1989-04-13 2008-11-04 Sandisk Corporation Flash EEprom system
US5184031A (en) * 1990-02-08 1993-02-02 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
JP2778199B2 (ja) 1990-04-27 1998-07-23 日本電気株式会社 内部降圧回路
JP2945508B2 (ja) * 1991-06-20 1999-09-06 三菱電機株式会社 半導体装置
JP2800502B2 (ja) 1991-10-15 1998-09-21 日本電気株式会社 半導体メモリ装置
JPH05217370A (ja) * 1992-01-30 1993-08-27 Nec Corp 内部降圧電源回路
JP3477781B2 (ja) 1993-03-23 2003-12-10 セイコーエプソン株式会社 Ｉｃカード
US5329491A (en) 1993-06-30 1994-07-12 Intel Corporation Nonvolatile memory card with automatic power supply configuration
US5632039A (en) 1995-01-24 1997-05-20 Compaq Computer Corporation Circuit that automatically switches between supplying a microprocessor with a first voltage and a second voltage
JP2785732B2 (ja) 1995-02-08 1998-08-13 日本電気株式会社 電源降圧回路
US5602462A (en) 1995-02-21 1997-02-11 Best Power Technology, Incorporated Uninterruptible power system
US5566121A (en) 1995-08-30 1996-10-15 International Business Machines Corporation Method for PCMCIA card function using DRAM technology
US5615328A (en) 1995-08-30 1997-03-25 International Business Machines Corporation PCMCIA SRAM card function using DRAM technology
US5625280A (en) 1995-10-30 1997-04-29 International Business Machines Corp. Voltage regulator bypass circuit
CN1202255A (zh) 1995-11-13 1998-12-16 勒克萨微型系统股份有限公司 复合电压应用中的自动电压检测
JPH09139085A (ja) 1995-11-16 1997-05-27 Mitsubishi Electric Corp 半導体電位供給装置およびこれを用いた半導体記憶装置
JPH09231339A (ja) * 1996-02-27 1997-09-05 Mitsubishi Electric Corp メモリカード
US5781490A (en) 1996-07-03 1998-07-14 Micron Technology, Inc. Multiple staged power up of integrated circuit
US5814980A (en) 1996-09-03 1998-09-29 International Business Machines Corporation Wide range voltage regulator
US5909586A (en) 1996-11-06 1999-06-01 The Foxboro Company Methods and systems for interfacing with an interface powered I/O device
KR19980034730A (ko) 1996-11-08 1998-08-05 김영환 외부 인터페이스 전압 자동검출 반도체 장치
JP3705880B2 (ja) 1996-11-28 2005-10-12 富士通株式会社 レベルコンバータ及び半導体装置
JP3272982B2 (ja) 1997-07-08 2002-04-08 富士通株式会社 半導体装置
JPH11231954A (ja) * 1998-02-16 1999-08-27 Mitsubishi Electric Corp 内部電源電圧発生回路
US6420924B1 (en) 1998-09-09 2002-07-16 Ip-First L.L.C. Slew-controlled split-voltage output driver
US6140805A (en) 1999-05-18 2000-10-31 Kabushiki Kaisha Toshiba Source follower NMOS voltage regulator with PMOS switching element
JP4043142B2 (ja) 1999-05-18 2008-02-06 富士通株式会社 メモリデバイス
US6181118B1 (en) 1999-06-24 2001-01-30 Analog Devices, Inc. Control circuit for controlling a semi-conductor switch for selectively outputting an output voltage at two voltage levels
JP2002007987A (ja) * 2000-06-20 2002-01-11 Seiko Epson Corp ＰＣ（ＰｅｒｓｏｎａｌＣｏｍｐｕｔｅｒ）カード
JP4053718B2 (ja) * 2000-09-07 2008-02-27 富士通株式会社 半導体記憶装置の内部電源供給回路及び半導体記憶装置の内部電源供給方法
GB2371376B (en) 2001-01-17 2004-07-28 Nec Technologies Battery operated equipment
KR100399773B1 (ko) 2001-02-08 2003-09-26 삼성전자주식회사 메모리슬롯별 서로 다른 기준전압을 갖는 반도체 메모리장치
US6542427B2 (en) * 2001-03-08 2003-04-01 Micron Technology, Inc. Power validation for memory devices on power up
JP2002323941A (ja) 2001-04-24 2002-11-08 Teac Corp 周辺装置
JP3933467B2 (ja) 2001-12-27 2007-06-20 株式会社東芝 電圧検出回路制御装置、同装置を有するメモリー制御装置及び同装置を有するメモリーカード
US6795366B2 (en) * 2002-10-15 2004-09-21 Samsung Electronics Co., Ltd. Internal voltage converter scheme for controlling the power-up slope of internal supply voltage

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