KR20060035590A - 리시버 회로, 인터페이스 회로, 및 전자 기기 - Google Patents

Abstract

리시버 회로는, 차동 신호선에 흐르는 전류에 기초하여 전류·전압 변환을 행하여, 전압 신호를 출력하는 전류·전압 변환 회로와, 전압 신호를 비교하여 출력 신호를 출력하는 콤퍼레이터와, 트랜스미터 회로가 통상 전송 모드시에 차동 신호선을 전류 구동함으로써 파워 다운 커맨드를 송신한 경우에, 콤퍼레이터에서의 비교 결과에 기초하여, 송신된 파워 다운 커맨드를 검출하는 파워 다운 검출 회로와, 파워 다운 커맨드가 검출된 경우에 전류·전압 변환 회로 및 콤퍼레이터 중 적어도 한쪽을 파워 다운 모드로 설정하는 파워 다운 설정 회로를 포함한다.

리시버, 인터페이스, 전류·전압 변환, 콤퍼레이터, 파워 다운

Description

리시버 회로, 인터페이스 회로, 및 전자 기기{RECEIVER CIRCUIT, INTERFACE CIRCUIT AND ELECTRONIC DEVICE}

본 발명은, 리시버 회로, 인터페이스 회로, 및 전자 기기에 관한 것이다.

최근, EMI 노이즈의 저감 등을 목적으로 한 인터페이스로서 LVDS(Low Voltage Differential Signaling) 등의 고속 시리얼 전송 인터페이스가 각광을 받고 있다. 이 고속 시리얼 전송 인터페이스에서는, 트랜스미터 회로가 시리얼화된 데이터를 차동 신호(Differential Signals)에 의해 송신하고, 리시버 회로가 차동 신호를 차동 증폭함으로써 데이터 전송을 실현한다. 고속 시리얼 전송 인터페이스의 종래 기술로서는 일본 특허 공개 2002-314397호 공보 등이 있다.

그러나, 이러한 고속 시리얼 전송 인터페이스에서는, 트랜스미터 회로나 리시버 회로에서 정상적인 전류가 흐르기 때문에, 전력 절약화의 실현에는 한계가 있었다. 한편, 이 정상적인 전류의 경로를 차단하면, 일체의 데이터 전송을 행할 수 없다고 하는 문제가 있다. 따라서, 이러한 고속 시리얼 전송 인터페이스의 트랜스미터 회로나 리시버 회로에서, 어떻게 파워 다운 모드의 설정이나 해제를 실현할지가 기술적 과제로 된다.

<발명의 개시>

본 발명은, 이상과 같은 기술적 과제를 감안하여 이루어진 것으로서, 그 목적으로 하는 바는, 파워 다운 모드의 설정을 실현하여 전력 절약화 등을 도모할 수 있는 리시버 회로, 인터페이스 회로, 및 전자 기기를 제공하는 것에 있다.

본 발명은, 차동 신호선을 전류 구동하는 트랜스미터 회로에 차동 신호선을 통하여 접속되는 리시버 회로로서, 차동 신호선에 흐르는 전류에 기초하여 전류·전압 변환을 행하여, 차동 전압 신호를 구성하는 제1, 제2 전압 신호를 출력하는 전류·전압 변환 회로와, 상기 제1, 제2 전압 신호를 비교하여, 출력 신호를 출력하는 콤퍼레이터와, 상기 트랜스미터 회로가 통상 전송 모드시에 차동 신호선을 전류 구동함으로써 파워 다운 커맨드를 송신한 경우에, 상기 콤퍼레이터에서의 비교 결과에 기초하여, 송신된 파워 다운 커맨드를 검출하는 파워 다운 검출 회로와, 상기 파워 다운 검출 회로에 의해 파워 다운 커맨드가 검출된 경우에, 상기 전류·전압 변환 회로 및 상기 콤퍼레이터 중 적어도 한쪽을 파워 다운 모드로 설정하는 파워 다운 설정 회로를 포함하는 리시버 회로에 관계한다.

본 발명에서는, 트랜스미터 회로가 차동 신호선을 전류 구동함으로써, 파워 다운 커맨드를 리시버 회로에 송신한다. 그렇게 하면, 콤퍼레이터의 비교 결과(콤퍼레이터의 출력 신호, 혹은 콤퍼레이터의 출력 신호에 시리얼/패러럴 변환 등의 소정의 처리를 실시한 신호 등)에 기초하여 파워 다운 커맨드가 검출된다. 그리고 파워 다운 커맨드가 검출되면, 전류·전압 변환 회로 및 콤퍼레이터 중 적어도 한쪽이 파워 다운 모드로 설정되어, 전력 절약화가 실현된다. 이와 같이 본 발명에서는, 차동 신호선을 전류 구동함으로써 송신되는 파워 다운 커맨드가 검출되어, 파워 다운 모드(파워 다운 모드 이행에의 준비를 행하는 모드)의 설정이 행하여진다. 따라서, 차동 신호선과는 별도로, 파워 다운 커맨드 전송용 신호선을 설치할 필요가 없어진다. 이 결과, 신호선의 개수를 적게 할 수 있어, 전력 절약화를 실현하면서도, 회로의 소규모화, 실장의 용이화 등을 도모하는 것이 가능하게 된다. 또 파워 다운 커맨드가 검출되었다고 하는 조건 외에 다른 조건(예를 들면 차동 신호선에 파워 다운 전압이 출력되었다고 하는 조건)이 만족된 경우에, 전류·전압 변환 회로나 콤퍼레이터를 파워 다운 모드로 설정하는 경우도 본 발명의 범위 내에 포함된다.

또한 본 발명에서는, 상기 파워 다운 설정 회로가, 파워 다운 커맨드가 검출된 경우에, 파워 다운 모드가 해제될 때까지 파워 다운 설정 정보를 보유하는 보유 회로를 포함하고, 상기 보유 회로에 파워 다운 설정 정보가 보유되어 있는 경우에, 상기 전류·전압 변환 회로 및 상기 콤퍼레이터 중 적어도 한쪽을 파워 다운 모드로 설정하도록 하여도 된다.

이와 같이 하면, 보유 회로에 파워 다운 설정 정보가 보유되어 있는 한, 파워 다운 모드가 유지되게 되어, 안정된 파워 다운 동작을 실현할 수 있다. 또한 보유 회로의 파워 다운 설정 정보를 클리어하는 것만으로, 파워 다운 모드를 해제할 수 있게 된다.

또한 본 발명에서는, 상기 전류·전압 변환 회로가, 차동 신호선의 제1 신호선측의 제1 입력 노드와 제1 전원 사이에 설치되는 제1 전류원과, 상기 제1 전압 신호가 출력되는 제1 전압 출력 노드와 상기 제1 입력 노드 사이에 설치되고, 상기 제1 입력 노드의 전압에 기초하여 저항이 가변으로 제어되는 제1 가변 저항 소자와, 제2 전원과 상기 제1 전압 출력 노드 사이에 설치되고, 제2 전원과 상기 제1 전압 출력 노드 사이에 흐르는 전류를 전압으로 변환하는 제1 전류·전압 변환 소자와, 차동 신호선의 제2 신호선측의 제2 입력 노드와 제1 전원 사이에 설치되는 제2 전류원과, 상기 제2 전압 신호가 출력되는 제2 전압 출력 노드와 상기 제2 입력 노드 사이에 설치되고, 상기 제2 입력 노드의 전압에 기초하여 저항이 가변으로 제어되는 제2 가변 저항 소자와, 제2 전원과 상기 제2 전압 출력 노드 사이에 설치되고, 제2 전원과 상기 제2 전압 출력 노드 사이에 흐르는 전류를 전압으로 변환하는 제2 전류·전압 변환 소자를 포함하도록 하여도 된다.

이와 같이 하면, 제1, 제2 입력 노드의 전압에 부합하여 제1, 제2 가변 저항 소자의 저항을 변화시킴으로써, 제1, 제2 전압 출력 노드의 전압 변화 등을 빠르게 하는 것이 가능하게 된다.

또한 본 발명에서는, 상기 전류·전압 변환 회로가, 그 입력에, 상기 제1 입력 노드가 접속되는 제1 인버터 회로와, 그 입력에, 상기 제2 입력 노드가 접속되는 제2 인버터 회로를 더 포함하고, 상기 제1 가변 저항 소자가, 그 소스 단자에, 상기 제1 입력 노드가 접속되고, 그 게이트 단자에, 상기 제1 인버터 회로의 출력이 접속되고, 그 드레인 단자에 상기 제1 전압 출력 노드가 접속되는 제1 도전형의 제1 트랜지스터이고, 상기 제2 가변 저항 소자가, 그 소스 단자에, 상기 제2 입력 노드가 접속되고, 그 게이트 단자에, 상기 제2 인버터 회로의 출력이 접속되고, 그 드레인 단자에 상기 제2 전압 출력 노드가 접속되는 제1 도전형의 제2 트랜지스터 이어도 된다.

이와 같이 하면, 제1, 제2 인버터 회로의 전압 증폭 기능을 이용하여, 제1, 제2 입력 노드의 전압 변화를 증폭하여 제1, 제2 트랜지스터의 게이트 단자에 전하는 것이 가능하게 된다.

또한 본 발명에서는, 상기 파워 다운 설정 회로가, 파워 다운 커맨드가 검출된 경우에, 상기 제1, 제2 전류원에 흐르는 전류를 오프로 하도록 하여도 된다.

이와 같이 함으로써, 전류·전압 변환 회로에 흐르는 전류의 경로가 차단되어, 전력 절약화가 실현된다.

또한 본 발명에서는, 리시버 회로에 차동 신호선을 통하여 접속되는 상기 트랜스미터 회로가, 차동 신호선을 전류 구동함으로써 복수의 파워 다운 커맨드를 송신하고, 상기 파워 다운 설정 회로가, 상기 파워 다운 검출 회로에 의해 복수의 파워 다운 커맨드가 검출된 경우에, 상기 전류·전압 변환 회로 및 상기 콤퍼레이터 중 적어도 한쪽을 파워 다운 모드로 설정하도록 하여도 된다.

이와 같이 하면, 전송 에러 등이 발생한 경우에도, 안정된 파워 다운 동작을 실현할 수 있다.

또한 본 발명에서는, 상기 트랜스미터 회로가, 비트폭을 확장하는 부호화 방식에 의해 얻어지는 특수 코드를, 파워 다운 커맨드로서 전송하고, 상기 파워 다운 검출 회로가, 상기 특수 코드를 검출함으로써, 파워 다운 커맨드를 검출하도록하여도 된다.

이와 같이 하면, 파워 다운 커맨드의 송신이 용이하게 된다.

또한 본 발명에서는, 상기 파워 다운 설정 회로가, 상기 파워 다운 검출 회로에 의해 파워 다운 커맨드가 검출되고, 상기 트랜스미터 회로가 파워 다운 전압을 전압 구동으로 차동 신호선에 출력한 경우에, 상기 전류·전압 변환 회로 및 상기 콤퍼레이터 중 적어도 한쪽을 파워 다운 모드로 설정하도록 하여도 된다.

이와 같이 하면, 파워 다운 커맨드가 검출된 것을 조건으로, 파워 다운 모드이행에의 준비를 행하고, 파워 다운 전압의 출력을 검출한 것을 조건으로, 파워 다운 모드로 이행하는 것이 가능하게 된다. 이에 의해, 타이밍 조정이 간소화되고, 시퀀스 제어를 용이화할 수 있다.

또한 본 발명은, 차동 신호 인터페이스를 구비한 인터페이스 회로로서, 제1 차동 신호선을 전류 구동하는 상대 디바이스의 트랜스미터 회로에, 제1 차동 신호선을 통하여 접속되는 상기 중 어느 하나의 리시버 회로와, 상대 디바이스의 리시버 회로에 제2 차동 신호선을 통하여 접속되고, 제2 차동 신호선을 전류 구동하는 트랜스미터 회로를 포함하고, 상기 제2 차동 신호선에 접속되는 상기 트랜스미터 회로가, 상대 디바이스의 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드를, 통상 전송 모드시에 상기 제2 차동 신호선을 전류 구동함으로써, 상대 디바이스의 리시버 회로에 송신하는 인터페이스 회로에 관계한다.

이와 같이 하면, 상대 디바이스의 트랜스미터 회로로부터 송신되는 파워 다운 커맨드에 기초하여, 자 디바이스의 리시버 회로를 파워 다운 모드(파워 다운 모드 이행에의 준비를 행하는 모드)로 설정할 수 있음과 아울러, 상대 디바이스의 리시버 회로에 파워 다운 커맨드를 송신함으로써, 상대 디바이스의 리시버 회로를 파 워 다운 모드로 설정하는 것도 가능하게 된다.

또한 본 발명은, 차동 신호 인터페이스를 구비한 인터페이스 회로로서, 데이터 전송용 차동 신호선을 전류 구동하는 상대 디바이스의 데이터 전송용 트랜스미터 회로에, 데이터 전송용 차동 신호선을 통하여 접속되는 상기 중 어느 하나의 데이터 전송용 리시버 회로와, 클럭 전송용 차동 신호선을 전류 구동하는 상대 디바이스의 클럭 전송용 트랜스미터 회로에, 클럭 전송용 차동 신호선을 통하여 접속되는 클럭 전송용 리시버 회로를 포함하고, 상기 데이터 전송용 리시버 회로에 포함되는 파워 다운 설정 회로가, 상기 데이터 전송용 차동 신호선을 통하여 송신되는 파워 다운 커맨드로서, 상기 클럭 전송용 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드가 검출된 경우에는, 상기 클럭 전송용 리시버 회로가 포함하는 전류·전압 변환 회로 및 콤퍼레이터 중 적어도 한쪽을 파워 다운 모드로 설정하는 인터페이스 회로에 관계한다.

이와 같이 하면, 클럭 전송용 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드가, 데이터 전송용 차동 신호선을 통하여 송신되게 된다. 이에 의해, 클럭 전송용 차동 신호선에 여분의 소자 등이 부가되는 사태를 방지할 수 있고, 전송 성능의 저하를 방지할 수 있다.

또한 본 발명에서는, 상기 데이터 전송용 리시버 회로에 포함되는 상기 파워 다운 설정 회로가, 상기 클럭 전송용 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드가 검출되고, 상기 데이터 전송용 트랜스미터 회로가 파워 다운 전압을 전압 구동으로 데이터 전송용 차동 신호선에 출력한 경우에, 상기 클럭 전송용 리시버 회로가 포함하는 전류·전압 변환 회로 및 콤퍼레이터 중 적어도 한쪽을 파워 다운 모드로 설정하도록 하여도 된다.

또한, 클럭 전송용 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드와, 데이터 전송용 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드는, 상이한 코드의 커맨드이어도 되고, 동일한 코드의 커맨드이어도 된다.

또한 본 발명은, 상기 인터페이스 회로와, 통신 디바이스, 프로세서, 촬상 디바이스, 및 표시 디바이스 중 적어도 하나를 포함하는 전자 기기에 관계한다.

도 1은 인터페이스 회로의 구성예의 도면.

도 2는 트랜스미터 회로, 리시버 회로의 구성예의 도면.

도 3은 트랜스미터 회로, 리시버 회로의 상세한 제1 구성예의 도면.

도 4는 트랜스미터 회로, 리시버 회로의 비교예의 도면.

도 5는 제1 구성예의 동작을 설명하기 위한 파형도.

도 6은 제1 구성예의 동작을 설명하기 위한 파형도.

도 7A는 특수 코드를 이용하는 방법의 설명도.

도 7B는 특수 코드를 이용하는 방법의 설명도.

도 7C는 특수 코드를 이용하는 방법의 설명도.

도 8A는 클럭 전송용의 파워 다운 모드의 설정이나 해제의 방법의 설명도.

도 8B는 클럭 전송용의 파워 다운 모드의 설정이나 해제의 방법의 설명도.

도 9는 본 실시 형태의 파워 다운 제어 방법의 설명도.

도 10은 본 실시 형태의 파워 다운 제어 방법의 설명도.

도 11은 트랜스미터 회로, 리시버 회로의 상세한 제2 구성예의 도면.

도 12는 제2 구성예의 동작을 설명하기 위한 파형도.

도 13은 제2 구성예의 동작을 설명하기 위한 파형도.

도 14는 트랜스미터 회로, 리시버 회로의 상세한 제3 구성예의 도면.

도 15A는 인버터 회로의 상세예의 도면.

도 15B는 인버터 회로의 상세예의 도면.

도 15C는 인버터 회로의 상세예의 도면.

도 16은 전자 기기의 구성예의 도면.

<발명을 실시하기 위한 최량의 형태>

이하, 본 발명의 적합한 실시 형태에 대하여 상세히 설명한다. 또한 이하에 설명하는 본 실시 형태는 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것이 아니라, 본 실시 형태에서 설명되는 구성의 전부가 본 발명의 해결 수단으로서 필수라고는 할 수 없다.

1. 인터페이스 회로

도 1을 이용하여 본 실시 형태의 인터페이스 회로에 대하여 설명한다. 또 본 실시 형태에서, 호스트 디바이스(10)는 클럭을 공급하는 측이고, 타깃 디바이스(30)는, 공급된 클럭을 시스템 클럭으로서 사용하여 동작하는 측이다.

도 1에서 DTO+, DTO-는 호스트 디바이스(10)(광의로는 디바이스)가 타깃 디 바이스(30)(광의로는 디바이스)에 출력하는 데이터(OUT 데이터)이다. CLK+, CLK-는, 호스트 디바이스(10)가 타깃 디바이스(30)에 공급하는 클럭이다. 호스트 디바이스(10)는 CLK+/-의 엣지(상승 엣지, 하강 엣지)에 동기하여 DTO+/-를 출력한다. 따라서 타깃 디바이스(30)는, CLK+/-를 이용하여 DTO+/-를 샘플링하여 취득할 수 있다. 또한 도 1에서는, 타깃 디바이스(30)는 호스트 디바이스(10)로부터 공급된 클럭 CLK+/-에 기초하여 동작한다. 즉 CLK+/-는 타깃 디바이스(30)의 시스템 클럭으로 된다. 이 때문에 PLL(Phase Locked Loop) 회로(12)(광의로는 클럭 생성 회로)는 호스트 디바이스(10)에 설치되며, 타깃 디바이스(30)에는 설치되어 있지 않다.

DTI+, DTI-는 타깃 디바이스(30)가 호스트 디바이스(10)에 출력하는 데이터(IN 데이터)이다. STB+, STB-는, 타깃 디바이스(30)가 호스트 디바이스(10)에 공급하는 스트로브(광의로는 클럭)이다. 타깃 디바이스(30)는 호스트 디바이스(10)로부터 공급된 CLK+/-에 기초하여 STB+/-를 생성하여 출력한다. 그리고 타깃 디바이스(30)는 STB+/-의 엣지(상승 엣지, 하강 엣지)에 동기하여 DTI+/-를 출력한다. 따라서 호스트 디바이스(10)는, STB+, STB-를 이용하여 DTI+/-를 샘플링하여 취득할 수 있다.

DTO+/-, CLK+/-, DTI+/-, STB+/-의 각각은, 트랜스미터 회로(드라이버 회로)가 이들 각각에 대응하는 차동 신호선(광의로는 시리얼 신호선)을 전류 구동함으로써 송신된다. 또한, 보다 고속의 전송을 실현하기 위해서는, DTO+/-, DTI+/-의 각 차동 신호선을 2쌍 이상 설치하면 된다.

호스트 디바이스(10)의 인터페이스 회로(20)는, OUT 전송용(광의로는 데이터 전송용), 클럭 전송용의 트랜스미터 회로(22, 24)나, IN 전송용(광의로는 데이터 전송용), 스트로브 전송용(광의로는 클럭 전송용)의 리시버 회로(26, 28)를 포함한다. 타깃 디바이스(30)의 인터페이스 회로(40)는, OUT 전송용, 클럭 전송용의 리시버 회로(42, 44)나, IN 전송용, 스트로브 전송용의 트랜스미터 회로(46, 48)를 포함한다. 또 이들 회로 블록의 일부를 포함하지 않는 구성으로 해도 된다.

OUT 전송용, 클럭 전송용의 트랜스미터 회로(22, 24)는, 각각, DTO+/-, CLK+/-의 차동 신호선을 전류 구동함으로써 DTO+/-, CLK+/-를 송신한다. OUT 전송용, 클럭 전송용의 리시버 회로(42, 44)는, 각각, DTO+/-, CLK+/-의 차동 신호선에 흐르는 전류에 기초하여 전류·전압 변환을 행하고, 전류·전압 변환에 의해 얻어진 차동 전압 신호(제1, 제2 전압 신호)의 비교 처리(차동 증폭 처리)를 행함으로써, DTO+/-, CLK+/-를 수신한다.

IN 전송용, 클럭 전송용의 트랜스미터 회로(46, 48)는, 각각, DTI+/-, STB+/-의 차동 신호선을 전류 구동함으로써 DTI+/-, STB+/-를 송신한다. IN 전송용, 스트로브 전송용의 리시버 회로(26, 28)는, 각각, DTI+/-, STB+/-의 차동 신호선에 흐르는 전류에 기초하여 전류·전압 변환을 행하고, 전류·전압 변환에 의해 얻어진 차동 전압 신호(제1, 제2 전압 신호)의 비교 처리(차동 증폭 처리)를 행함으로써, DTI+/-, STB+/-를 수신한다.

2. 트랜스미터 회로, 리시버 회로의 구성

도 2에 본 실시 형태의 트랜스미터 회로(드라이버 회로), 리시버 회로의 구 성예를 도시한다. 또한 이하에서는, DTO+/-용의 트랜스미터 회로, 리시버 회로의 구성, 동작에 대하여 주로 설명하지만, CLK+/-, DTI+/-, STB+/-용의 트랜스미터 회로, 리시버 회로의 구성, 동작도 이들과 마찬가지이다.

트랜스미터 회로(50)는, 전류 구동형 드라이버(60), 전압 구동형 드라이버(70)를 포함한다. 리시버 회로(80)는, 전류·전압 변환 회로(90), 콤퍼레이터(100), 파워 다운 검출 회로(110), 파워 다운 설정 회로(120), 웨이크 업 검출 회로(130)(웨이크 업 검출 버퍼)를 포함한다. 또한 이들 회로 블록의 일부를 생략하는 구성으로 해도 된다.

전류 구동형 드라이버(60)는, DTO+/-의 차동 신호선(시리얼 신호선)을 전류 구동하는 드라이버이다. 구체적으로는 전류 구동형 드라이버(60)는, DTO+의 신호선(광의로는 차동 신호선의 제1 신호선)에 전류를 흘리는 전류 구동과, DTO-의 신호선(광의로는 차동 신호선의 제2 신호선)에 전류를 흘리는 전류 구동을 교대로 반복한다. 혹은, DTO+의 신호선을 왕로로 하고 DTO-의 신호선을 귀로로 하는 제1 전류 경로(DTO+로부터 DTO-에 이르는 전류 경로)에서의 전류 구동과, DTO-의 신호선을 왕로로 하고 DTO+의 신호선을 귀로로 하는 제2 전류 경로(DTO-로부터 DTO+에 이르는 전류 경로)에서의 전류 구동을, 교대로 반복하도록 해도 된다. 전류 구동형 드라이버(60)는, 전류원(정전류원)이나, 전류원의 전류를 신호선 DTO+/-에 흘리기 위한 전류 제어를 행하는 스위칭 소자(트랜지스터) 등에 의해 구성할 수 있다.

전압 구동형 드라이버(70)는, 통상 전송 모드에서는, DTO+/-의 차동 신호선과의 접속을 오프로 하고, 파워 다운 모드에서는, 차동 신호선과의 접속을 온으로 하여, 차동 신호선을 전압 구동한다. 이 전압 구동형 드라이버(70)는, 파워 다운 모드 시에, 파워 다운 전압(리시버 회로(80)를 파워 다운 모드로 설정하기 위한 전압)이나, 혹은 웨이크 업 전압(리시버 회로(80)의 파워 다운 모드를 해제하기 위한 전압)을 차동 신호선에 출력한다. 전압 구동형 드라이버(70)는, CMOS 전압 레벨(CM0S의 트랜지스터를 온·오프할 수 있는 전압 레벨)의 파워 다운 전압 또는 웨이크 업 전압을 출력하는 회로나, 이 회로의 출력과 차동 신호선과의 접속을 온으로 하거나, 오프로 하는 스위칭 소자(트랜지스터) 등에 의해 구성할 수 있다.

또한 통상 전송 모드란, 디바이스간(호스트 디바이스, 타깃 디바이스간)에서 데이터나 클럭(스트로브)을 통상으로 전송하는 모드이다. 파워 다운 모드란, 디바이스가 포함하는 트랜스미터 회로, 리시버 회로, 혹은 그 밖의 회로에 흐르는 전류를 제한하거나 오프로 하여, 전력 절약화를 도모하는 모드이다. 또한 전압 구동은, 예를 들면 CMOS 전압 레벨로 차동 신호선의 전압을 변화시키는 구동이다. 이에 대하여 전류 구동에서는, CMOS 전압 레벨보다 작은 미소 전압으로 차동 신호선의 전압이 변화된다.

전류·전압 변환 회로(90)는, 차동 신호선에 흐르는 전류에 기초하여 전류·전압 변환을 행하여, 차동 전압 신호를 구성하는 제1, 제2 전압 신호 VS1, VS2를 출력한다. 구체적으로는, 트랜스미터 회로(50)가 DTO+의 신호선을 전류 구동한 경우에, 전류·전압 변환 회로(90)가, DTO+의 신호선에 흐르는 전류에 기초하여 전류·전압 변환을 행하여, 제1 전압 신호 VS1을 생성한다. 또한 트랜스미터 회로(50)가 DTO-의 신호선을 전류 구동한 경우에, 전류·전압 변환 회로(90)가, DTO-의 신 호선에 흐르는 전류에 기초하여 전류·전압 변환을 행하여, 제2 전압 신호 VS2를 생성한다. 혹은, 트랜스미터 회로(50)가, DTO+로부터 DTO-에 이르는 제1 전류 경로에서의 전류 구동과, DTO-로부터 DTO+에 이르는 제2 전류 경로에서의 전류 구동을 교대로 반복한 경우에, 전류·전압 변환 회로(90)가, DTO+의 입력 노드와 DTO-의 입력 노드 사이에 설치된 저항 소자(종단 저항)의 양단에, 제1, 제2 전압 신호 VS1, VS2를 생성하도록 해도 된다.

콤퍼레이터(연산 증폭기)(100)는, 제1, 제2 전압 신호 VS1, VS2를 비교하여 (VS1, VS2 사이의 전압을 증폭하여), 출력 신호 CQ(증폭 신호)를 출력한다. 콤퍼레이터(100)는, VS1의 전압쪽이 VS2보다 높은 경우에는, CMOS 전압 레벨에서 예를 들면 H 레벨(논리 「1」)의 출력 신호 CQ를 출력한다. VS2의 전압쪽이 VS1보다 높은 경우에는, CMOS 전압 레벨에서 예를 들면 L 레벨(논리 「0」)의 출력 신호 CQ를 출력한다.

파워 다운 검출 회로(110)는 파워 다운 커맨드를 검출하는 회로이다. 구체적으로는, 트랜스미터 회로(50)가 통상 전송 모드 시에 차동 신호선을 전류 구동함으로써 파워 다운 커맨드를 송신한 경우(전송 데이터에 파워 다운 커맨드를 포함시켜 송신한 경우)에, 콤퍼레이터(100)에서의 검출 결과에 기초하여, 송신된 파워 다운 커맨드를 검출한다. 이 경우에 파워 다운 검출 회로(110)는, 콤퍼레이터(100)로부터의 출력 신호 CQ를 시리얼 데이터로부터 패러럴 데이터로 변환하고, 변환된 패러럴 데이터(광의로는 검출 결과)에 기초하여 파워 다운 커맨드를 검출해도 된다. 혹은 시리얼 데이터의 출력 신호 CQ(광의로는 검출 결과)로부터 직접적으로 파워 다운 커맨드를 검출해도 된다.

파워 다운 설정 회로(120)는 리시버 회로(80)를 파워 다운 모드로 설정하는 회로이다. 구체적으로는, 파워 다운 커맨드가 검출된 경우에, 전류·전압 변환 회로(90)나 콤퍼레이터(100)를 파워 다운 모드로 설정한다. 이 경우에, 전류·전압 변환 회로(90)와 콤퍼레이터(100) 중 어느 한쪽만을 파워 다운 모드로 설정해도 되고, 양방을 파워 다운 모드로 설정해도 된다. 혹은 리시버 회로(80)에 포함되는 다른 회로를 파워 다운 모드로 설정하거나, 리시버 회로(80)를 갖는 디바이스(타깃 디바이스, 호스트 디바이스)에 포함되는 다른 회로를 파워 다운 모드로 설정해도 된다.

웨이크 업 검출 회로(130)는, 웨이크 업 상태를 검출하기 위한 회로이다. 구체적으로는, 예를 들면 전압 구동형 드라이버(70)에 의해 차동 신호선(DTO+, DTO- 중 적어도 한쪽)에 출력된 웨이크 업 전압을 검출한다. 그리고 웨이크 업 전압이 검출되면, 파워 다운 설정 회로(120)에 의한 파워 다운 모드의 설정이 해제되어, 리시버 회로(80)가 예를 들면 통상 전송 모드로 이행한다. 혹은, 웨이크 업 검출 회로(130)는, 파워 다운 전압이 차동 신호선에 출력됨으로써 리시버 회로(80)가 파워 다운 모드로 설정된 후, 파워 다운 모드의 해제가 검출된 경우에, 웨이크 업 신호를 출력하는 회로이어도 된다.

본 실시 형태에서는, 트랜스미터 회로(50)가, 차동 신호선을 전류 구동함으로써 파워 다운 커맨드를 리시버 회로(80)에 송신한다. 그리고 파워 다운 검출 회로(110)가, 송신된 파워 다운 커맨드를 검출하면, 파워 다운 설정 회로(120)가 전 류·전압 변환 회로(90)나 콤퍼레이터(100)를 파워 다운 모드로 설정한다. 따라서 본 실시 형태에 따르면, 전류·전압 변환 회로(90)나 콤포레이터(100)에서 정상적으로 흐르는 전류를 파워 다운 모드 시에 제한 또는 오프로 하는 것이 가능하게 되어, 전력 절약화를 도모할 수 있다.

또한 본 실시 형태에 따르면 트랜스미터 회로(50)가 리시버 회로(80)를 개별적으로 파워 다운 모드로 설정할 수 있다. 즉 도 1에서, OUT 전송용, 클럭 전송용의 트랜스미터 회로(22, 24)가, 각각, 개별적으로 OUT 전송용, 클럭 전송용의 리시버 회로(42, 44)를 파워 다운 모드로 설정할 수 있다. 혹은 IN 전송용, 스트로브 전송용의 트랜스미터 회로(46, 48)가, 각각, 개별적으로 IN 전송용, 스트로브 전송용의 리시버 회로(26, 28)를 파워 다운 모드로 설정할 수 있다. 따라서, 보다 면밀하고 인텔리전트한 파워 다운 제어를 실현할 수 있다.

또한 본 실시 형태에 따르면 파워 다운 커맨드는 차동 신호선을 통한 통상 전송 모드에 의해 송신되기 때문에, 파워 다운 커맨드 송신을 위한 전용의 제어 신호선을 별도로 설치할 필요가 없어진다. 따라서, 신호선의 개수를 적게 할 수 있어, 회로의 소규모화, 실장의 용이화, 제품의 저비용화를 도모할 수 있다.

또한 본 실시 형태에 따르면, 파워 다운 모드 시에 전압 구동형 드라이버(70)가 차동 신호선에 전기적으로 접속되어, 차동 신호선을 통해 리시버 회로(80)에 웨이크 업 전압을 출력한다. 그리고 웨이크 업 검출 회로(130)에 의해 웨이크 업 전압이 검출되면, 파워 다운 모드가 해제된다. 따라서, 전류·전압 변환 회로(90)나 콤퍼레이터(100)가 파워 다운 모드로 설정되어 있어, 차동 신호선의 전류 구동에 의한 파워 다운 해제 커맨드의 송신이 불가능한 경우에도, 트랜스미터 회로(50)는 리시버 회로(80)의 파워 다운 모드를 해제할 수 있게 된다. 또한 파워 다운 모드의 해제는, 웨이크 업 전압에 의한 차동 신호선의 전압 구동에 의해 행해지기 때문에, 파워 다운 해제 커맨드 송신을 위한 전용의 제어 신호선을 별도로 설치할 필요가 없다. 이 결과, 신호선의 개수를 적게 할 수 있어, 회로의 소규모화, 실장의 용이화, 제품의 저비용화를 도모할 수 있다.

혹은 본 실시 형태에 따르면, 파워 다운 커맨드가 송신된 후, 전압 구동형 드라이버(70)에 의해 파워 다운 전압이 차동 신호선에 출력되면, 리시버 회로(80)가 파워 다운 모드로 설정된다. 그리고 그 후에, 파워 다운 모드의 해제가 검출되면, 웨이크 업 검출 회로(130)가, 웨이크 업 신호를 출력한다. 이와 같이 함으로써, 파워 다운의 설정과 해제의 시퀀스를 용이화할 수 있다.

또한 본 실시 형태에 따르면, 통상 전송 모드에서는, 전압 구동형 드라이버(70)와 차동 신호선과의 접속이 전기적으로 분리된다. 따라서 차동 신호선을 전류 구동하는 통상 전송에 미치는 악영향을, 최소한으로 억제할 수 있다.

3. 제1 구성예

도 3에 트랜스미터 회로, 리시버 회로의 상세한 제1 구성예를 도시한다. 또 트랜스미터 회로, 리시버 회로는 도 3의 회로 요소의 모두를 포함할 필요는 없으며, 그 일부를 생략하는 구성으로 해도 된다.

트랜스미터 회로의 전류 구동형 드라이버(60)는, DTO+(광의로는 제1 신호선)측의 제1 출력 노드 NQA와 VSS(광의로는 제1 전원) 사이에 설치되는 N형(광의로는 제1 도전형)의 트랜지스터 TR1A(광의로는 제1 전류원)를 포함한다. 또한 DTO-(광의로는 제2 신호선)측의 제2 출력 노드 NQB와 VSS 사이에 설치되는 N형의 트랜지스터 TR1B(광의로는 제2 전류원)를 포함한다. 구체적으로는 트랜지스터 TR1A는, 그 드레인 단자에 출력 노드 NQA가 접속되며, 그 게이트 단자에 플러스측의 제1 입력 신호 DIN+가 입력되고, 그 소스 단자에 VSS가 접속된다. 트랜지스터 TR1B는, 그 드레인 단자에 출력 노드 NQB가 접속되고, 그 게이트 단자 마이너스측의 제2 입력 신호 DIN-가 입력되며, 그 소스 단자에 VSS가 접속된다. 이들 트랜지스터 TR1A, TR1B에 의해 구성되는 전류원에는, 어느 정도의 전류를 흘리도록 한다.

입력 신호 DIN+가 액티브(H 레벨)로 되면, 트랜지스터 TR1A가 온으로 되어, 리시버 회로의 DTO+측의 입력 노드 NIA로부터 트랜스미터 회로의 출력 노드 NQA에 이르는 경로로 전류가 흐른다. 한편, 입력 신호 DIN-가 액티브로 되면, 트랜지스터 TR1B가 온으로 되어, 리시버 회로의 DTO-측의 입력 노드 NIB로부터 트랜스미터 회로의 출력 노드 NQB에 이르는 경로로 전류가 흐른다. 따라서 입력 신호 DIN+, DIN-를 교대로 액티브로 함으로써, DTO+/-의 차동 신호선을 차동 전류 구동할 수 있다.

또한 도 3에서는 트랜지스터 TR1A, TR1B가, 전류원의 기능과, 전류원에 흐르는 전류를 제어하는 기능을 겸비하고 있다. 그러나, 노드 NQA와 VSS(제1 전원) 사이에 설치되는 전류원을, 트랜지스터 TR1A(광의로는 스위칭 소자)와, TR1A와 VSS 사이에 설치되는 전류원(예를 들면 게이트 단자에 기준 전압이 입력되는 트랜지스터)에 의해 구성해도 된다. 또한 노드 NQB와 VSS 사이에 설치되는 전류원을, 트랜 지스터 TR1B(광의로는 스위칭 소자)와, TR1B와 VSS 사이에 설치되는 전류원에 의해 구성해도 된다. 이와 같이 하면, 트랜지스터 TR1A, TR1B의 온, 오프 제어에 의해, 이들 전류원(정전류원)의 전류를, DTO+/-의 차동 신호선에 흘리거나, 흘리지 않거나 하는 제어를 실현할 수 있다. 혹은, 노드 NQA와 VSS 사이에 설치되는 전류원을, 입력 신호 DIN+가 액티브인(H 레벨) 경우에는 큰 전류(정전류)가 흐르고, DIN+가 비액티브(L 레벨)인 경우에는 작은 전류(정전류)가 흐르는 전류원(정전류원)에 의해 구성해도 된다. 또한 노드 NQB와 VSS 사이에 설치되는 전류원을, 입력 신호 DIN-가 액티브인 경우에는 큰 전류(정전류)가 흐르고, DIN-가 비액티브인 경우에는 작은 전류(정전류)가 흐르는 전류원(정전류원)에 의해 구성해도 된다. 또한 도 3에서는, 트랜지스터 TR1A, TR1B에 의해 실현되는 전류원은, DIN+, DIN-가 액티브인 경우에, 리시버 회로측으로부터 트랜스미터 회로측으로 전류를 흘리는 제어를 행하고 있지만, 트랜스미터 회로측으로부터 리시버 회로측으로 전류를 흘리는 제어를 행하도록 해도 된다. 이 경우에는 제1 전원은 예를 들면 VDD로 된다.

트랜스미터 회로의 전압 구동형 드라이버(70)는, N형의 트랜지스터 TR2A(광의로는 스위칭 소자)를 포함한다. 트랜지스터 TR2A는, 통상 전송 모드에서는 오프로 되며, 파워 다운 모드에서는 온으로 되는 스위칭 소자로서 기능한다. 트랜지스터 TR2A는, 그 소스 단자에 출력 노드 NQA(NQB이어도 됨)가 접속되며, 그 드레인 단자에, 전압 출력 회로(72)의 출력이 접속된다. 그리고 트랜지스터 TR2A는, 그 게이트 단자에 입력되는 파워 다운 입력 신호 PDIN에 기초하여, 통상 전송 모드에서는 오프로 되며, 파워 다운 모드에서는 온으로 된다. 이와 같이 함으로써 전압 구동형 드라이버(70)는, 통상 전송 모드 시에는 차동 신호선과 전기적으로 비접속으로 되며, 파워 다운 모드 시에는 차동 신호선과 전기적으로 접속되게 된다. 그리고 차동 신호선에 접속되었을 때에, 전압 출력 회로(72)에 의해 차동 신호선을 전압 구동할 수 있다.

또한 웨이크 업 입력 신호 XWUPIN, 파워 다운 입력 신호 PDIN은, 물리층 회로인 트랜스미터 회로의 상위의 층(링크층, 어플리케이션층)이 생성한다. 즉 리시버 회로를 파워 다운 모드로 설정하는 경우에는, 상위층이 신호 PDIN을 액티브(H 레벨)로 한다. 또한 리시버 회로의 파워 다운 모드를 해제하는 경우에는, 상위층이 신호 XWUPIN을 액티브(L 레벨)로 한다.

전압 출력 회로(72)(전압 출력 버퍼)는, CMOS 전압 레벨의 신호 XWUP를 출력하여, 차동 신호선을 전압 구동하는 회로이다. 전압 출력 회로(72)는, 파워 다운 모드 시(파워 다운 모드의 초기 시)에는 CMOS 전압 레벨에서 예를 들면 H 레벨의 전압을 출력한다. 한편, 파워 다운 모드를 해제할 때에는, CMOS 전압 레벨에서 예를 들면 L 레벨의 전압(웨이크 업 전압)을 출력한다.

또한 도 3에서는, 전압 구동형 드라이버(70)를 구성하는 전압 출력 회로(72) 및 트랜지스터 TR2A를, DTO+측(VDD와 NQA 사이)에 설치하고 있지만, DTO-측(VDD와 NQB 사이)에 설치해도 된다. 혹은, 전압 구동형 드라이버(70)의 일부 또는 전부를 DTO+측과 DTO-측의 양방에 설치하는 것도 가능하다.

리시버 회로의 전류·전압 변환 회로(90)는, 입력 노드 NIA와 VSS(제1 전원) 사이에 설치되는 트랜지스터 TR3A(광의로는 리시버 회로측의 제1 전류원)와, 입력 노드 NIB와 VSS 사이에 설치되는 트랜지스터 TR3B(광의로는 리시버 회로측의 제2 전류원)를 포함한다. 이들 트랜지스터 TR3A, TR3B에 의해 구성되는 전류원에는, 어느 정도의 전류를 흘리도록 한다. 이와 같이 트랜지스터 TR3A, TR3B에 정상적으로 전류를 계속해서 흘림으로써, 트랜지스터 TR1A, TR1B가 오프일 때에도, 입력 노드 NIA, NIB, 전압 출력 노드 NVA, NVB의 전압을 소정 범위로 유지할 수 있다. 이에 의해 전류·전압 변환 회로(90)의 동작을 고속화할 수 있다.

또한 도 3에서는 트랜지스터 TR3A, TR3B가, 전류원의 기능과, 전류원에 흐르는 전류를 제어하는 기능을 겸비하고 있다. 그러나, 노드 NIA와 VSS(제1 전원) 사이에 설치되는 전류원을, 트랜지스터 TR3A(광의로는 스위칭 소자)와, TR3A와 VSS 사이에 설치되는 전류원(예를 들면 게이트 단자에 기준 전압이 입력되는 트랜지스터)에 의해 구성해도 된다. 또한 노드 NIB와 VSS 사이에 설치되는 전류원을, 트랜지스터 TR3B(광의로는 스위칭 소자)와, TR3B와 VSS 사이에 설치되는 전류원에 의해 구성해도 된다.

전류·전압 변환 회로(90)는, 그 입력이 입력 노드 NIA에 접속되는 제1 인버터 회로 INV1A(전압 증폭 회로)와, 그 입력이 입력 노드 NIB에 접속되는 제2 인버터 회로 INV1B(전압 증폭 회로)를 포함한다. 또한, 그 소스 단자가 입력 노드 NIA에 접속되며, 그 게이트 단자가 인버터 회로 INV1A의 출력에 접속되며, 그 드레인 단자가 전압 출력 노드 NVA에 접속되는 N형의 트랜지스터 TR4A(광의로는 제1 가변 저항 소자)를 포함한다. 또한, 그 소스 단자가 입력 노드 NIB에 접속되며, 그 게이트 단자가 인버터 회로 INV1B의 출력에 접속되고, 그 드레인 단자가 전압 출력 노드 NVB에 접속되는 N형의 트랜지스터 TR4B(광의로는 제2 가변 저항 소자)를 포함한다.

트랜지스터 TR4A, TR4B는, 각각, 입력 노드 NIA, NIB의 전압(전위)에 기초하여 저항이 가변으로 제어되는 가변 저항 소자로서 기능한다. 또한 인버터 회로 INV1A, INV1B는, 각각, 입력 노드 NIA, NIB의 전압 변화를 증폭하여, 트랜지스터 TR4A, TR4B의 온 저항을 제어하는 회로로서 기능한다. 구체적으로는 트랜지스터 TR1A, TR1B가 온으로 되어, 입력 노드 NIA, NIB의 전압이 L(로우) 레벨측으로 변화되면, 인버터 회로 INV1A, INV1B가 이 전압 변화를 증폭한다. 그리고 INV1A, INV1B의 출력 전압이 H(하이) 레벨측으로 변화되어, 트랜지스터 TR4A, TR4B의 온 저항이 낮아진다. 이에 의해, 트랜지스터 TR1A, TR1B에 의해 흘려지는 전류의 변화를 증폭(가속)할 수 있어, 전압 출력 노드 NVA, NVB의 전압을 L 레벨측으로 신속하게 변화시키는 것이 가능하게 된다. 즉, TR4A, TR4B, INV1A, INV1B를 설치함으로써, 노드 NIA, NIB(트랜지스터 TR1A, TR1B)에서의 미소한 전류 변화를 증폭하여 노드 NVA, NVB(트랜지스터 TR5A, TR5B)에 전달할 수 있다. 또한 트랜지스터 TR4A, TR4B, 인버터 회로 INV1A, INV1B를 설치하지 않는 구성으로 하는 것도 가능하다.

전류·전압 변환 회로(90)는, 전압 출력 노드 NVA와 VDD(광의로는 제2 전원) 사이에 설치되는 P형(광의로는 제2 도전형)의 트랜지스터 TR5A(광의로는 제1 전류·전압 변환 소자)와, 전압 출력 노드 NVB와 VDD 사이에 설치되는 P형의 트랜지스터 TR5B(광의로는 제2 전류·전압 변환 소자)를 포함한다. 구체적으로는 트랜지스터 TR5A, TR5B는, 각각, 그 소스 단자에 VDD가 접속되며, 그 게이트 단자 및 드레 인 단자에 전압 출력 노드 NVA, NVB가 접속된다. 이들 트랜지스터 TR5A, TR5B는, VDD와 전압 출력 노드 NVA, NVB 사이에 흐르는 전류를 전압으로 변환하는 전류·전압 변환 소자(부하 소자)로서 기능한다. 또한 전류·전압 변환 소자를 트랜지스터 TR5A, TR5B(부하 트랜지스터)에 의해 구성하지 않고, 저항 등의 다른 회로 소자에 의해 구성해도 된다.

전류·전압 변환 회로(90)는, DTO+의 신호선과 입력 노드 NIA 사이에 설치되는 저항 RA와, DTO-의 신호선과 입력 노드 NIB 사이에 설치되는 저항 RB를 포함한다. 이들 RA, RB는 임피던스 매칭을 위한 저항이다. 또한 저항 RA, RB를 설치하지 않는 구성으로 해도 된다.

콤퍼레이터(100)의 출력 신호는 레벨 시프터(102)에 입력되고, 전압 레벨의 변환(예를 들면 2.8V로부터 1.8V로의 변환)이 행해진다. 레벨 시프터(102)의 반전 출력 신호는 시리얼/패러럴 변환 회로(104)에 입력된다. 또한 콤퍼레이터(100)의 반전 출력 신호(부논리)를 레벨 시프터(102)에 입력하고, 레벨 시프터(102)의 출력 신호(정논리)를 시리얼/패러럴 변환 회로(104)에 입력하도록 해도 된다.

시리얼/패러럴 변환 회로(104)는, 콤퍼레이터(100)로부터의 시리얼 데이터를 패러럴 데이터로 변환한다. 시리얼/패러럴 변환 회로(104)로부터 출력된 패러럴 데이터는 FIFO에 축적되어, 후단의 상위층 회로(물리층의 상위층)에 출력된다.

파워 다운 검출 회로(110)는 시리얼/패러럴 변환 회로(104)로부터의 패러럴 데이터(패러럴 신호)에 기초하여 파워 다운 커맨드를 검출한다. 구체적으로는 통상 전송 모드에서 트랜스미터 회로로부터 송신되는 데이터에 포함되는 파워 다운 커맨드를 검출한다. 또한 콤퍼레이터(100)의 출력 신호로부터 직접적으로 파워 다운 커맨드를 검출해도 된다.

파워 다운 검출 회로(110)는 커맨드 디코더(112)와 파워 다운 펄스 생성 회로(114)를 포함한다. 커맨드 디코더(112)는, 파워 다운 커맨드를 디코드 처리에 의해 검출한다. 예를 들면 트랜스미터 회로가, 비트 폭을 확장하는 부호화 방식(예를 들면 8B/10B 부호화)에 의해 생성되는 특수 코드를, 파워 다운 커맨드로서 전송한 경우에는, 파워 다운 커맨드가 할당된 특수 코드를, 커맨드 디코더(112)의 디코드 처리에 의해 검출한다. 파워 다운 펄스 생성 회로(114)는, 파워 다운 커맨드가 검출된 경우에 파워 다운 펄스 신호 PDPLS를 생성한다. 이 파워 다운 펄스 생성 회로(114)는 신호 PDPLS의 생성 타이밍의 조정 처리도 행한다.

파워 다운 설정 회로(120)는, 보유 회로(122), 지연 회로(124), 레벨 시프터(126, 128)를 포함한다. 또한 이들 회로 블록의 일부를 생략하는 구성으로 해도 된다.

보유 회로(122)는, 파워 다운 커맨드가 검출된 경우에, 파워 다운 모드가 해제될 때까지, 파워 다운 설정 정보(파워 다운 설정 플래그)를 보유한다. 구체적으로는 신호 PDPLS가 액티브(L 레벨)로 되면 보유 회로(122)는 세트되어, 논리 「1」(파워 다운 설정 정보)이 보유된다. 보유 회로(122)은, 리세트 단자, 세트 단자 부착 RS형 플립플롭 등에 의해 실현할 수 있다.

보유 회로(112)의 출력 신호는 지연 회로(124)에 입력되어, 신호의 지연 처리가 행해진다. 지연 회로(124)의 출력 신호는 레벨 시프터(126)에 입력되어, 전 압의 레벨 변환(1.8V로부터 2.8V로의 변환)이 행해진다. 레벨 시프터(126)의 출력 신호인 정논리의 파워 다운 신호 PD는, 콤퍼레이터(100)의 인에이블 단자 XEN(부논리)과 웨이크 업 검출 회로(130)의 인에이블 단자 EN(정논리)에 입력된다. 레벨 시프터(126)의 반전 출력 신호인 부논리의 파워 다운 신호 XPD는, 트랜지스터 TR3A, TR3B의 게이트 단자에 입력된다.

웨이크 업 검출 회로(130)(웨이크 업 검출 버퍼)는, 트랜스미터 회로가 웨이크 업 전압을 차동 신호선에 출력한 경우에, 출력된 웨이크 업 전압을 검출하는 회로이다. 웨이크 업 검출 회로(130)는 CMOS 전압 레벨에서 동작하며, CMOS 전압 레벨의 웨이크 업 전압을 검출한다. 또한 도 3에서는 웨이크 업 검출 회로(130)는 DTO+의 신호선에 접속되어 있지만, DTO-의 신호선에 접속하거나, DTO+, DTO-의 양방의 신호선에 접속하는 구성으로 해도 된다.

통상 전송 모드에서는, 신호 PD가 L 레벨로 되기 때문에, 콤퍼레이터(100)가 인에이블 상태로 됨과 함께 웨이크 업 검출 회로(130)가 디스에이블 상태로 된다. 또한 신호 XPD가 H 레벨로 되기 때문에, 트랜지스터 TR3A, TR3B가 온으로 된다. 한편, 파워 다운 커맨드가 검출되면, 신호 PD가 H 레벨로 되기 때문에, 콤퍼레이터(100)가 디스에이블 상태로 되어 파워 다운 모드(동작 전류가 오프 또는 제한되는 모드)로 설정됨과 함께, 웨이크 업 검출 회로(130)가 인에이블 상태로 설정된다. 또한 신호 XPD가 L 레벨로 되기 때문에, 트랜지스터 TR3A, TR3B가 오프로 되어, 전류·전압 변환 회로(90)가 파워 다운 모드로 설정된다.

한편, 파워 다운 모드 기간에서 전압 출력 회로(72)가 L 레벨의 웨이크 업 전압을 출력하면, 인에이블 상태로 설정되어 있는 웨이크 업 검출 회로(130)가 웨이크 업 전압을 검출하고, 파워 다운 모드를 해제하기 위한 신호인 XWUPPLS를 출력한다. 그리고 웨이크 업 검출 회로(130)로부터의 L 레벨의 펄스 신호 XWUPPLS가, 레벨 시프터(128)를 통해 보유 회로(122)의 리세트 단자에 입력되면, 보유 회로(122)가 리세트된다. 이에 의해 파워 다운 설정 정보( 논리 「1」)가 클리어되어, 파워 다운 모드가 해제된다.

또한 도 4에, 전압 구동형 드라이버(70), 파워 다운 검출 회로(110), 파워 다운 설정 회로(120)를 설치하지 않는 경우의 트랜스미터 회로, 리시버 회로의 구성을 비교예로서 도시한다.

4. 동작

다음으로 도 3의 제1 구성예의 동작을 도 5, 도 6의 파형도를 이용하여 설명한다. 우선 통상 전송 모드 시의 동작에 대하여 설명한다. 도 5에 도시한 바와 같이 통상 전송 모드에서는, 신호 PDIN이 L 레벨이기 때문에, 트랜지스터 TR2A는 오프로 된다. 또한 파워 다운 신호 PD가 L 레벨이기 때문에, 트랜지스터 TR3A, TR3B는 온으로 된다. 그리고 트랜지스터 TR2A가 오프로 됨으로써, 전압 구동형 드라이버(70)가 차동 신호선에서 전기적으로 분리된다. 트랜지스터 TR3A, TR3B가 온으로 됨으로써, 전류·전압 변환 회로(90)에는 통상의 동작 전류가 흐르게 되어, 통상 전송을 실현할 수 있다. 즉 도 3의 구성은 도 4의 구성과 등가로 된다.

통상 전송 모드에서는 트랜스미터 회로, 리시버 회로는 이하와 같이 동작한다. 트랜지스터 TR1A, TR1B가 오프인 경우에는, 입력 노드 NIA, NIB의 전압은 예 를 들면 1V 정도로 되어 있다. 그리고 DTO+측의 트랜지스터 TR1A가 온으로 되면, 차동 신호선을 통해 VSS(GND)측에 전류가 흐른다. 이에 의해 입력 노드 NIA의 전압이 약간 내려간다. 그렇게 하면 NIA의 전압이 인버터 회로 INV1A에 의해 반전되어, INV1A의 출력 전압이 상승함으로써, 트랜지스터 TR4A의 온 저항이 낮아진다. 그리고 트랜지스터 TR5A에 흐르는 전류가 많아져, VDD, NVA 사이의 전압차(TR5A의 드레인·소스 사이 전압)가 커짐으로써, 전압 출력 노드 NVA의 전압이 내려간다. 마찬가지로 하여, DTO-측의 트랜지스터 TR1B가 온으로 되면, 이번에는 전압 출력 노드 NVB의 전압이 내려간다. 따라서 콤퍼레이터(100)가, 전압 출력 노드 NVA, NVB의 전압차를 비교하여 증폭함으로써, 데이터의 「0」 「1」이 검출된다.

다음으로 파워 다운 커맨드 송신 시의 동작에 대하여 설명한다. 도 5의 A1에서는 트랜스미터 회로가 파워 다운 커맨드를 리시버 회로에 송신하고 있다. 이와 같이 본 실시 형태에서는, 차동 신호선을 전류 구동하는 통상 전송 모드에서, 파워 다운 커맨드가 송신되기 때문에, 여분의 신호선을 설치할 필요가 없다.

또한 도 5의 A2에 도시한 바와 같이, 트랜스미터 회로가 차동 신호선을 전류 구동하여 복수의 파워 다운 커맨드를 송신하도록 해도 된다. 그리고 파워 다운 설정 회로(120)가, 복수의 파워 다운 커맨드가 검출된 것을 조건으로, 전류·전압 변환 회로(90)나 콤퍼레이터(100)를 파워 다운 모드로 설정하도록 해도 된다.

이와 같이 복수의 파워 다운 커맨드를 송신하여 검출하도록 하면, 전송 에러가 발생한 경우에도, 리시버 회로(80)가 잘못하여 파워 다운 모드로 설정되게 되는 사태를 방지할 수 있다. 즉 리시버 회로(80)가 잘못하여 파워 다운 모드로 설정되 게 되면, 그것을 회복하는 것은 곤란하게 되는데, 복수의 파워 다운 커맨드를 송신하여 검출하도록 하면, 이러한 사태를 미연에 방지할 수 있다.

다음으로 파워 다운 설정 시의 동작에 대하여 설명한다. 도 5의 A3에 도시한 바와 같이, 신호 PDIN이 H 레벨로 되면, 트랜지스터 TR2A가 온으로 되어, 전압 구동형 드라이버(70)와 차동 신호선의 전기적인 접속이 온으로 된다. 그리고 전압 구동형 드라이버(70)가 A4에 도시한 바와 같이 CMOS 전압 레벨에서 H 레벨의 전압을 차동 신호선에 출력하고, 이에 의해 트랜지스터 TR4A가 오프로 된다. 이와 같이 트랜지스터 TR4A가 오프로 됨으로써, 트랜지스터 TR5A로부터 TR4A, DTO+, TR2A를 통해, 전압 출력 회로(72)에 이르는 경로에 불필요한 전류가 흐르는 것을 방지할 수 있어, 전력 절약화를 도모할 수 있다.

트랜스미터 회로가 파워 다운 커맨드를 송신하면, 도 5의 A5에 도시한 바와 같이 기간 TD1의 경과 후에, 파워 다운 펄스 신호 PDPLS가 액티브(L 레벨)로 된다. 이 기간 TD1은 파워 다운 펄스 생성 회로(114)에 의해 조정할 수 있다. 그리고 신호 PDPLS가 액티브로 되면, 보유 회로(122)에 논리 「1」이 세트된다. 그리고 A6에 도시한 바와 같이 기간 TD2의 경과 후에, 파워 다운 신호 PD가 액티브로 된다. 또한 이 기간 TD2는 지연 회로(124)에 의해 조정할 수 있다.

신호 PD가 액티브로 되면, 트랜지스터 TR3A, TR3B가 오프로 됨과 함께 콤퍼레이터(100)가 디스에이블 상태로 되기 때문에, 전류·전압 변환 회로(90)나 콤퍼레이터(100)에 정상적으로 흐르는 동작 전류를 차단할 수 있어, 전력 절약화를 실현할 수 있다. 또한 웨이크 업 검출 회로(130)가 인에이블 상태로 설정되기 때문 에, 차동 신호선에 출력되는 웨이크 업 전압의 검출이 가능하게 된다.

다음으로 도 6을 이용하여 파워 다운 해제 시의 동작에 대하여 설명한다. 도 6의 B1에 도시한 바와 같이 파워 다운 모드 시에는 DTO+(DTO-이어도 됨)의 신호선에는 CMOS 전압 레벨로 H 레벨의 전압이 출력되어 있다. 그리고 파워 다운 모드를 해제하는 경우에는 전압 출력 회로(72)가, B2에 도시한 바와 같이 CMOS 전압 레벨로 L 레벨의 웨이크 업 전압을 DTO+의 신호선에 출력한다. 또한 기간 TD3의 경과 후에 신호 PDIN이 L 레벨로 되며, 이에 의해 트랜지스터 TR2A는 오프로 되어, 전압 출력 회로(72)는 DTO+의 신호선으로부터 분리된다.

웨이크 업 전압이 출력되면, 인에이블 상태로 설정된 웨이크 업 검출 회로(130)가 이 웨이크 업 전압을 검출하여, B4에 도시한 바와 같이 신호 XWUPPLS를 L 레벨로 한다. 이에 의해 보유 회로(122)가 논리 「0」으로 리세트되며, 기간 TD4의 경과 후에 B5에 도시한 바와 같이 파워 다운 신호 PD가 L 레벨로 된다. 그렇게 하면 트랜지스터 TR3A, TR3B가 온으로 됨과 함께 콤퍼레이터(100)가 인에이블 상태로 되어, 파워 다운 모드가 해제된다. 또한 웨이크 업 검출 회로(130)는 디스에이블 상태로 된다. 그리고 B6에 도시한 바와 같이, 차동 신호선은 부정 기간의 경과 후에 아이들 상태로 되어, 통상 전송이 가능한 상태로 된다.

5. 특수 코드를 이용한 파워 다운 커맨드의 송신

본 실시 형태에서는 도 7A에 도시한 바와 같이 호스트 디바이스(10), 타깃 디바이스(30)(트랜스미터 회로)에 부호화 회로(11, 31)를 설치할 수 있다. 부호화 회로(11, 31)는, 예를 들면 비트 폭을 확장하는 부호화 방식으로 데이터를 부호화 한다. 이러한 부호화 방식으로서는, 예를 들면 8비트의 데이터를 10비트의 데이터로 변환하는 8B/10B 부호화 등이 있다. 이 8B/10B 부호화에 따르면 도 7B에 도시한 바와 같이, 0이나 1이 연속하는 데이터라도, 부호화 후에는 신호의 비트 변화가 많아져, 잡음 등에 기인하는 전송 에러의 발생을 저감할 수 있다. 또한 8B/10B 부호화에 따르면, 비트 폭이 8비트로부터 10비트로 확장되어 있기 때문에, 데이터 이외에도 도 7C에 도시한 바와 같은 특수 코드(제어 코드와 동의)를 송신하는 것이 가능하게 된다.

본 실시 형태에서는 도 7A에 도시한 바와 같이, 특수 코드에 파워 다운 커맨드를 할당하여, 송신한다. 그리고 도 3의 커맨드 디코더(112)의 디코드 처리에 의해, 파워 다운 커맨드가 할당된 특수 코드를 검출함으로써, 파워 다운 커맨드를 검출한다. 이와 같이 부호화 방식을 잘 이용하면, 전송 에러의 발생을 저감할 수 있음과 함께, 차동 신호선을 전류 구동하는 것에 의한 파워 다운 커맨드의 송신과 검출을 용이하게 실현할 수 있다. 또한 특수 코드를 패킷의 스타트 코드나 엔드 코드에 할당하여 데이터 전송을 행하는 것도 용이하게 된다.

또한 부호화 회로(11, 31)에서 행해지는 부호화 방식은, 비트 폭을 확장하는 부호화이면 충분하고, 8B/10B 부호화에는 한정되지 않는다.

6. 클럭 전송용 리시버 회로의 파워 다운 모드의 설정

본 실시 형태에 따르면 도 1에서, 트랜스미터 회로(22, 24, 46, 48)는, 대응하는 리시버 회로(42, 44, 26, 28)를 개별적으로 파워 다운 모드로 설정할 수 있다. 따라서 클럭 전송용의 리시버 회로(44)를 파워 다운 모드로 설정하기 위한 파 워 다운 커맨드나, 그 파워 다운 모드를 해제하기 위한 웨이크 업 전압을, CLK+/-의 차동 신호선을 통해 전송하는 것도 가능하다. 마찬가지로 스트로브 전송용(광의로는 클럭 전송용)의 리시버 회로(28)를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드나, 그 파워 다운 모드를 해제하기 위한 웨이크 업 전압을, STB+/-의 차동 신호선을 통해 전송하는 것도 가능하다.

그러나 도 8A에 도시한 바와 같이, CLK+/-, STB+/-의 차동 신호선을 통해 전송되는 신호의 주파수(대역)는, DTO+/-, DTI+/-의 차동 신호선을 통해 전송되는 신호의 주파수보다 높다. 따라서, CLK+/-, STB+/-의 차동 신호선측에, 본 실시 형태에서 설명한 파워 다운 검출 회로나 파워 다운 설정 회로나 전압 구동형 드라이버를 설치하면, 전송 속도나 전송 신뢰성 등의 전송 성능에 악영향을 미칠 가능성이 있다. 특히 전압 구동형 드라이버를 CLK+/-, STB+/-의 차동 신호선측에 설치하면, 트랜지스터의 드레인 단자나 게이트 단자의 기생 용량이 차동 신호선에 부가되게 되어, 전송 성능에 악영향을 미칠 우려가 크다.

따라서 도 8B에서는, 클럭 전송용의 리시버 회로(44)를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드(이하, 클럭 전송용의 파워 다운 커맨드라고 함)나, 그 파워 다운 모드를 해제하기 위한 웨이크 업 전압(이하, 클럭 전송용의 웨이크 업 전압이라고 함)을, OUT 전송용의 차동 신호선 DTO+/-를 통해 전송하고 있다.

즉, 클럭 전송용의 리시버 회로(44)를 파워 다운 모드로 설정하는 경우에는, OUT 전송용의 트랜스미터 회로(22)가, 클럭 전송용의 파워 다운 커맨드를 DTO+/-의 차동 신호선을 통해 OUT 전송용의 리시버 회로(42)에 송신한다. 그리고 OUT 전송 용의 리시버 회로(42)가 포함하는 파워 다운 설정 회로는, DTO+/-를 통해 송신되는 파워 다운 커맨드로서, 클럭 전송용의 파워 다운 커맨드가 검출된 경우에는, 파워 다운 신호를 클럭 전송용의 리시버 회로(44)에 출력한다. 그리고 클럭 전송용의 리시버 회로(44)가 포함하는 전류·전압 변환 회로나 콤퍼레이터를 파워 다운 모드로 설정한다.

한편, 클럭 전송용의 리시버 회로(44)의 파워 다운 모드를 해제하는 경우에는, OUT 전송용의 트랜스미터 회로(22)(전압 구동형 드라이버)가, DTO+/-의 신호선에 웨이크 업 전압을 출력한다. 그리고 OUT 전송용의 리시버 회로(42)가 포함하는 웨이크 업 검출 회로는, OUT 전송용의 트랜스미터 회로(22)로부터의 웨이크 업 전압을 검출하면, OUT 전송용의 리시버 회로(42)와 클럭 전송용의 리시버 회로(44)의 양방의 파워 다운 모드를 해제하기 위한 신호를 출력한다.

이상과 같이 하면, 파워 다운 커맨드나 웨이크 업 전압을, CLK+/-의 차동 신호선을 통해 전송하지 않아도 되게 된다. 따라서 CLK+/-의 차동 신호선을 통해 행해지는 클럭 전송의 전송 성능에, 악영향이 미치는 사태를 방지할 수 있다.

또한 스트로브 전송용의 리시버 회로(26)를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드나, 그 파워 다운 모드를 해제하기 위한 웨이크 업 전압에 대해서도, IN 전송용의 차동 신호선 DTI+/-를 통해 전송할 수 있다. 또한, 클럭 전송용의 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드와, 데이터 전송용의 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드는, 서로 다른 코드의 커맨드이어도 되고, 동일한 코드의 커맨드이어도 된다.

7. 파워 다운 제어의 상세

다음으로 파워 다운 제어의 상세에 대하여 설명한다. 본 실시 형태에서는 도 9, 도 10에 도시한 바와 같이 다양한 상태가 정의되고 있다. 도 9, 도 10에서 디바이스 디스에이블 상태는, 전자 기기 전체(호스트 디바이스 및 타깃 디바이스)가 파워 다운 모드로 설정되는 상태이다. 타깃 디스에이블 상태(기간 T1)는, 호스트 디바이스로부터 타깃 디바이스에의 클럭의 공급이 정지되어, 타깃 디바이스의 모든 기능이 정지되어 있는 상태이다. 클럭의 공급 정지는, 타깃 디스에이블 상태로 되고 나서 행한다.

OUT 아이들 상태(기간 T2)는, OUT 전송(호스트 디바이스로부터 타깃 디바이스에의 전송)의 아이들 상태(패킷 전송과 패킷 전송 사이의 상태)이다. 이 OUT 아이들 상태에서는, 호스트측 트랜스미터 회로, 타깃측 리시버 회로는 파워 다운 모드로 설정되어 있지 않기 때문에, 바로 통상 전송을 행할 수 있지만, 이들 회로에서는 정상적으로 전류가 흐르고 있어, 전력을 소비하고 있다. OUT 전송 상태(기간 T3)는 OUT 전송이 행해지고 있는 상태이다.

OUT 디스에이블 상태(기간 T4)는 OUT 전송이 정지하고 있는 상태이다. 이 상태에서는, 호스트측 트랜스미터 회로와 타깃측 리시버 회로에서 정상적으로 흐르고 있었던 전류가, 파워 다운 모드에 의해 오프로 되어, 전력 절약화가 실현된다. 그리고 호스트측 트랜스미터 회로가 타깃측 리시버 회로에 웨이크 업 전압을 출력함으로써, 파워 다운 모드를 해제하여, 정지하고 있었던 전송을 재개할 수 있다.

IN 아이들 상태(기간 T5)는, IN 전송(타깃 디바이스로부터 호스트 디바이스 로의 전송)의 아이들 상태이다. 이 IN 아이들 상태에서는, 타깃측 트랜스미터 회로, 호스트측 리시버 회로는 파워 다운 모드로 설정되어 있지 않기 때문에, 바로 통상 전송을 행할 수 있지만, 이들 회로에서는 정상적으로 전류가 흐르고 있어, 전력을 소비하고 있다. IN 전송 상태(기간 T6)는 IN 전송이 행해지고 있는 상태이다.

IN 디스에이블 상태(기간 T7)는 IN 전송이 정지하고 있는 상태이다. 이 상태에서는, 타깃측 트랜스미터 회로와 호스트측 리시버 회로에서 정상적으로 흐르고 있었던 전류가, 파워 다운 모드에 의해 오프로 되어, 전력 절약화가 실현된다. 그리고 타깃측 트랜스미터 회로가 호스트측 리시버 회로에 웨이크 업 전압을 출력함으로써, 파워 다운 모드를 해제하여, 정지하고 있었던 전송을 재개할 수 있다.

또한 도 9에서, 「호스트 기능」은 호스트측의 시스템 기능을 나타내며, 「타깃 CLKIN」은 타깃 디바이스에의 클럭 입력의 유무를 나타내고, 「타깃 기능」은 타깃측의 시스템 기능을 나타낸다. 「DTO 송신」은 호스트측의 DTO+/-의 송신 기능을 나타내며, 「DTI 수신」은 호스트측의 DTI+/-의 수신 기능을 나타낸다. 「DTI 송신」은 타깃측의 DTI+/-의 송신 기능을 나타내며, 「DTO 수신」은 타깃측의 DTO+/-의 수신 기능을 나타낸다. 「CLK 송신」은 CLK+/-의 송신 기능을 나타내고, 「CLK 수신」은 CLK+/-의 수신 기능을 나타낸다. 그리고 도 9에서,「○」는 이들 기능이 인에이블 상태(동작 상태)인 것을 나타내며, 「×」는 이들 기능이 디스에이블 상태(파워 다운 상태)인 것을 나타낸다. 또한 「-」는 돈트 케어인 것을 나타낸다. 또한 도 10에서 「S」는 패킷 전송의 스타트 코드를 나타내고, 「E」는 패킷 전송의 엔드 코드를 나타낸다. 이들 스타트 코드, 엔드 코드는 예를 들면 8B/10B 부호화를 이용하여 생성한다.

도 10의 C1에서는 OUT 전송이 아이들 상태로 되어 있고, C2에서는 OUT 전송에 의해 패킷이 전송되어 있다. C3에서는 OUT 디스에이블 상태로 되어 있어, 호스트측 트랜스미터 회로와 타깃측 리시버 회로가 파워 다운 모드로 설정된다. C4에서는 타깃 디스에이블 상태로 되어 있어, 이 상태에서는 C5에 도시한 바와 같이 CLK+/-의 공급도 정지되어, 타깃 디바이스의 모든 기능이 정지한다.

도 10의 C6에서는 IN 전송이 아이들 상태로 되어 있고, C7에서는 IN 전송에 의해 패킷이 전송되어 있다. C8에서는 IN 디스에이블 상태로 되어 있어, 타깃측 트랜스미터 회로와 호스트측 리시버 회로가 파워 다운 모드로 설정된다. C9에서는 타깃 디스에이블 상태로 되어 있다. 또한 C10, C11에 도시한 바와 같이 STB+/-는, 통상의 IN 전송을 행할 때에만, 타깃측이 호스트측에 공급한다.

본 실시 형태에 따르면, 각 트랜스미터 회로가, 대응하는 각 리시버 회로를 개별적으로 파워 다운 모드로 설정하거나, 그 파워 다운 모드를 해제할 수 있다. 따라서 도 9, 도 10에 도시한 각 상태에 최적의 파워 다운 모드의 설정, 해제를 실현할 수 있어, 보다 인텔리전트한 파워 다운 제어를 실현할 수 있다.

8. 제2 구성예

다음으로, 본 실시 형태의 트랜스미터 회로, 리시버 회로의 상세한 제2 구성예에 대하여 도 11을 이용하여 설명한다. 또한 도 11에서, 도 3과 동일 부호의 회로 블록의 구성 및 동작은 도 3의 제1 구성예와 거의 마찬가지기 때문에 설명을 생 략한다.

도 11에서는 파워 다운 검출 회로(110)가 커맨드 디코더(112)와 파워 다운 신호 생성 회로(115)를 포함한다. 커맨드 디코더(112)는, 파워 다운 커맨드를 디코드 처리에 의해 검출한다. 파워 다운 신호 생성 회로(115)는, 파워 다운 커맨드가 검출된 경우에, H 레벨(액티브)의 타깃측 파워 다운 신호 TPDW를 출력한다.

파워 다운 설정 회로(120)는, 파워 다운 검출 회로(110)에 의해 파워 다운 커맨드가 검출되어, 트랜스미터 회로가 파워 다운 전압을 차동 신호선(DTO+, DTO-)에 출력한 경우에, 전류·전압 변환 회로(90)나 콤퍼레이터(100)를 파워 다운 모드로 설정한다. 구체적으로는 파워 다운 설정 회로(120)는 논리곱 회로 AND1을 포함한다. 그리고 파워 다운 신호 생성 회로(115)로부터의 타깃측 파워 다운 신호 TPDW와, 차동 신호선의 상태에 따라 그 전압 레벨이 변화되는 호스트측 파워 다운 신호 HPDW가 모두 H 레벨(액티브)인 경우에, 파워 다운 신호 PD를 H 레벨(액티브)로 하여 출력한다. 그리고 파워 다운 신호 PD가 H 레벨로 되면, 콤퍼레이터(100)가 디스에이블 상태로 됨과 함께 트랜지스터 TR3A, TR3B가 오프로 되어, 리시버 회로가 파워 다운 모드로 설정된다.

웨이크 업 검출 회로(130)는, 파워 다운 모드의 해제를 검출하여, 웨이크 업 신호 TWUP를 출력한다. 구체적으로는 웨이크 업 검출 회로(130)는, 트랜스미터 회로가 파워 다운 전압을 차동 신호선에 출력함으로써 리시버 회로가 파워 다운 모드로 설정된 후, 파워 다운 모드의 해제를 검출하면, 웨이크 업 신호 TWUP를 H 레벨(액티브)로 하여 출력한다. 그리고 웨이크 업 신호 TWUP가 H 레벨로 되면, 후단의 논리 회로(물리층보다 상층의 회로)가 웨이크 업된다.

다음으로 도 11의 제2 구성예의 동작을 도 12, 도 13의 파형도를 이용하여 설명한다. 도 12의 D1에 도시한 바와 같이 트랜스미터 회로가 파워 다운 커맨드를 리시버 회로에 송신하면, 이 파워 다운 커맨드를 파워 다운 검출 회로(110)가 검출한다. 그리고 파워 다운 커맨드가 검출되면, 파워 다운 신호 생성 회로(115)가 D2에 도시한 바와 같이 H 레벨의 신호 TPDW를 출력한다.

다음으로, 신호 PDIN이 H 레벨로 되면, 트랜스미터 회로의 트랜지스터 TR2A가 온으로 되어, 전압 구동형 드라이버(70)와 차동 신호선과의 전기적인 접속이 온으로 된다. 그리고 전압 구동형 드라이버(70)가 도 12의 D3에 도시한 바와 같이 CMOS 전압 레벨로 H 레벨의 파워 다운 전압을 차동 신호선에 출력하면, D4에 도시한 바와 같이 신호 HPDW가 H 레벨(액티브)로 된다. 그렇게 하면, 신호 HPDW, TPDW가 모두 H 레벨로 되기 때문에, 파워 다운 설정 회로(120)로부터 출력되는 파워 다운 신호 PD가, D5에 도시한 바와 같이 H 레벨로 된다. 그리고 신호 PD가 H 레벨(액티브)로 되면, 콤퍼레이터(100)가 디스에이블 상태로 됨과 함께 트랜지스터 TR3A, TR3B가 오프로 되어, 리시버 회로가 파워 다운 모드로 설정된다.

또한 도 8A, 도 8B 등에서 설명한 바와 같이, 신호 PD가 H 레벨로 되어 데이터 전송용의 리시버 회로(42, 26)가 파워 다운 모드로 설정된 경우에는, 클럭 전송용의 리시버 회로(44, 28)도 파워 다운 모드로 설정하는 것이 바람직하다. 또한 데이터 전송용의 리시버 회로의 파워 다운 모드가 해제된 경우에는, 클럭 전송용의 리시버 회로의 파워 다운 모드도 해제하는 것이 바람직하다. 이 경우, 예를 들면 데이터 전송용의 리시버 회로가 신호 PD를 클럭 전송용의 리시버 회로에 출력하고, 이 신호 PD에 기초하여, 클럭 전송용의 리시버 회로의 파워 다운 모드의 설정이나 해제를 행하면 된다.

신호 HPDW가 H 레벨로 되면, 웨이크 업 검출 회로(130)에 포함되는 RS 플립플롭 회로(NAND1, NAND2)의 출력 노드 NA, NB는, 도 12의 D6, D7에 도시한 바와 같이 각각, L 레벨, H 레벨로 된다. 이 때, 신호 HPDW의 노드 ND는 H 레벨이기 때문에, D8에 도시한 바와 같이, 웨이크 업 검출 회로(130)가 출력하는 웨이크 업 신호 TWUP는 L 레벨(비액티브) 그대로로 된다.

다음으로 신호 PDIN이 L 레벨로 되어 도 13의 E1에 도시한 바와 같이 트랜지스터 TR2A가 오프로 된다. 이에 의해, 차동 신호선에의 파워 다운 전압의 공급이 정지되어, 파워 다운 모드가 해제되어, E2에 도시한 바와 같이 차동 신호선이 아이들 상태로 된다. 그리고 이 아이들 상태에서는, 트랜스미터 회로의 트랜지스터 TR1A, TR1B가 모두 오프로 되기 때문에, 차동 신호선의 전압 레벨은 예를 들면 1V 정도의 저전압 레벨로 된다. 따라서 E3에 도시한 바와 같이 신호 HPDW가 L 레벨로 되어, E4에 도시한 바와 같이 파워 다운 신호 PD가 L 레벨(비액티브)로 된다. 이에 의해, 콤퍼레이터(100)가 인에이블 상태로 됨과 함께 트랜지스터 TR3A, TR3B가 온으로 되어, 리시버 회로의 파워 다운 모드가 해제된다. 또한 도 8A, 도 8B 등에서 설명한 바와 같이, 클럭 전송용의 리시버 회로(44, 28)의 파워 다운 모드도 해제된다.

또한 트랜지스터 TR2A가 오프로 된 후, 트랜지스터 TR1A나 TR1B를 온으로 함 으로써, 신호 HPDW를 L 레벨로 설정해도 된다. 혹은, 트랜지스터 TR2A를 일정 기간 온으로 하고, 그 일정 기간 내에 전압 출력 회로(72)가 L 레벨의 전압을 출력함으로써, 신호 HPDW를 L 레벨로 설정하는 것도 가능하다.

신호 HPDW의 노드 ND가 L 레벨로 되면, 웨이크 업 검출 회로(130)의 노드 NB가 H 레벨이며 노드 NC가 L 레벨이기 때문에, 도 13의 E5에 도시한 바와 같이 웨이크 업 신호 TWUP가 H 레벨로 된다. 그리고 웨이크 업 신호 TWUP가 H 레벨로 된 것을 트리거로 하여, 후단의 논리 회로(물리층 회로의 상층의 회로)가 웨이크 업된다. 그리고 신호 TWUP가 H 레벨로 되면, 그 일정 기간 경과 후에, E6에 도시한 바와 같이 파워 다운 신호 생성 회로(115)가 신호 TPDW를 L 레벨로 한다. 이에 의해, E7, E8에 도시한 바와 같이 노드 NA, NB의 전압이, 각각, H 레벨, L 레벨로 되어, 웨이크 업 신호 TWUP가 L 레벨로 되돌아간다.

다음으로, 도 3, 도 5, 도 6에서 설명한 제1 구성예와, 도 11∼도 13에서 설명한 제2 구성예와의 상위점에 대하여 설명한다.

우선 제1 구성예에서는, 도 5의 A5에 도시한 바와 같이, 파워 다운 커맨드가 검출되어, 일정 기간 TD1이 경과한 후에, 펄스 신호 PDPLS가 L 레벨로 된다. 이에 의해 A6에 도시한 바와 같이 신호 PD가 H 레벨로 되어, 리시버 회로가 파워 다운 모드로 설정된다.

이에 대하여 제2 구성예에서는, 도 12의 D1, D2에 도시한 바와 같이 파워 다운 커맨드가 검출되어 신호 TPDW가 H 레벨로 되며, 또한, D3, D4에 도시한 바와 같이 트랜스미터 회로가 차동 신호선에 H 레벨의 파워 다운 전압을 출력한 경우에, D5에 도시한 바와 같이 신호 PD가 H 레벨로 되어, 리시버 회로가 파워 다운 모드로 설정된다.

또한 제1 구성예에서는, 도 6의 B2에 도시한 바와 같이 트랜스미터 회로가 L 레벨의 웨이크 업 전압을 출력하면, B5에 도시한 바와 같이 신호 PD가 L 레벨로 되어, 리시버 회로의 파워 다운 모드가 해제된다.

이에 대하여 제2 구성예에서는, 도 13의 E2에 도시한 바와 같이 트랜스미터 회로에 의한 차동 신호선에의 파워 다운 전압의 공급이 정지되면, E4에 도시한 바와 같이 신호 PD가 L 레벨로 되어, 리시버 회로의 파워 다운 모드가 해제된다. 그리고 E5에 도시한 바와 같이 웨이크 업 신호 TWUP가 H 레벨로 되어, 후단의 상위층의 논리 회로가 웨이크 업된다.

즉, 제1 구성예에서는, 파워 다운 커맨드가 검출된 것만을 조건으로 하여, 파워 다운 모드의 설정이 행해진다. 이 때문에 도 5의 기간 TD1, TD2를 설정하기 위한 지연 회로가 필요로 되게 된다. 왜냐하면, 도 5의 A4에 도시한 차동 신호선이 H 레벨로 되는 타이밍이, A5에 도시한 펄스 신호 PDPLS가 L 레벨로 되는 타이밍보다 늦어지게 되면, 도 3의 보유 회로(122)가 리세트되어, 파워 다운 모드가 해제되게 되기 때문이다. 그리고, 트랜스미터 회로측은 리시버 회로측의 신호 지연의 상태를 알 수 없기 때문에, 이러한 지연 회로를 설치하면, 타이밍 조정이 복잡화되어, 시퀀스 설계가 어렵게 된다.

이에 대하여 제2 구성예에서는, 도 12의 D2에 도시한 바와 같이 파워 다운 커맨드가 검출된 것만으로는, 파워 다운 모드의 설정은 행해지지 않고, D3, D4에 도시한 바와 같이 파워 다운 커맨드의 검출 후, 트랜스미터 회로가 파워 다운 전압을 출력한 것을 조건으로, 파워 다운 모드의 설정이 행해진다. 즉, 파워 다운 커맨드가 검출된 것을 조건으로, 파워 다운 모드 이행으로의 준비를 행하고, 파워 다운 전압의 출력을 검출한 것을 조건으로, 파워 다운 모드로 이행한다. 이와 같이 하면, 제1 구성예에서는 필요하였던 지연 회로는 불필요하게 되어, 타이밍 조정이 간소화되어, 시퀀스 설계를 용이화할 수 있다.

또한 제2 구성예에서는, 도 12의 D8의 타이밍에서는 웨이크 업 신호 TWUP는 L 레벨 그대로로 해야만 하는 한편, 도 13의 E5의 타이밍에서는, 웨이크 업 신호 TWUP를 H 레벨로 할 필요가 있다. 그런데 도 12의 기간 TA1과 도 13의 기간 TA2에서는, 신호 HPDW는 모두 L 레벨이고, 신호 TPDW는 모두 H 레벨로, 신호 상태는 동일하게 되어 있다. 또한 도 12의 D8의 타이밍과 도 13의 E5의 타이밍 사이의 기간에서는, 클럭도 정지하고 있어, 신호 상태에 의해서만 기간 TA1과 기간 TA2를 구별해야 한다.

따라서 제2 구성예에서는, 도 11에 도시한 바와 같은 구성의 웨이크 업 검출 회로(130)를 설치하고 있다. 즉 제2 구성예에서는, 웨이크 업 검출 회로(130)의 RS 플립플롭 회로(NAND1, NAND2)가, 노드 NA, NB의 전압 상태를 유지함으로써, 도 12의 기간 TA1과 도 13의 기간 TA2의 구별을 가능하게 하고 있다. 이와 같이 웨이크 업 검출 회로(130)는, 파워 다운 커맨드가 검출되어 파워 다운 검출 회로(110)의 출력 신호 TPDW가 H 레벨(액티브)로 된 후에, 차동 신호선의 전압 레벨이 파워 다운 전압(예를 들면 H 레벨)으로부터 다른 전압 레벨(예를 들면 1V)로 변화된 경 우에(신호 HPDW가 H 레벨로부터 L 레벨로 변화된 경우에), 웨이크 업 신호 TWUP를 H 레벨(액티브)로 하는 회로로 되어 있다. 이러한 회로로 하면, 도 12의 D8의 타이밍에서는, 웨이크 업 신호 TWUP는 H 레벨로는 되지 않고, 도 13의 E5의 타이밍에서 웨이크 업 신호 TWUP가 H 레벨로 되게 된다.

9. 제3 구성예

다음으로, 본 실시 형태의 트랜스미터 회로, 리시버 회로의 상세한 제3 구성예에 대하여 도 14를 이용하여 설명한다. 또한 도 14에서, 도 3, 도 11과 동일 부호의 회로 블록의 구성 및 동작은 도 3, 도 11의 제1, 제2 구성예와 거의 마찬가지기 때문에 설명을 생략한다.

도 14의 제3 구성예가 도 11의 제2 구성예와 다른 부분은, 트랜스미터 회로의 구성이다. 구체적으로는 도 14에서는, 트랜스미터 회로의 전류 구동형 드라이버(60)(제1, 제2 전류원)가, N형(제1 도전형)의 트랜지스터 TR11A, TR12A와 전류원 IHS를 포함한다. 또한 N형(제1 도전형)의 트랜지스터 TR11B, TR12B와 전류원 ILS를 포함한다.

여기서 트랜지스터 TR11A는, 출력 노드 NQA와 전류원 IHS 사이에 설치된다. 구체적으로는 트랜지스터 TR11A는, 그 게이트 단자에 입력 신호 DIN+가 입력되며, 그 드레인 단자에 출력 노드 NQA가 접속되고, 그 소스 단자에 전류원 IHS가 접속된다. 트랜지스터 TR12A는, 출력 노드 NQB와 전류원 IHS 사이에 설치된다. 구체적으로는 트랜지스터 TR12A는, 그 게이트 단자에 입력 신호 DIN-가 입력되며, 그 드레인 단자에 출력 노드 NQB가 접속되고, 그 소스 단자에 전류원 IHS가 접속된다.

트랜지스터 TR11B는, 출력 노드 NQA와 전류원 ILS 사이에 설치된다. 구체적으로는 트랜지스터 TR11B는, 그 게이트 단자에 입력 신호 DIN-가 입력되고, 그 드레인 단자에 출력 노드 NQA가 접속되며, 그 소스 단자에 전류원 ILS가 접속된다. 트랜지스터 TR12B는, 출력 노드 NQB와 전류원 ILS 사이에 설치된다. 구체적으로는 트랜지스터 TR12B는, 그 게이트 단자에 입력 신호 DIN+가 입력되고, 그 드레인 단자에 출력 노드 NQB가 접속되며, 그 소스 단자에 전류원 ILS가 접속된다.

전류원 IHS는, 트랜지스터 TR11A 및 TR12A와 VSS(제1 전원) 사이에 설치된다. 이 IHS는 전류원 ILS보다 큰 전류(예를 들면 500㎂)를 흘릴 수 있는 전류원으로, 예를 들면 게이트 단자에, 제1 기준 전압이 입력되는 트랜지스터 등에 의해 구성할 수 있다.

전류원 ILS는, 트랜지스터 TR11B 및 TR12B와 VSS(제1 전원) 사이에 설치된다. 이 ILS는 전류원 IHS보다 작은 전류(예를 들면 100㎂)를 흘릴 수 있는 전류원으로, 예를 들면 게이트 단자에, 제1 기준 전압보다 작은 제2 기준 전압이 입력되는 트랜지스터 등에 의해 구성할 수 있다.

입력 신호 DIN+가 액티브(H 레벨)로 되고, 입력 신호 DIN-가 비액티브(L 레벨)로 되면, 트랜지스터 TR11A, TR12B가 온으로 되며, 트랜지스터 TR12A, TR11B가 오프로 된다. 이에 의해 DTO+에는 큰 전류(예를 들면 500㎂)가 흐르고, DTO-에는 작은 전류(예를 들면 100㎂)가 흐르게 된다. 한편, 입력 신호 DIN+가 비액티브로 되고, 입력 신호 DIN-가 액티브로 되면, 트랜지스터 TR11A, TR12B가 오프로 되며, 트랜지스터 TR12A, TR11B가 온으로 된다. 이에 의해 DTO+에는 작은 전류가 흐르 고, DTO-에는 큰 전류가 흐르게 된다.

또한 도 15A, 도 15B, 도 15C에, 인버터 회로(반전 회로) INV1A, INV1B의 구체예를 도시한다. 도 15A에서는, 인버터 회로 INV1A(INV1B)는, VDD, VSS 사이에 직렬 접속된 N형(제1 도전형)의 트랜지스터 TR20, TR21에 의해 구성된다. 그리고 트랜지스터 TR20의 게이트 단자에는 VDD(제2 전원)가 접속되며, 트랜지스터 TR21의 게이트 단자에는 입력 노드 NIA(NIB)가 접속된다. 또한 트랜지스터 TR20 대신에 부하 저항을 이용해도 된다. 도 15B에서는, 인버터 회로 INV1A(INV1B)는, VDD, VSS 사이에 직렬 접속된 P형(제2 도전형)의 트랜지스터 TR22와 N형(제1 도전형)의 트랜지스터 TR23에 의해 구성된다. 그리고 트랜지스터 TR22, TR23의 게이트 단자에는 입력 노드 NIA(NIB)가 접속된다. 도 15C에서는, 인버터 회로 INV1A(INV1B)는 연산 증폭기 OP에 의해 구성된다. 연산 증폭기 OP의 제1 입력(마이너스측)에는 기준 전압 VREF가 입력되며, 제2 입력(마이너스측)에는 입력 노드 NIA(NIB)가 접속된다.

도 3, 도 11, 도 14에서, 트랜지스터 TR4A(TR4B)와 인버터 회로 INV1A(INV1B)에 의해 구성되는 회로는, 저임피던스 생성 회로로서 기능한다. 이 저임피던스 생성 회로에 의해 생성된 임피던스(Z1)에, 저항 RA(RB)의 임피던스(Z2)를 보완함으로써, DTO+(DTO-)의 차동 신호선의 특정 임피던스(Z0)와, 리시버 회로의 입력 임피던스를 임피던스 정합(Z0=Z1+Z2)시킬 수 있다. 또한 전자 기기의 종류에 따라, 차동 신호선의 길이 등이 변화되어, 차동 신호선의 특정 임피던스가 변화되는 경우가 있다. 이 경우에는, 저항 RA(RB)를 가변 저항으로 하는 것이 바람 직하다. 이와 같이 하면, 저임피던스 생성 회로(TR4A 및 INV1A의 회로, TR4B 및 INV1B의 회로)와 저항 RA(RB)에 의해 구성되는 회로를, 임피던스 조정 회로로서 기능시킬 수 있다. 그리고, 차동 신호선의 특정 임피던스가 변화되어도, 임피던스 정합을 행하는 것이 가능하게 된다. 또한 차동 신호선의 특정 임피던스가 낮고, 저임피던스 생성 회로의 입력 임피던스만으로 임피던스 정합을 행할 수 있는 경우 등에는, 저항 RA(RB)을 설치하지 않는 구성으로 해도 된다.

10. 전자 기기

도 16에 본 실시 형태의 전자 기기의 구성예를 도시한다. 이 전자 기기는 본 실시 형태에서 설명한 인터페이스 회로(502, 512, 514, 522, 532)를 포함한다. 또한 베이스 밴드 엔진(500)(광의로는 통신 디바이스), 어플리케이션 엔진(광의로는 프로세서), 카메라(540)(광의로는 촬상 디바이스), 혹은 LCD(550)(광의로는 표시 디바이스)를 포함한다. 또한 이들 일부를 생략하는 구성으로 해도 된다. 도 16의 구성에 따르면 카메라 기능과 LCD(Liquid Crystal Display)의 표시 기능을 갖는 휴대 전화를 실현할 수 있다. 단 본 실시 형태의 전자 기기는 휴대 전화에는 한정되지 않고, 디지털 카메라, PDA, 전자 수첩, 전자 사전, 혹은 휴대형 정보 단말기 등 다양한 전자 기기에 적용할 수 있다.

도 16에 도시한 바와 같이 베이스 밴드 엔진(500)에 설치된 호스트측 인터페이스 회로(502)와, 어플리케이션(510)(그래픽 엔진)에 설치된 타깃측 인터페이스 회로(512) 사이에서, 도 1, 도 3, 도 11 등에서 설명한 데이터 전송이 행해진다. 또한 어플리케이션 엔진(510)에 설치된 호스트측 인터페이스 회로(514)와, 카메라 인터페이스(520)나 LCD 인터페이스(530)에 설치된 타깃측 인터페이스 회로(522, 532) 사이에서도, 도 1, 도 3, 도 11 등에서 설명한 데이터 전송이 행해진다.

휴대 전화 등의 휴대형 정보 기기는, 전화 번호 입력이나 문자 입력을 위한 버튼(문자 패널)이 설치되는 제1 기기 부분과, 메인 LCD(Liquid Crystal Display)나 서브 LCD나 카메라(1 또는 복수의 디바이스)가 설치되는 제2 기기 부분과, 제1, 제2 기기 부분을 접속하는 힌지 등의 접속 부분에 의해 구성된다. 그리고 도 16의 베이스 밴드 엔진(500), 어플리케이션 엔진(510), 인터페이스 회로(데이터 전송 제어 장치)(502, 512, 514)는, 제1 기기 부분에 설치할 수 있다. 또한 인터페이스 회로(522, 532), 카메라 인터페이스(520), LCD 인터페이스(530), 카메라(540), LCD(550)는, 제2 기기 부분에 설치할 수 있다. 그리고 종래의 방법에서는, 제1 기기 부분(제1 기판)과 제2 기기 부분(제2 기판) 사이의 데이터 전송을 패러럴 버스(시스템 버스)를 이용하여 행하였다.

이에 대하여 본 실시 형태에 따르면, 제1 기기 부분과 제2 기기 부분 사이의 데이터 전송을, 시리얼 버스의 차동 신호선을 이용하여 행할 수 있다. 따라서, 제1, 제2 기기 부분의 접속 부분을 통과한 배선의 개수를 매우 줄일 수 있어, 접속 부분의 설계나 실장을 용이화할 수 있다. 또한 EMI 노이즈의 발생도 저감할 수 있다. 또한 본 실시 형태에 따르면 인텔리전트한 파워 다운 제어가 가능하게 되기 때문에, 전자 기기의 전력 절약화를 또한 도모할 수 있다.

또한 본 발명은, 상기 실시 형태에서 설명한 것에 한하지 않고, 다양한 변형 실시가 가능하다. 예를 들면, 명세서 또는 도면 중의 기재에서 광의나 동의한 용 어(제1 도전형, 제2 도전형, 제1 전원, 제2 전원, 디바이스, 클럭, 데이터 전송, 시리얼 신호선, 통신 디바이스, 프로세서, 촬상 디바이스, 표시 디바이스 등)로서 인용된 용어(N형, P형, VSS, VDD, 호스트 디바이스·타깃 디바이스, 스트로브, IN 전송·OUT 전송, 차동 신호선, 베이스 밴드 엔진, 어플리케이션 엔진, 카메라, LCD 등)는, 명세서 또는 도면 중의 다른 기재에서도 광의나 동의한 용어로 치환할 수 있다.

또한 본 실시 형태의 리시버 회로나 트랜스미터 회로가 적용되는 인터페이스 회로도 도 1 등에서 설명한 것에 한정되지 않는다. 또한 리시버 회로나 트랜스미터 회로의 구체적인 구성도 도 3, 도 11, 도 14 등에서 설명한 것에 한정되지 않는다.

Claims (22)

1. 차동 신호선을 전류 구동하는 트랜스미터 회로에 차동 신호선을 통하여 접속되는 리시버 회로로서,

   차동 신호선에 흐르는 전류에 기초하여 전류·전압 변환을 행하여, 차동 전압 신호를 구성하는 제1, 제2 전압 신호를 출력하는 전류·전압 변환 회로와,

   상기 제1, 제2 전압 신호를 비교하여, 출력 신호를 출력하는 콤퍼레이터와,

   상기 트랜스미터 회로가 통상 전송 모드시에 차동 신호선을 전류 구동함으로써 파워 다운 커맨드를 송신한 경우에, 상기 콤퍼레이터에서의 비교 결과에 기초하여, 송신된 파워 다운 커맨드를 검출하는 파워 다운 검출 회로와,

   상기 파워 다운 검출 회로에 의해 파워 다운 커맨드가 검출된 경우에, 상기 전류·전압 변환 회로 및 상기 콤퍼레이터 중 적어도 한쪽을 파워 다운 모드로 설정하는 파워 다운 설정 회로

   를 포함하는 것을 특징으로 하는 리시버 회로.
2. 제1항에 있어서,

   상기 파워 다운 설정 회로가,

   파워 다운 커맨드가 검출된 경우에, 파워 다운 모드가 해제될 때까지 파워 다운 설정 정보를 보유하는 보유 회로를 포함하고,

   상기 보유 회로에 파워 다운 설정 정보가 보유되어 있는 경우에, 상기 전류 ·전압 변환 회로 및 상기 콤퍼레이터 중 적어도 한쪽을 파워 다운 모드로 설정하는 것을 특징으로 하는 리시버 회로.
3. 제1항에 있어서,

   상기 전류·전압 변환 회로가,

   차동 신호선의 제1 신호선측의 제1 입력 노드와 제1 전원 사이에 설치되는 제1 전류원과,

   상기 제1 전압 신호가 출력되는 제1 전압 출력 노드와 상기 제1 입력 노드 사이에 설치되고, 상기 제1 입력 노드의 전압에 기초하여 저항이 가변으로 제어되는 제1 가변 저항 소자와,

   제2 전원과 상기 제1 전압 출력 노드 사이에 설치되고, 제2 전원과 상기 제1 전압 출력 노드 사이에 흐르는 전류를 전압으로 변환하는 제1 전류·전압 변환 소자와,

   차동 신호선의 제2 신호선측의 제2 입력 노드와 제1 전원 사이에 설치되는 제2 전류원과,

   상기 제2 전압 신호가 출력되는 제2 전압 출력 노드와 상기 제2 입력 노드 사이에 설치되고, 상기 제2 입력 노드의 전압에 기초하여 저항이 가변으로 제어되는 제2 가변 저항 소자와,

   제2 전원과 상기 제2 전압 출력 노드 사이에 설치되고, 제2 전원과 상기 제2 전압 출력 노드 사이에 흐르는 전류를 전압으로 변환하는 제2 전류·전압 변환 소 자를 포함하는 것을 특징으로 하는 리시버 회로.
4. 제3항에 있어서,

   상기 전류·전압 변환 회로가,

   그 입력에, 상기 제1 입력 노드가 접속되는 제1 인버터 회로와, 그 입력에, 상기 제2 입력 노드가 접속되는 제2 인버터 회로를 더 포함하고,

   상기 제1 가변 저항 소자가,

   그 소스 단자에, 상기 제1 입력 노드가 접속되고, 그 게이트 단자에, 상기 제1 인버터 회로의 출력이 접속되고, 그 드레인 단자에 상기 제1 전압 출력 노드가 접속되는 제1 도전형의 제1 트랜지스터이고,

   상기 제2 가변 저항 소자가, 그 소스 단자에, 상기 제2 입력 노드가 접속되고, 그 게이트 단자에, 상기 제2 인버터 회로의 출력이 접속되고, 그 드레인 단자에 상기 제2 전압 출력 노드가 접속되는 제1 도전형의 제2 트랜지스터인 것을 특징으로 하는 리시버 회로.
5. 제3항에 있어서,

   상기 파워 다운 설정 회로가,

   파워 다운 커맨드가 검출된 경우에, 상기 제1, 제2 전류원에 흐르는 전류를 오프로 하는 것을 특징으로 하는 리시버 회로.
6. 제1항에 있어서,

   리시버 회로에 차동 신호선을 통하여 접속되는 상기 트랜스미터 회로가,

   차동 신호선을 전류 구동함으로써 복수의 파워 다운 커맨드를 송신하고,

   상기 파워 다운 설정 회로가,

   상기 파워 다운 검출 회로에 의해 복수의 파워 다운 커맨드가 검출된 경우에, 상기 전류·전압 변환 회로 및 상기 콤퍼레이터 중 적어도 한쪽을 파워 다운 모드로 설정하는 것을 특징으로 하는 리시버 회로.
7. 제1항에 있어서,

   상기 트랜스미터 회로가,

   비트폭을 확장하는 부호화 방식에 의해 얻어지는 특수 코드를, 파워 다운 커맨드로서 전송하고,

   상기 파워 다운 검출 회로가,

   상기 특수 코드를 검출함으로써, 파워 다운 커맨드를 검출하는 것을 특징으로 하는 리시버 회로.
8. 제1항에 있어서,

   상기 파워 다운 설정 회로가,

   상기 파워 다운 검출 회로에 의해 파워 다운 커맨드가 검출되고, 상기 트랜스미터 회로가 파워 다운 전압을 전압 구동으로 차동 신호선에 출력한 경우에, 상 기 전류·전압 변환 회로 및 상기 콤퍼레이터 중 적어도 한쪽을 파워 다운 모드로 설정하는 것을 특징으로 하는 리시버 회로.
9. 차동 신호 인터페이스를 구비한 인터페이스 회로로서,

   제1 차동 신호선을 전류 구동하는 상대 디바이스의 트랜스미터 회로에, 제1 차동 신호선을 통하여 접속되는 제1항의 리시버 회로와,

   상대 디바이스의 리시버 회로에 제2 차동 신호선을 통하여 접속되고, 제2 차동 신호선을 전류 구동하는 트랜스미터 회로를 포함하고,

   상기 제2 차동 신호선에 접속되는 상기 트랜스미터 회로가,

   상대 디바이스의 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드를, 통상 전송 모드시에 상기 제2 차동 신호선을 전류 구동함으로써, 상대 디바이스의 리시버 회로에 송신하는 것을 특징으로 하는 인터페이스 회로.
10. 차동 신호 인터페이스를 구비한 인터페이스 회로로서,

    제1 차동 신호선을 전류 구동하는 상대 디바이스의 트랜스미터 회로에, 제1 차동 신호선을 통하여 접속되는 제2항의 리시버 회로와,

    상대 디바이스의 리시버 회로에 제2 차동 신호선을 통하여 접속되고, 제2 차동 신호선을 전류 구동하는 트랜스미터 회로를 포함하고,

    상기 제2 차동 신호선에 접속되는 상기 트랜스미터 회로가,

    상대 디바이스의 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드를, 통상 전송 모드시에 상기 제2 차동 신호선을 전류 구동함으로써, 상대 디바이스의 리시버 회로에 송신하는 것을 특징으로 하는 인터페이스 회로.
11. 차동 신호 인터페이스를 구비한 인터페이스 회로로서,

    제1 차동 신호선을 전류 구동하는 상대 디바이스의 트랜스미터 회로에, 제1 차동 신호선을 통하여 접속되는 제3항의 리시버 회로와,

    상대 디바이스의 리시버 회로에 제2 차동 신호선을 통하여 접속되고, 제2 차동 신호선을 전류 구동하는 트랜스미터 회로를 포함하고,

    상기 제2 차동 신호선에 접속되는 상기 트랜스미터 회로가,

    상대 디바이스의 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드를, 통상 전송 모드시에 상기 제2 차동 신호선을 전류 구동함으로써, 상대 디바이스의 리시버 회로에 송신하는 것을 특징으로 하는 인터페이스 회로.
12. 차동 신호 인터페이스를 구비한 인터페이스 회로로서,

    제1 차동 신호선을 전류 구동하는 상대 디바이스의 트랜스미터 회로에, 제1 차동 신호선을 통하여 접속되는 제6항의 리시버 회로와,

    상대 디바이스의 리시버 회로에 제2 차동 신호선을 통하여 접속되고, 제2 차동 신호선을 전류 구동하는 트랜스미터 회로를 포함하고,

    상기 제2 차동 신호선에 접속되는 상기 트랜스미터 회로가,

    상대 디바이스의 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드를, 통상 전송 모드시에 상기 제2 차동 신호선을 전류 구동함으로써, 상대 디바이스의 리시버 회로에 송신하는 것을 특징으로 하는 인터페이스 회로.
13. 차동 신호 인터페이스를 구비한 인터페이스 회로로서,

    제1 차동 신호선을 전류 구동하는 상대 디바이스의 트랜스미터 회로에, 제1 차동 신호선을 통하여 접속되는 제7항의 리시버 회로와,

    상대 디바이스의 리시버 회로에 제2 차동 신호선을 통하여 접속되고, 제2 차동 신호선을 전류 구동하는 트랜스미터 회로를 포함하고,

    상기 제2 차동 신호선에 접속되는 상기 트랜스미터 회로가,

    상대 디바이스의 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드를, 통상 전송 모드시에 상기 제2 차동 신호선을 전류 구동함으로써, 상대 디바이스의 리시버 회로에 송신하는 것을 특징으로 하는 인터페이스 회로.
14. 차동 신호 인터페이스를 구비한 인터페이스 회로로서,

    제1 차동 신호선을 전류 구동하는 상대 디바이스의 트랜스미터 회로에, 제1 차동 신호선을 통하여 접속되는 제8항의 리시버 회로와,

    상대 디바이스의 리시버 회로에 제2 차동 신호선을 통하여 접속되고, 제2 차동 신호선을 전류 구동하는 트랜스미터 회로를 포함하고,

    상기 제2 차동 신호선에 접속되는 상기 트랜스미터 회로가,

    상대 디바이스의 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드를, 통상 전송 모드시에 상기 제2 차동 신호선을 전류 구동함으로써, 상대 디바이스의 리시버 회로에 송신하는 것을 특징으로 하는 인터페이스 회로.
15. 차동 신호 인터페이스를 구비한 인터페이스 회로로서,

    데이터 전송용 차동 신호선을 전류 구동하는 상대 디바이스의 데이터 전송용 트랜스미터 회로에, 데이터 전송용 차동 신호선을 통하여 접속되는 제1항의 데이터 전송용 리시버 회로와,

    클럭 전송용 차동 신호선을 전류 구동하는 상대 디바이스의 클럭 전송용 트랜스미터 회로에, 클럭 전송용 차동 신호선을 통하여 접속되는 클럭 전송용 리시버 회로를 포함하고,

    상기 데이터 전송용 리시버 회로에 포함되는 파워 다운 설정 회로가, 상기 데이터 전송용 차동 신호선을 통하여 송신되는 파워 다운 커맨드로서, 상기 클럭 전송용 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드가 검출된 경우에는, 상기 클럭 전송용 리시버 회로가 포함하는 전류·전압 변환 회로 및 콤퍼레이터 중 적어도 한쪽을 파워 다운 모드로 설정하는 것을 특징으로 하는 인터페이스 회로.
16. 차동 신호 인터페이스를 구비한 인터페이스 회로로서,

    데이터 전송용 차동 신호선을 전류 구동하는 상대 디바이스의 데이터 전송용 트랜스미터 회로에, 데이터 전송용 차동 신호선을 통하여 접속되는 제2항의 데이터 전송용 리시버 회로와,

    클럭 전송용 차동 신호선을 전류 구동하는 상대 디바이스의 클럭 전송용 트랜스미터 회로에, 클럭 전송용 차동 신호선을 통하여 접속되는 클럭 전송용 리시버 회로를 포함하고,

    상기 데이터 전송용 리시버 회로에 포함되는 파워 다운 설정 회로가, 상기 데이터 전송용 차동 신호선을 통하여 송신되는 파워 다운 커맨드로서, 상기 클럭 전송용 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드가 검출된 경우에는, 상기 클럭 전송용 리시버 회로가 포함하는 전류·전압 변환 회로 및 콤퍼레이터 중 적어도 한쪽을 파워 다운 모드로 설정하는 것을 특징으로 하는 인터페이스 회로.
17. 차동 신호 인터페이스를 구비한 인터페이스 회로로서,

    데이터 전송용 차동 신호선을 전류 구동하는 상대 디바이스의 데이터 전송용 트랜스미터 회로에, 데이터 전송용 차동 신호선을 통하여 접속되는 제3항의 데이터 전송용 리시버 회로와,

    클럭 전송용 차동 신호선을 전류 구동하는 상대 디바이스의 클럭 전송용 트랜스미터 회로에, 클럭 전송용 차동 신호선을 통하여 접속되는 클럭 전송용 리시버 회로를 포함하고,

    상기 데이터 전송용 리시버 회로에 포함되는 파워 다운 설정 회로가, 상기 데이터 전송용 차동 신호선을 통하여 송신되는 파워 다운 커맨드로서, 상기 클럭 전송용 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드가 검출된 경우에는, 상기 클럭 전송용 리시버 회로가 포함하는 전류·전압 변환 회로 및 콤퍼레이터 중 적어도 한쪽을 파워 다운 모드로 설정하는 것을 특징으로 하는 인터페이스 회로.
18. 차동 신호 인터페이스를 구비한 인터페이스 회로로서,

    데이터 전송용 차동 신호선을 전류 구동하는 상대 디바이스의 데이터 전송용 트랜스미터 회로에, 데이터 전송용 차동 신호선을 통하여 접속되는 제6항의 데이터 전송용 리시버 회로와,

    클럭 전송용 차동 신호선을 전류 구동하는 상대 디바이스의 클럭 전송용 트랜스미터 회로에, 클럭 전송용 차동 신호선을 통하여 접속되는 클럭 전송용 리시버 회로를 포함하고,

    상기 데이터 전송용 리시버 회로에 포함되는 파워 다운 설정 회로가, 상기 데이터 전송용 차동 신호선을 통하여 송신되는 파워 다운 커맨드로서, 상기 클럭 전송용 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드가 검출된 경우에는, 상기 클럭 전송용 리시버 회로가 포함하는 전류·전압 변환 회로 및 콤퍼레이터 중 적어도 한쪽을 파워 다운 모드로 설정하는 것을 특징으로 하는 인터페이스 회로.
19. 차동 신호 인터페이스를 구비한 인터페이스 회로로서,

    데이터 전송용 차동 신호선을 전류 구동하는 상대 디바이스의 데이터 전송용 트랜스미터 회로에, 데이터 전송용 차동 신호선을 통하여 접속되는 제7항의 데이터 전송용 리시버 회로와,

    클럭 전송용 차동 신호선을 전류 구동하는 상대 디바이스의 클럭 전송용 트랜스미터 회로에, 클럭 전송용 차동 신호선을 통하여 접속되는 클럭 전송용 리시버 회로를 포함하고,

    상기 데이터 전송용 리시버 회로에 포함되는 파워 다운 설정 회로가, 상기 데이터 전송용 차동 신호선을 통하여 송신되는 파워 다운 커맨드로서, 상기 클럭 전송용 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드가 검출된 경우에는, 상기 클럭 전송용 리시버 회로가 포함하는 전류·전압 변환 회로 및 콤퍼레이터 중 적어도 한쪽을 파워 다운 모드로 설정하는 것을 특징으로 하는 인터페이스 회로.
20. 차동 신호 인터페이스를 구비한 인터페이스 회로로서,

    데이터 전송용 차동 신호선을 전류 구동하는 상대 디바이스의 데이터 전송용 트랜스미터 회로에, 데이터 전송용 차동 신호선을 통하여 접속되는 제8항의 데이터 전송용 리시버 회로와,

    클럭 전송용 차동 신호선을 전류 구동하는 상대 디바이스의 클럭 전송용 트랜스미터 회로에, 클럭 전송용 차동 신호선을 통하여 접속되는 클럭 전송용 리시버 회로를 포함하고,

    상기 데이터 전송용 리시버 회로에 포함되는 파워 다운 설정 회로가, 상기 데이터 전송용 차동 신호선을 통하여 송신되는 파워 다운 커맨드로서, 상기 클럭 전송용 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드가 검출된 경우에는, 상기 클럭 전송용 리시버 회로가 포함하는 전류·전압 변환 회로 및 콤퍼레이터 중 적어도 한쪽을 파워 다운 모드로 설정하는 것을 특징으로 하는 인터페이스 회로.
21. 제15항에 있어서,

    상기 데이터 전송용 리시버 회로에 포함되는 상기 파워 다운 설정 회로가,

    상기 클럭 전송용 리시버 회로를 파워 다운 모드로 설정하기 위한 파워 다운 커맨드가 검출되고, 상기 데이터 전송용 트랜스미터 회로가 파워 다운 전압을 전압 구동으로 데이터 전송용 차동 신호선에 출력한 경우에, 상기 클럭 전송용 리시버 회로가 포함하는 전류·전압 변환 회로 및 콤퍼레이터 중 적어도 한쪽을 파워 다운 모드로 설정하는 것을 특징으로 하는 인터페이스 회로.
22. 제9항 내지 제21항 중 어느 한 항의 인터페이스 회로와,

    통신 디바이스, 프로세서, 촬상 디바이스, 및 표시 디바이스 중 적어도 하나를 포함하는 것을 특징으로 하는 전자 기기.

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