KR20060029006A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 스토리지노드용 콘택홀 형성시 비트라인콘택과의 단락 및 절연 특성 열화를 방지할 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 복수의 셀콘택 플러그를 형성하는 단계; 상기 복수의 셀콘택 플러그 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 선택적으로 식각하여 상기 셀콘택 플러그를 노출시키며, 스토리지노드 콘택이 이루어질 셀콘택 플러그도 동시에 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀 저면의 식각 잔류물을 제거하기 위해 세정하는 단계; 상기 제1콘택홀의 내벽에 절연성 펜스를 형성하는 단계; 상기 제1콘택홀을 통해 상기 셀콘택 플러그와 콘택되는 비트라인을 형성하는 단계; 상기 비트라인을 포함한 전면에 제2층간절연막을 형성하는 단계; 상기 비트라인 상부가 노출되는 타겟으로 상기 제2층간절연막을 제거하여 평탄화시키는 단계; 및 상기 제2층간절연막을 그 식각 프로파일이 상기 비트라인에 얼라인되도록 선택적으로 식각하여 스토리지노드와 콘택될 상기 셀콘택 플러그를 노출시키는 제2콘택홀을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
SAC, 스토리지노드용 콘택홀, 절연성 펜스, 비트라인.

Description

반도체 소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE}
도 1은 스토리지노드용 콘택홀이 형성된 반도체 소자를 도시한 평면도.
도 2a 내지 도 2d는 종래기술에 따른 스토리지노드용 콘택홀 형성 공정을 도시한 단면도.
도 3은 스토리지노드용 콘택홀의 가상 위치를 나타내는 평면 SEM 사진.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 스토리지노드용 콘택홀 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
400 : 기판 401 : 제1층간절연막
402 : 셀콘택 플러그 403 : 제2층간절연막
407 : 절연성 펜스 408 : 배리어막
409 : 비트라인 전도막 410 : 비트라인 하드마스크
411 : 스페이서 412 : 제3층간절연막
414 : 스토리지노드용 콘택홀
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 반도체 소자의 스토리지노드용 콘택홀 형성 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히, DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위해 콘택되는 하부에 비해 그 상부의 면적이 큰 일명, 랜딩 플러그 콘택(Landing plug contact) 기술이 도입되어 통상적으로 사용되고 있다.
또한, 이러한 콘택 형성을 위해서는 고종횡비를 갖는 구조물 사이를 식각해야 하는 어려움이 있으며, 이 때 두 물질 예컨대, 산화막과 질화막간의 식각 선택비를 이용하여 식각 프로파일을 얻는 SAC 공정이 도입되었다.
도 1은 스토리지노드용 콘택홀이 형성된 반도체 소자를 도시한 평면도이다.
도 1을 참조하면, y 방향으로 확장된 라인 형태의 게이트전극(G1 ∼ G6)이 'd'의 간격으로 배치되어 있다. 게이트전극(G1 ∼ G6)의 폭 'w'와 게이트전극(G1 ∼ G6) 사이의 간격 'd'에 의해 그 반도체 소자의 피치(Pitch)를 구할 수 있는 바, 통상 피치는 '(w+d)/2'이다. 게이트전극(G1 ∼ G6) 상에 I-타입의 셀콘택 플러그용 마스크 패턴에 의해 패터닝된 층간절연막(LPC)이 배치되어 있으며, 게이트전극(G1 ∼ G6) 사이의 기판에 콘택되고 게이트전극(G1 ∼ G6)의 상부(게이트 하드마스크)와 층간절연막(LPC)에 평탄화된 복수의 셀콘택 플러그(P)가 배치되어 있다. 셀콘택 플러그(P) 중 일부와 오버랩되어 콘택된 복수의 비트라인 콘택 플러그(BLC)가 게이트전극(G1 ∼ G6) 사이에 배치되어 있으며, 게이트전극(G1 ∼ G6)과 교차하는 x 방 향으로 확장된 라인 형태의 비트라인(B/L1 ∼ B/L4)이 비트라인 콘택 플러그(BLC)와 접속되어 있다. 비트라인(B/L1 ∼ B/L4)에 얼라인되도록 스토리지노드와 콘택될 셀콘택 플러그(P)를 노출시키는 스토리지노드용 콘택홀(SNC)이 형성되어 있다.
여기서, 비트라인 콘택 플러그(BLC) 하부의 셀콘택 플러그(P)는 생략하였으며, 스토리지노드용 콘택홀(SNC)은 홀(Hole) 타입의 마스크를 이용한 것을 그 예로 하였다.
도 2a 내지 도 2d는 종래기술에 따른 스토리지노드용 콘택홀 형성 공정을 도시한 단면도로서, 이를 참조하여 종래의 스토리지노드용 콘택 플러그 형성 공정을 살펴 본다.
한편, 도 2a 내지 도 2d는 도 1의 평면도를 a-a' 방향으로 절취한 단면에 상응한다.
먼저, 도 2a에 도시된 바와 같이, 웰 및 트랜지스터와 같은 반도체 소자를 이루기 위한 여러 요소가 형성된 반도체 기판(200) 상에 산화막 계열의 제1층간절연막(201)을 형성한다. 여기서, 게이트전극 패턴은 생략되었다.
이어서, 제1층간절연막(201)을 선택적으로 식각하여 기판(200)의 불순물 확산영역(도시하지 않음)을 노출시키는 콘택홀을 형성한다. 이 때, SAC 식각 공정을 적용한다.
이어서, 콘택홀을 매립하도록 폴리실리콘 등의 전도막을 증착한 다음, 게이트 하드마스크가 노출되는 타겟으로 평탄화 공정을 실시하여 아이솔레이션된 복수의 셀콘택 플러그(202)를 형성한다.
이어서, 셀콘택 플러그(202)가 형성된 전면에 제2층간절연막(203)을 형성한다. 제2층간절연막(203)은 제1층간절연막(201)과 실질적으로 동일한 산화막 계열의 절연막을 사용한다.
이어서, 마스크 패턴(204)을 형성하고, 마스크 패턴(204)을 식각마스크로 제2층간절연막(203)을 식각하여 셀 콘택 플러그(202) 중 일부를 노출시키는 콘택홀(204)을 형성함으로써, 비트라인 형성 영역을 정의한다.
이어서, 콘택홀(204) 형성시 발생된 식각 잔류물을 제거하기 위해 세정 공정을 실시한다.
세정 공정 시 HF, BOE(Buffered Oxide Etchant) 등을 사용한다. 식각 잔류물이 제거되지 않을 경우 콘택 저항을 증가시키는 원인이 되므로, 세정 공정은 잔류물이 제거될 때가지 진행한다. 이 과정에서 콘택홀(204) 상부의 임계치수(Critical Dimension; 이하 CD라 함)가 도면부호 '206'과 같이 증가하게 된다.
이어서, 도 2c에 도시된 바와 같이, 콘택홀(204)이 형성된 프로파일을 따라 배리어막(207)을 증착한 다음, 배리어막(207) 상에 텅스텐막 등의 비트라인 형성용 전도막(208)과 하드마스크용 절연막을 증착한 다음, 비트라인 형성용 마스크 패턴을 이용한 선택적 식각 공정을 실시하여 배리어막(207)과 비트라인 전도막(208) 및 비트라인 하드마스크(209)이 적층된 비트라인(B/L)을 형성한다.
전면에 스페이서용 절연막을 증착한 후, 전면식각을 실시하여 비트라인(B/L) 측벽에 스페이서(210)를 형성한다.
다음으로, 도 2d에 도시된 바와 같이, 비트라인(B/L)이 형성된 전체 구조 상 부에 산화막 계열의 제3층간절연막(211)을 형성한다. 제3층간절연막(211) 또한 제1 및 제2층간절연막(201, 203)과 유사한 물질로 이루어진다.
이어서, 제3층간절연막(211) 상부의 단차 제거 및 평탄화를 위해 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 국부적인 에치백(Etchback) 공정읕 실시하여 제3층간절연막(211) 표면을 평탄화시킨다.
이어서, 평탄화된 제3층간절연막(211) 상에 스토리지노드용 콘택 플러그 형성을 위한 마스크 패턴(212)을 형성한다.
여기서, 마스크 패턴(212)은 통상의 포토레지스트 패턴일 수도 있고, 포토레지스트 패턴과 희생 하드마스크를 포함할 수도 있고, 희생 하드마스크 만을 지칭할 수도 있다.
이어서, 마스크 패턴(212)을 식각마스크로 제3층간절연막(211)과 제2층간절연막(203)을 식각하는 SAC 식각 공정을 실시하여 비트라인(B/L)의 측면에 얼라인되고 셀콘택 플러그(202)를 노출시키는 스토리지노드용 콘택홀(213)을 형성한다.
이어서, 습식 세정 공정을 실시하여 식각 잔류물을 제거한다.
한편, 전술한 도 2d의 식각 공정에서 식각 타겟이 증가하고 콘택 사이즈가 감소함에 따라 마스크 패턴(212)의 얼라인 마진이 감소하게 되어 도면부호 '214'와 같이 미스얼라인이 발생할 경우 SAC 식각 과정에서 비트라인 하드마스크(209)의 어택이 과도하게 발생하여 비트라인 전도막(208)이 노출되는 SAC 페일이 발생한다.
또한, 비트라인 형성을 위한 콘택홀 형성시 개구부의 확장으로 인해 스토리지노드 콘택이 이루어질 부분에서의 공정 마진이 감소하게 된다. 이에 따라, 미스 얼라인이 발생하였을 때 도면부호 '216'과 같이 확장된 개구부로 인해 비트라인(B/L) 하부의 배리어막(207)이 노출되어 후속 공정에 의해 스토리지노드용 콘택 플러그와 비트라인(B/L) 간의 단락이 발생한다.
아울러, SAC 타겟 증가로 인해 콘택 저면의 CD가 감소하므로, CD 확장을 위해 세정 공정을 과도하게 실시할 경우 플러그(202)의 어택으로 인한 심(Seam) 발생이 우려된다.
도 3은 스토리지노드용 콘택홀의 가상 위치를 나타내는 평면 SEM(Scanning Electron Microscopy) 사진이다.
도 3을 참조하면, 비트라인 콘택(BLC)과 비트라인(B/L)이 각각 복수개 형성되어 있으며, 대각선 방향으로 이웃하는 비트라인콘택(BLC) 사이의 비트라인(B/L) 사이에 스토리지노드용 콘택홀(SNC)이 형성됨을 알 수 있다.
도 3에 알 수 있듯이, 고집적화됨에 따라 비트라인콘택(BLC)과 스토리지노드콘택 사이의 거리 'X'가 감소한다. 게다가 전술한 바와 같이 비트라인 콘택홀 형성시 그 개구부가 확장될 경우에는 비트라인콘택(BLC)과 스토리지노드 콘택 사이의 마진이 더욱 감소하게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 스토리지노드용 콘택홀 형성시 비트라인콘택과의 단락 및 절연 특성 열화를 방지할 수 있는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 복수의 셀콘택 플러그를 형성하는 단계; 상기 복수의 셀콘택 플러그 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 선택적으로 식각하여 상기 셀콘택 플러그를 노출시키며, 스토리지노드 콘택이 이루어질 셀콘택 플러그도 동시에 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀 저면의 식각 잔류물을 제거하기 위해 세정하는 단계; 상기 제1콘택홀의 내벽에 절연성 펜스를 형성하는 단계; 상기 제1콘택홀을 통해 상기 셀콘택 플러그와 콘택되는 비트라인을 형성하는 단계; 상기 비트라인을 포함한 전면에 제2층간절연막을 형성하는 단계; 상기 비트라인 상부가 노출되는 타겟으로 상기 제2층간절연막을 제거하여 평탄화시키는 단계; 및 상기 제2층간절연막을 그 식각 프로파일이 상기 비트라인에 얼라인되도록 선택적으로 식각하여 스토리지노드와 콘택될 상기 셀콘택 플러그를 노출시키는 제2콘택홀을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 기판 상에 복수의 셀콘택 플러그를 형성하는 단계; 상기 복수의 셀콘택 플러그 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 선택적으로 식각하여 상기 셀콘택 플러그를 노출시키며, 스토리지노드 콘택이 이루어질 셀콘택 플러그도 동시에 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀 저면의 식각 잔류물을 제거하기 위해 세정하는 단계; 상기 제1콘택홀의 내벽에 절연성 펜스를 형성하는 단계; 상기 제1콘택홀을 통해 상기 셀콘택 플러그와 콘택되는 비트라인을 형성하는 단계; 상기 비트라인을 포함한 전면에 제2층간절연막을 형성하는 단계; 상기 비트라인 상부에서 상기 제2층간절연막이 1Å 내지 500Å이 남도록 상기 제2층간절연막을 제거하여 평탄화시키는 단계; 및 상기 제2층간절연막을 그 식각 프로파일이 상기 비트라인에 얼라인되도록 선택적으로 식각하여 스토리지노드와 콘택될 상기 셀콘택 플러그를 노출시키는 제2콘택홀을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 비트라인콘택 형성시 스토리지노드 영역에서도 콘택홀을 형성하고, 그 콘택홀 의 내벽에 절연성 펜스를 형성한다. 펜스는 스토리지노드용 콘택홀 형성시 미스얼라인이 발생하더라도 스토리지노드와 비트라인 간의 단락 및 절연성 열화를 방지한다.
또한, 스토리지노드용 콘택홀 형성 전에 제3층간절연막을 비트라인 하드마스크와 평탄화시키거나, 하드마스크 상부에서 500Å 정도가 남도록 함으로써, 스토리지노드용 콘택홀 형성시 식각 타겟을 줄인다. 따라서, SAC 페일을 최소화할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 스토리지노드용 콘택홀 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 일실시예에 따른 스토리지노 드용 콘택홀 형성 공정을 살펴 본다.
한편, 도 4a 내지 도 4e는 도 1의 평면도를 a-a' 방향으로 절취한 단면에 상응한다.
먼저, 도 4a에 도시된 바와 같이, 웰 및 트랜지스터와 같은 반도체 소자를 이루기 위한 여러 요소가 형성된 반도체 기판(400) 상에 제1층간절연막(401)을 형성한다.
제1층간절연막(401)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
참고로, 여기서 게이트전극 패턴은 생략되었다.
이어서, 제1층간절연막(401)을 선택적으로 식각하여 기판(400)의 불순물 확산영역(도시하지 않음)을 노출시키는 콘택홀(도시하지 않음)을 형성한다. 이 때, SAC 식각 공정을 적용한다.
이어서, 콘택홀을 매립하도록 폴리실리콘 등의 전도막을 증착한 다음, 게이트 하드마스크가 노출되는 타겟으로 평탄화 공정을 실시하여 아이솔레이션된 복수의 셀콘택 플러그(P1 ∼ P5, 402)를 형성한다.
이어서, 셀콘택 플러그(402)가 형성된 전면에 제2층간절연막(403)을 형성한다. 제2층간절연막(403)은 제1층간절연막(401)과 실질적으로 동일한 산화막 계열의 물질막 또는 저유전율막을 사용한다.
이어서, 마스크 패턴(404)을 형성하고, 마스크 패턴(404)을 식각마스크로 제2층간절연막(403)을 식각하여 셀콘택 플러그(402) 중 일부를 노출시키는 콘택홀(405a)을 형성함으로써, 비트라인 형성 영역을 정의한다.
한편, 본 발명에서는 비트라인 형성 영역을 정의하는 콘택홀(405a) 형성시 스토리지노드 형성 영역에서도 콘택홀(405b)을 같이 형성한다.
이어서, 마스크 패턴(404)을 제거한다.
도 4b에 도시된 바와 같이, 콘택홀(405a, 405b) 형성시 발생된 식각 잔류물을 제거하기 위해 세정 공정을 실시한다.
세정 공정 시 HF 또는 BOE 등을 사용한다. 식각 잔류물이 제거되지 않을 경우 콘택 저항을 증가시키는 원인이 되므로, 세정 공정은 잔류물이 제거될 대까지 진행한다. 이 과정에서 콘택홀(405a, 405b) 상부의 CD가 도면부호 '406'과 같이 증가하게 된다.
도 4c에 도시된 바와 같이, 콘택홀(405a, 405b)이 형성된 프로파일을 따라 펜스 형성용 절연막을 형성한 다음, 전면식각을 실시하여 콘택홀(405a, 405b)의 내벽에 절연성 펜스(407)를 형성한다.
펜스(407)은 후속 스토리지노드용 콘택홀 형성시 미스얼라인에 의해 비트라인콘택과의 전기적 단락이나 절연성 열화를 방지하기 위한 것으로, 스페이서 형상으로 콘택홀(405a, 405b)의 내벽에만 형성되도록 하는 것이 바람직하다.
펜스 형성용 절연막으로는 실리콘산화질화막, 실리콘질화막, PE-TEOS막, TEOS막, HDP 산화막, 원자층 증착(Atomic Layer Deposition; 이하 ALD라 함) 방식을 이용한 산화막 등을 사용한다. 그 증착 두께는 10Å ∼ 100Å 정도가 바람직하다.
이어서, 도 4d에 도시된 바와 같이, 펜스(407)가 형성된 프로파일을 따라 배리어막(408)을 증착한 다음, 배리어막(408) 상에 텅스텐막 등의 비트라인 형성용 전도막(409)과 하드마스크용 절연막을 증착한 다음, 비트라인 형성용 마스크 패턴을 이용한 선택적 식각 공정을 실시하여 배리어막(408)과 비트라인 전도막(409) 및 비트라인 하드마스크(410)이 적층된 비트라인(B/L)을 형성한다.
전면에 스페이서용 절연막을 증착한 후, 전면식각을 실시하여 비트라인(B/L) 측벽에 스페이서(411)를 형성한다.
비트라인 전도막(409)은 폴리실리콘, W, WN, WSix의 단독 또는 이들의 조합된 형태를 이용한다.
비트라인 하드마스크(410)는 후속 스토리지노드용 콘택홀 형성을 위한 식각 공정 중 후속 제3층간절연막을 식각하여 콘택홀을 형성하는 과정에서 비트라인 전도막(409)이 어택받는 것을 방지하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다.
예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 Al2O3 등의 산화막 계열의 물질을 사용 한다. 스페이서(411)는 비트라인(B/L)이 형성된 프로파일을 따라 후속 SAC 방식을 이용한 식각 공정에서 비트라인(B/L)의 어택을 방지하기 위한 것이다.
스페이서(411)의 경우 비트라인(B/L)이 형성된 프로파일을 따라 질화막 계열의 절연막을 증착한 다음, 전면식각을 통해 비트라인(B/L) 측벽에 형성한다.
다음으로, 비트라인(B/L)이 형성된 전체 구조 상부에 산화막 계열의 제3층간절연막(412)을 형성한다. 제3층간절연막(412) 또한 제1 및 제2층간절연막(401, 403)과 유사한 물질로 사용한다.
이어서, 제3층간절연막(412) 상부의 단차 제거 및 평탄화를 위해 실시하는 평탄화 공정에서 후속 스토리지노드용 콘택홀 형성 공정에서의 식각 타겟을 줄이기 위해 비트라인 하드마스크(410)가 노출되도록 한다.
평탄화 시에는 CMP 또는 에치백 등의 공정읕 사용한다.
한편, 비트라인 하드마스크(410) 상에 제3층간절연막(412)이 일부 남도록 할 수도 있다. 이 때 500Å 이하의 두께로 남도록 하는 것이 바람직하다.
이어서, 도 4e에 도시된 바와 같이, 평탄화된 제3층간절연막(412) 및 비트라인 하드마스크(410) 상에 스토리지노드용 콘택 플러그 형성을 위한 마스크 패턴(413)을 형성한다.
여기서, 마스크 패턴(413)은 통상의 포토레지스트 패턴일 수도 있고, 포토레지스트 패턴과 희생 하드마스크를 포함할 수도 있고, 희생 하드마스크 만을 지칭할 수도 있다.
희생 하드마스크는 포토리소그라피 공정에서의 해상력의 한계로 인한 포토레 지스트의 식각 내성을 확보하고 패턴 변형을 방지하기 위해 사용한다. 텅스텐막, 폴리실리콘막, 비정질 탄소막 또는 질화막 등이 희생 하드마스크로 주로 사용된다.
한편, 포토레지스트 패턴 형성시 그 하부와의 사이에 반사방지막을 사용할 수 있다. 반사방지막은 패턴 형성을 위한 노광시 하부의 광반사도가 높아 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 하부 구조와 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴과 하부 구조 사이에 사용한다.
이 때, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.
포토레지스트 패턴 형성 공정을 보다 구체적으로 살펴 보면, 반사방지막 또는 희생 하드마스크용 물질막 등의 하부 구조 상에 F2 노광원용 또는 ArF 노광원용의 포토레지스트 예를 들어, ArF 노광원용 포토레지스트인 COMA 또는 아크릴레이드를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 노광원과 콘택 플러그의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 셀 콘택 오픈 마스크인 포토레지스트 패턴을 형성한다.
여기서, 포토레지스트 패턴 및 마스크 패턴(413)은 셀콘택 플러그(402)와 오버랩되는 위치에서 제3층간절연막(412)을 홀 타입으로 노출시키며, 노출된 홀 타입 의 영역이 비트라인(B/L)을 사이에 두고 분리되어 있다.
이어서, 마스크 패턴(413)을 식각마스크로 제3층간절연막(412)을 식각하는 SAC 식각 공정을 실시하여 비트라인(B/L)의 측면에 얼라인되고 셀콘택 플러그(402) P2, P4를 노출시키는 스토리지노드용 콘택홀(414)을 형성한다.
이 때, 통상의 SAC 식각 공정의 레시피를 적용하는 바, 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4F 6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3 HF5 또는 CHF3 등의 CaHbFc(a,b,c는 1 ∼ 10) 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
한편, 희생 하드마스크용 물질막을 사용하는 경우에는 먼저, 포토레지스트 패턴을 식각마스크로 희생 하드마스크용 물질막을 식각하여 스토리지노드 콘택 플러그 형성 영역을 정의하는 희생 하드마스크를 형성한 다음, 희생 하드마스크를 식각마스크로 제3층간절연막(412)을 식각하는 SAC 식각 공정을 실시한다.
이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴을 제거하며, 유기 계열의 반사방지막을 사용하는 경우 포토레지스트 스트립 공정에서 제거된다. 희생 하드마스크의 경우 콘택 오픈 공정 후 제거하거나, 플러그 아이솔레이션시 제거할 수 있다.
이어서, 스토리지노드용 콘택홀(414) 저면의 오픈 영역을 확장시키기 위해 BOE 등을 이용한 추가의 식각 공정을 실시한다. 한편, 셀콘택 플러그(402)의 어택 을 방지하기 위해 셀콘택 플러그(402) 상부에 질화막 계열의 식각정지막을 사용하는 경우 이러한 추가의 식각 공정에서 제거한다.
이어서, 스토리지노드용 콘택홀(414) 저면에 형성된 계면 산화막과 이물질을 제거하기 위해 플러그 형성용 전도막 증착 전의 세정 공정을 실시한다. 이때 BOE를 사용한다.
한편, 전술한 도 4e의 식각 공정에서 식각 타겟이 증가하고 콘택 사이즈가 감소함에 따라 마스크 패턴(413)의 얼라인 마진이 감소하게 되어 도면부호 'M'과 같이 미스얼라인이 발생하더라도 제3층간절연막(412) 평탄화되어 SAC 식각 타겟이 감소하였으므로 SAC 식각 과정에서 비트라인 하드마스크(410)의 어택이 종래와 같이 과도하게 발생하지 않아, 비트라인 전도막(409)이 노출되는 SAC 페일이 발생하지 않는다.
또한, 비트라인 형성을 위한 콘택홀 형성시 개구부가 확장되었어도, 콘택홀 내벽에 절연성 펜스(407)가 형성되어 있어, 미스얼라인이 발생하더라도 확장된 개구부로 인한 비트라인(B/L) 하부의 배리어막(408)이 노출되지 않으므로 후속 공정에 의한 스토리지노드용 콘택 플러그와 비트라인(B/L) 간의 단락이 발생하지 않는다.
아울러, SAC 타겟 감소로 인해 콘택 저면의 CD가 종래에 비해 적게 감소하므로, CD 확장을 위해 세정 공정을 과도하게 실시하지 않아도 되어 셀콘택 플러그(402)의 어택으로 인한 심 발생이 억제된다.
한편, 도면에 도시되지는 않았지만, 후속 공정으로 전면에 플러그 형성용 전 도막을 증착하여 스토리지노드용 콘택홀(414)을 매립한 다음, 제3층간절연막(412) 및 비트라인 하드마스크(410)가 노출되는 타겟으로 플러그 평탄화 공정을 실시하여 아이솔레이션된 스토리지노드용 콘택 플러그를 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 상술한 실시예에서는 스토리지노드용 콘택홀 형성용 마스크 패턴이 홀 타입인 것만을 그 예로 하였으나, 이외에도 라인 타입이나 티 타입 등 다양한 형태에도 적용이 가능하다.
상술한 바와 같은 본 발명은, 스토리지노드용 콘택홀 형성시 비트라인과의 절연 특성 열화 및 단락을 방지할 수 있고, SAC 페일을 방지할 수 있어, 반도체 소자의 수율을 향상시키는 효과가 있다.

Claims (11)

  1. 기판 상에 복수의 셀콘택 플러그를 형성하는 단계;
    상기 복수의 셀콘택 플러그 상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막을 선택적으로 식각하여 상기 셀콘택 플러그를 노출시키며, 스토리지노드 콘택이 이루어질 셀콘택 플러그도 동시에 노출시키는 제1콘택홀을 형성하는 단계;
    상기 제1콘택홀 저면의 식각 잔류물을 제거하기 위해 세정하는 단계;
    상기 제1콘택홀의 내벽에 절연성 펜스를 형성하는 단계;
    상기 제1콘택홀을 통해 상기 셀콘택 플러그와 콘택되는 비트라인을 형성하는 단계;
    상기 비트라인을 포함한 전면에 제2층간절연막을 형성하는 단계;
    상기 비트라인 상부가 노출되는 타겟으로 상기 제2층간절연막을 제거하여 평탄화시키는 단계; 및
    상기 제2층간절연막을 그 식각 프로파일이 상기 비트라인에 얼라인되도록 선택적으로 식각하여 스토리지노드와 콘택될 상기 셀콘택 플러그를 노출시키는 제2콘택홀을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 기판 상에 복수의 셀콘택 플러그를 형성하는 단계;
    상기 복수의 셀콘택 플러그 상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막을 선택적으로 식각하여 상기 셀콘택 플러그를 노출시키며, 스토리지노드 콘택이 이루어질 셀콘택 플러그도 동시에 노출시키는 제1콘택홀을 형성하는 단계;
    상기 제1콘택홀 저면의 식각 잔류물을 제거하기 위해 세정하는 단계;
    상기 제1콘택홀의 내벽에 절연성 펜스를 형성하는 단계;
    상기 제1콘택홀을 통해 상기 셀콘택 플러그와 콘택되는 비트라인을 형성하는 단계;
    상기 비트라인을 포함한 전면에 제2층간절연막을 형성하는 단계;
    상기 비트라인 상부에서 상기 제2층간절연막이 1Å 내지 500Å이 남도록 상기 제2층간절연막을 제거하여 평탄화시키는 단계; 및
    상기 제2층간절연막을 그 식각 프로파일이 상기 비트라인에 얼라인되도록 선택적으로 식각하여 스토리지노드와 콘택될 상기 셀콘택 플러그를 노출시키는 제2콘택홀을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 절연성 펜스를 형성하는 단계는,
    상기 제1콘택홀이 형성된 프로파일을 따라 펜스 형성을 위한 절연막을 증착하는 단계와, 전면식각을 실시하여 상기 제1콘택홀의 내벽에 스페이서 형상이 되도록 하는 단계를 포함하는 반도체 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 펜스 형성을 위한 절연막을 10Å 내지 100Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 3 항에 있어서,
    상기 펜스 형성을 위한 절연막은 실리콘산화질화막, 실리콘질화막, PE-TEOS막, TEOS막, HDP 산화막 및 원자층 증착 방식을 이용한 산화막으로 이루어진 그룹으로부터 적어도 어느 하나의 막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 마스크 패턴은,
    포토레지스트 패턴, 포토레지스트 패턴/유기 계열의 반사방지막, 포토레지스 트 패턴/희생 하드마스크 또는 포토레지스트 패턴/희생 하드마스크/유기 계열의 반사방지막 중 어느 하나의 구조를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 희생 하드마스크는, 폴리실리콘, 텅스텐 또는 질화막 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 포토레지스트 패턴을 형성함에 있어서,
    ArF 또는 F2의 노광원을 이용한 포토리소그라피 공정을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제1층간절연막과 상기 제2층간절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 제1콘택홀 및 제2콘택홀을 형성하는 단계에서, 자기정렬콘택 식각 공정을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 10 항에 있어서,
    상기 제1콘택홀 및 제2콘택홀을 형성하는 단계에서,
    CxFy(x,y는 1 내지 10)를 주식각가스로 하며, 여기에 폴리머를 발생시키기 위한 CaHbFc(a,b,c는 1 내지 10) 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 중 어느 하나의 비활성 가스를 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
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