KR20060025130A - 자외선에 대한 반도체 회로의 노출을 검출하기 위한 방법및 장치 - Google Patents

자외선에 대한 반도체 회로의 노출을 검출하기 위한 방법및 장치 Download PDF

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KR20060025130A
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이모신 아메리카, 인크.
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Abstract

반도체 회로가 자외선에 노출되었는지 여부를 검출하기 위한 방법 및 장치가 개시된다. 자외선 검출 회로는 자외선에 대한 노출을 검출하고 자동으로 보완 위반 신호(security violation signal)를 활성화한다. 보완 위반 신호는 메모리에서 민감 데이터(sensitive data)를 지우고 반도체 회로의 부가적인 동작을 방지하기 위한 루틴을 선택적으로 개시할 수 있다. 자외선 검출 회로는 예를 들어, 비휘발성 메모리 셀들의 전용 미니-어레이를 이용함으로써 반도체 회로가 자외선에 노출되었는지 여부를 검출한다. 적어도 두 개의 활성 비트 라인들(blprg 및 bler)은 각각 프로그램 및 소거에 대응하여 이용된다. 비트 라인들 중 하나는 프로그램만 가능하고, 다른 비트 라인은 소거만 가능하다. 일반적으로 전용 비휘발성 메모리 어레이의 모든 비트들은 처음에 소거, 프로그램 또는 대략 중립 상태인 거의 동일한 상태로 존재한다. 오프셋 전류가 하나의 비트 라인에 부가되고, 결과 전류차의 변화는 자외선에 대한 노출을 검출하기 위해 사용된다.
자외선, 보완, 반도체 회로, 비휘발성 메모리 어레이, 검출, 비트 라인, 전류차

Description

자외선에 대한 반도체 회로의 노출을 검출하기 위한 방법 및 장치{Method and apparatus for detecting exposure of a semiconductor circuit to ultra-violet light}
본 발명은 보완 집적 회로(secure integrated circuit))와 같이, 반도체 회로가 변경되는 것을 방지하기 위한 방법 및 장치에 관한 것으로서, 특히 반도체 회로가 자외선에 노출되는 때를 검출하기 위한 방법 및 장치에 관한 것이다.
특히 시스템온칩(system on a chip) 타입의 반도체 회로들은 종종 공격의 대상이 된다. 공격자들은 반도체 회로를 고장 내거나 반도체 회로에 저장된 것을 식별하기 위해, 반도체 회로의 메모리 내부에 저장된 프로그램 코드 또는 데이터의 변경을 시도할 수 있다. 일반적인 공격 방법 하나는 메모리 셀들에 자외선(UV)을 비추어 메모리 셀들이 그들의 부동 게이트들(floating gates)에 저장된 전하를 손실하게 하여 반도체 회로의 기능을 변경시키는 것이다. UV 광선은 각각의 메모리 셀을 포함하는 트랜지스터들의 산화부를 부분적으로 도전성화하여, 메모리 셀의 부동 게이트에 트래핑된 전하를 누출시킨다. 이러한 보완의 손상들은 은행이나, 개인 또는 사유의 정보의 기록과 같은 보완 용도들에 반도체 회로들이 사용될 때 특히 중요하다.
따라서, 반도체 회로가 자외선에 노출되었는지를 검출하기 위한 방법 및 장치의 존재가 요구된다.
일반적으로, 반도체 회로가 자외선에 노출되었는지를 검출하기 위한 방법 및 장치가 개시되어 있다. 반도체 회로가 자외선에 노출되었을 때, 자외선 검출 회로는 노출을 검출하고 반도체 회로의 보완이 손상될 수 있음을 나타내는 보완 위반 신호(security violation signal)를 자동으로 활성화할 것이다. 본 발명은 자외선에 대한 노출된 때 반도체 회로에 전원이 인가되었는지 여부를 검출할 수 있다. 전원이 인가되지 않을 때 반도체 회로가 자외선에 노출되면, 자외선 검출 회로는 즉시 노출을 검출할 것이며, 다른 어떤 프로세싱이 일어나기 이전에 다음 전력이 인가된다. 따라서, 본 발명은 메모리에서 민감 데이터(sensitive data)를 지우거나 반도체 회로의 부가적인 동작을 방지하는 것과 같은 변경이 일어나면 반도체 회로가 특별한 프로세싱을 실행하도록 허용한다.
자외선 검출 회로는 예를 들면, 비휘발성 메모리 셀들의 전용 미니-어레이(dedicated mini-array)를 이용함으로써 반도체 회로가 자외선에 노출되었는지 여부를 검출한다. 적어도 두 개의 활성 비트 라인들(blprg와 bler)은 각각 프로그램과 소거에 대응하여 사용된다. 제 1 비트 라인(blprg)은 프로그램만 가능하고 소거될 수 없다. 제 2 비트 라인(bler)은 소거만 가능하고 프로그램될 수 없다. 일반적으로 전용 비휘발성 메모리 어레이내의 모든 비트들은 처음에 소거, 프로그램 또는 대략 중립 상태인 거의 동일한 상태로 존재한다.
오프셋 전류가 비트 라인들 중 하나에 부가되어, 오프셋 비트 라인은 오프셋 되지 않은 비트 라인들과 비교되며, 전류차가 검출된다. 오프셋 전류에 의해 생성된 전류차의 변화는 예를 들어, 반도체 회로가 UV 광선에 노출되는 때를 나타내기 위해 사용될 수 있다. 따라서, 전용 비휘발성 메모리 어레이내의 모든 비트들이 처음에 거의 동일한 상태일 때, 이것은 예를 들어, 노출된 상태로 간주된다. 오프셋 비트 라인상의 비트들은 순차적으로 프로그램될 수 있고, 오프셋되지 않았던 비트 라인상의 비트들은 예를 들어, 대부분 제조하는 동안 수행된 초기화 루틴 동안 소거될 수 있다. 다음의 이러한 초기화에 이어서, 전용 미니-어레이내의 각각의 메모리 셀에 의해 드로잉된 상대 전류들은 노출되지 않은 상태로 정의될 수 있다. 그 후에 반도체 회로가 UV 자외선에 노출되면, 메모리 셀들은 중립이 될 것이며, 전류차의 결과 변화는 반도체 회로가 자외선에 노출된 것을 나타내도록 검출될 수 있다. 일반적으로, 소거된 비트(들)와 프로그램된 비트(들) 사이의 전류차는 회로를 적절히 초기화할 수 있도록 인가된 오프셋 전류보다 많을 수 있다. 오프셋 전류를 초과하는 양은 UV 노출에 대한 내구력(tolerance)에 직접적으로 영향을 미치고 기술에 의존적이다.
본 발명의 보다 완벽한 이해뿐만 아니라 본 발명의 부가적인 특징들과 유익함들은 다음의 상세한 설명 및 도면들을 참조함으로써 얻어질 수 있을 것이다.
도 1은 본 발명의 특징들을 통합하는 반도체 회로의 개략적인 블록도.
도 2는 도 1의 자외선 검출 회로의 개략적인 블록도.
도 3은 도 2의 예시적인 비휘발성 메모리 어레이의 회로도.
도 4는 도 2의 예시적인 자외선 상태 평가 회로의 회로도.
도 5는 도 2의 예시적인 프로그램 바이어스 전류의 회로도.
도 6은 도 2의 예시적인 워드 라인/소스 라인 드라이버들의 회로도들의 세트.
도 7은 도 1의 예시적인 제어 신호 생성기의 회로도.
도 1은 본 발명의 특징들을 통합하는 반도체 회로(100)의 개략적인 블록도이다. 도 1에 도시된 바와 같이, 반도체 회로(100)는 프로세서(120), 외부 인터페이스(130), 및 비휘발성 메모리(140)를 포함하며, 각각은 버스(150)를 통해 통신한다. 본 발명의 일면에 따라, 반도체 회로(100)는 도 2와 관련하여 아래에 부가적으로 논의된 바와 같이 자외선 검출 회로(200)를 또한 포함한다. 프로세서(120), 외부 인터페이스(130), 및 비휘발성 메모리(140)는 통상의 방식대로 동작한다.
외부 인터페이스(130)는 많은 형태들로 구현될 수 있으나, 전형적으로 예를 들면 시리얼 인터페이스, 병렬 인터페이스 또는 유니버설 시리얼 버스(USB)로서 인식된 표준일 수 있다. 외부 인터페이스(130)는 반도체 회로(100)를 모니터링 할 수 있고, 또는 적당한 지시들을 나타내기 위해 미리 결정된 값들을 가진 바이트들의 스트림과 같이, 프로세서(120)에 의한 실행을 위해 지시 스트림을 제공할 수 있는 외부 컴퓨팅 디바이스(도시 없음)에 선택적으로 접속될 수 있다.
본 발명의 일 면에 따라, 반도체 회로(100)가 자외선에 노출되면, 자외선 검 출 회로(200)는 UV 노출을 검출하고 보완 위반 신호를 자동으로 활성화할 것이다. 반도체 회로가 자외선에 노출되면, 생성된 보완 위반 신호는 자동으로 트리거링될 수 있는데, 예를 들어, 메모리에서 민감 데이터를 지우거나 반도체 회로의 부가적인 동작을 방지하는 루틴(혹은 둘다)이다.
자외선 검출 회로(200)는 도 3에 도시된 바와 같이 비휘발성 메모리의 전용 미니 어레이(300)를 사용함으로써 반도체 회로가 자외선에 노출되었는지 여부를 검출한다. 자외선 검출 회로(200)는 상층 금속 커버없이 좌측이 노출될 수 있어, 자외선 검출 회로(200)는 UV 노출에 민감해진다. 다수의 자외선 검출 회로(200)는 단일 반도체 회로(100)에 위치될 수 있으며 자외선 검출 회로들(200)의 각각의 출력들에 대한 OR 기능을 사용하여, 노출된 상태를 검출하는 어떤 하나 또는 조합이 인에이블링될 것이며 OR 출력은 노출된 상태를 신호하는 것이 주목된다.
UV 노출 검출
이전에 나타난 바와 같이, 자외선 검출 회로(200)는 반도체 회로(100)가 자외선에 노출되었는지 여부를 검출하고, 이후 보완 위반 표시를 제공한다. 일반적으로, 아래에서 더 논의되는 바와 같이, 자외선 검출 회로(200)는 반도체 회로(100)가 자외선에 노출되었는지 여부를 검출하기 위해 비휘발성 메모리 어레이의 상태를 이용한다. 본 발명은 비휘발성 메모리 셀의 특정 상태, 즉 셀이 충전 또는 방전되었는지 여부가 알려지지 않을 것을 인정한다. 본 발명은 비휘발성 메모리 셀들이 충전 또는 방전되었는지 여부와 관계없이 반도체 회로(100)가 자외선에 노출되었는지 여부를 결정할 수 있는 방법을 제공한다.
도 2 및 도 3을 연결하여 아래에서 더 논의된, 일 예시적인 실시예에서, 본 발명은 비휘발성 메모리 셀들의 전용 미니-어레이(300)를 사용하여 반도체 회로(100)가 자외선에 노출되었는지 여부를 검출한다. 비휘발성 메모리 셀들의 어레이(300)는 프로그램 및 소거에 대응하는 두 개의 활성 비트 라인들(blprg 및 bler)을 각각 포함한다. 제 1 비트 라인(blprg)은 프로그램만 가능하고, 소거되지 않는다. 제 2 비트 라인(bler)은 소거되기만 하고 프로그램될 수 없다.
일반적으로, 비휘발성 메모리 어레이(300)의 모든 비트들은 처음에 소거, 프로그램 또는 대략 중립 상태인 거의 동일한 상태로 존재한다. 오프셋 전류가 비트 라인들 중 하나에 부가되어, 오프셋 비트 라인이 오프셋 되지 않은 비트 라인과 비교될 때 전류차가 검출된다. 오프셋 전류에 의해 생성된 전류차는 예를 들어, 반도체 회로(100)가 자외선에 노출될 때를 나타내는데 사용될 수 있다.
따라서, 전용 비휘발성 메모리 어레이(300)의 모든 비트들은 처음에 거의 동일한 상태일 때, 예를 들면 이것은 노출된 상태로 간주된다. 오프셋 비트 라인상의 비트들은 순차적으로 프로그램될 수 있고 오프셋되지 않은 비트 라인들상의 비트들은 예를 들어, 초기화 루틴 동안 소거될 수 있다. 다음의 이러한 초기화, 전용 미니-어레이(300)의 각각의 메모리 셀에 의해 드로잉된 상대 전류들은 노출되지 않은 상태로 정의될 수 있다. 이후, 반도체 회로가 UV 광선에 노출되면, 어레이(300)의 메모리 셀들은 중립이 될 것이고, 전류의 변화 결과는 반도체 회로(100)가 자외선에 노출되었음을 나타내도록 검출될 수 있다. 일반적으로, 소거된 비트(들)와 프로그램된 비트(들) 사이의 전류차는 UV 검출기를 적절히 초기화하기 위해 인가되는 오프셋 전류보다 많을 것이다.
오프셋 전류가 프로그램된 디바이스와 소거된 디바이스의 전류 레벨 사이에 근접하게 세팅된다. 예를 들어, 셀이 프로그램된 상태에서 5㎂를 드로잉하고 소거된 상태에서 50㎂를 드로잉하면 도 3에 도시된 바와 같은 비트 라인들 마다 두 개의 셀들을 사용하는 실시예에 대한 오프셋 전류는 대략 45㎂(두 개의 셀들의 100㎂에서 두 개의 셀들의 10㎂를 빼고 2로 나눔)가 된다. 부가적으로, 기술, 원하는 UV 내구성, 및 다른 정보에 따라, 오프셋 전류는 프로그램되거나 소거된 상태 중 하나로 치우쳐 굽어질 수 있다. 비휘발성 메모리(300)의 소거와 프로그램 동작들은 보통의 비휘발성 메모리 어레이(140)의 소거와 프로그램 동작과 마찬가지로 동일한 타이밍과 전압들을 사용할 수 있음이 주목된다.
도 2는 도 1의 자외선 검출 회로(200)에 대한 일 실시예의 개략적인 블록도이다. 도 2에 도시된 바와 같이, 자외선 검출 회로(200)는, 도 3과 연결하여 아래에서 더 논의된 비휘발성 메모리 어레이(300), 도 4와 연결하여 아래에서 더 논의된 UV 상태 평가 회로(400), 도 5와 연결하여 아래에서 더 논의된 프로그램 바이어스 회로(500), 도 6과 연결하여 아래에서 더 논의된 UV 제어 및 워드 라인/소스 라인 드라이버(600), 및 도 7과 연결하여 아래에서 더 논의된 제어 신호 발생기(700)를 포함한다.
도 3은 본 발명의 특징을 포함하는 예시적인 비휘발성 메모리 어레이(300)의 회로도이다. 사용된 심볼들은 가능한, 한 가지의 비휘발성 메모리 기술이지만, 사실상 임의의 비휘발성 메모리 기술이 사용될 수 있음은 본 기술의 숙련된 기술자에 게는 명확함을 주목한다. 도 3에 도시된 바와 같이, 비휘발성 메모리 어레이(300)는 두 개의 활성 비트 라인들(blprg 및 blerase)을 포함한다. 비휘발성 메모리 어레이(300)는 다수의 트랜지스터들을 포함한다. 트랜지스터들(310)의 제 1 쌍은 프로그램만 될 수 있고 소거될 수 없다. 트랜지스터들(320)의 제 2 쌍은 소거될 수 만 있고 프로그램될 수 없다. 비휘발성 메모리 어레이(300)의 프로그램 및 소거 트랜지스터들(310, 320)이 각각 구성되어, 드레인은 비트 라인 입력들(blprg 및 bler)을 통해 액세싱되며, 게이트는 워드 라인 입력들(wlprg 및 wler)을 통해 액세싱되며, 소스는 소스 라인 입력들(srcprg 및 srcer)을 통해 액세싱된다. 프로그램 트랜지스터들(310)은 예상하지 않는 상태를 제거하기 위해 프로그램될 수 있다. 이와 마찬가지로, 소거 트랜지스터들(320)은 예상하지 않은 상태를 제거하기 위해 소거된다. 두 개의 트랜지스터들(310, 320)은, 제조 동안 발생할 수 있는 오드/이븐 효과(odd/even effect)들이 평균에 달하게 하기 위해 각각의 프로그램 및 소거 동작들에 대해 예시적인 실시예에서 각각 사용된다. 그러나, 본 기술의 숙련된 기술자에게 명백한 바와 같이, 개별적인 트랜지스터들 또는 트랜지스터들의 세트들이 또한 사용될 수 있다.
동작에서, 반도체 회로(100)에 처음에 전원이 들어오고 초기화되면(노출되지 않은 상태), 두 개의 프로그램 트랜지스터들(310) 및 두 개의 소거 트랜지스터들(320)은 소거, 프로그램 또는 대략 중립 상태인 거의 동일한 상태로, 감지하는 동안 전류들의 양을 동일하게 제공한다. 반도체 회로(100)가 자외선의 공격을 받으면, 비휘발성 메모리 어레이(300)의 셀들은 노출되거나 변경되자마자 복귀와 검출 을 시작할 것이다. 오프셋 전류를 조정함으로써, 허용된 UV 노출의 레벨을 조정될 수 있다.
프로그램 트랜지스터들(310) 소스 프로그램 라인, srcprg에 높은 전압(예를 들어, 10V)을, 워드 라인 프로그램(wlprg)에 선택 전압(예를 들어, 1.5V)을, 비트 라인 프로그램(blprg)에 작은 전류 싱크(예를 들어, 2㎂)를 인가함으로써 소거될 수 있다. 일단 프로그램되면, 프로그램 트랜지스터들(310)은 감지하는 동안 전류를 제공하지 않을 것이다.
소거 트랜지스터들(320)은 워드 라인 소거(wler)에 높은 전압(예를 들어, 13V)을 인가하고, 소스 라인 소거(srcer)와 비트 라인 소거(bler)에 그라운드를 인가함으로써 소거될 수 있다. 일단 소거되면, 감지하는 동안, 소거 트랜지스터들(320)은 예를 들어, 35㎂ 순으로 각각 상당한 전류를 제공할 것이다.
에지 효과들을 예방하기 위해, 비휘발성 메모리 어레이(300)는 다수의 부가적인 트랜지스터 및 결합된 비트 라인들(도시 없음)을 선택적으로 포함할 수 있어, 두 개의 활성 트랜지스터 및 비트 라인들(BLprog 및 BLerase)은 알려진 방식으로 동일한 형태이다. 다른 변경으로, 프로그램 비트 라인의 트랜지스터들(340)의 비트 라인들은 제거된 그들의 비트 라인 접속들을 가져 라인들은 프로그램 트랜지스터들(310)에 영향을 주지 않는다. 유사하게, 소거 비트 라인의 트랜지스터들(330)의 비트 라인들은 제거된 그들의 비트 라인 접속들을 가져 라인들은 소거 트랜지스터들(320)에 영향을 주지 않는다.
도 4는 본 발명의 특징을 포함하는 예시적인 UV 상태 평가 회로(400)의 회로 도이다. 도 4에 도시된 바와 같이, UV 상태 평가 회로(400)는 차동 쌍(430)의 입력 MN10(420)을 피딩하는 제 1 직렬 증폭기 구조(410)를 포함한다.
이전에 나타난 바와 같이, 오프셋 전류가 비트 라인들 중 하나에 부가되어 오프셋 비트 라인이 오프셋되지 않은 비트 라인과 비교될 때, 차이가 검출된다. 오프셋 전류가 트랜지스터들(460)의 세트에 의해 생성된다. 제 1 직렬 증폭기 구조(410)는 비트 라인 소거 입력(bler)상의 전류를 전압으로 전환한다. 제 2 직렬 증폭기 구조(440)는 비트 라인 프로그램 입력(blprg)상의 전류와 오프셋 전류를 전압으로 변환한다. 이러한 방식으로, 직렬 증폭기 구조들(410, 420)은, 차동 쌍(430)과 연결하여, 비트 라인 프로그램 및 비트 라인 소거 입력들의 전류들을 비교한다.
바이어스 입력(sabias)은 UV 상태 평가 회로(400)의 두 개의 스테이지들을 바이어싱하는 아날로그 전압 레벨을 제공한다. 감지 입력(sns)은 비휘발성 메모리 어레이(300) 내부의 셀들의 상태의 감지를 가능하게 하는 제어 신호이다. 예를 들어, 비휘발성 메모리 어레이(300)는 반도체 회로(100)가 리셋되거나 전원이 인가될 때마다 인에이블링될 수 있다.
메모리 셀을 감지하기 위한 적절한 기술의 보다 상세한 논의를 위해, 예를 들어, 여기에 참조로써 포함되고 본 발명의 양수인에게 양도된 Sowards 등에 의한 미국 특허 번호 6,219,291을 참조하라. 일반적으로, 대응하는 전류 소모에 기초한 로직 레벨을 감지하는 감지 증폭기를 포함하는 로직 레벨 검출 회로를 이용하는 메모리 셀을 감지하기 위한 기술이 개시된다.
도 5는 본 발명의 특징들을 포함하는 예시적인 프로그램 바이어스 회로(500) 의 회로도이다. 프로그램 바이어스 회로(500)는 프로그래밍하는 동안 전류와 전압들을 비트 라인들에 제공한다. 프로그램 바이어스 회로(500)는 비휘발성 메모리 어레이(300)의 프로그램 트랜지스터 라인(310)상의 트랜지스터들만이 프로그램될 수 있으며, 비휘발성 메모리 어레이(300)의 소거 트랜지스터 라인(320)은 프로그램될 수 없음을 보증한다.
프로그램 모드에서, 즉, prg 라인이 하이일 때, 트랜지스터(550)가 인에이블링되고 비트 라인 소거 출력(bler)을 Vdd까지 풀링한다. 이와 마찬가지로, 소거 모드에서, 즉 er 라인이 하이일 때 트랜지스터(540)가 인에이블링되고 비트 라인 프로그램 출력(blprg)을 Vdd까지 풀링한다.
도 6은 본 발명의 특징들을 포함하는 예시적인 UV 제어 및 워드 라인/소스 라인 드라이버들(600)의 회로도의 세트이다. 도 6에 도시된 바와 같이, 워드 라인/소스 라인 드라이버들(600)은 프로그램 워드 라인 드라이버(610), 프로그램 소스 라인 드라이버(620), 소거 워드 라인 드라이버(630), 및 소거 소스 라인 드라이버(640)를 포함한다.
드라이버들은 프로그램 및 소거 모드들 동안 적절한 조건들을 워드 및 소스 라인들과 연결된 표시된 단자들에 제공한다. 하나의 특정 기술, 전압들이 다음과 같다:
모드 소스 조건 (소스 라인) 게이트 조건 (워드 라인) 드레인 조건 (비트 라인)
판독(감지) 0V 2.5V 1.0V
프로그램 10V 1.5V -2㎂, 1.0V
소거 0V 12V 0V
각각의 트랜지스터의 드레인 단자는 각각의 비트 라인 입력들(blprg 및 bler)을 통해 액세싱되고, 게이트 단자는 워드 라인 입력들(wlprg 및 wler)을 통해 액세싱되며, 소스 단자는 소스 라인 입력들(srcprg 및 srcer)을 통해 액세싱된다. 따라서, 드라이버(610)는 프로그램 모드 동안 1.5V를 워드 라인으로 패싱하고, 드라이버(620)는 프로그램 모드 동안 10V를 소스 라인으로 패싱하며, 드라이버(630)는 소거 모드 동안 12V를 워드 라인에 패싱하고, 드라이버(640)는 소거 모드에서 그라운드로 소스 라인을 가져간다.
도 7은 본 발명의 특징들을 포함하는 예시적인 제어 신호 발생기(700)의 회로도이다. 도 2에 도시된 바와 같이, 제어 신호 발생기(700)에 의해 생성된 제어 신호들이 워드 라인/소스 라인 드라이버(600)로 제공된다. 도 7에 도시된 바와 같이, 제어 신호 발생기(700)는 비휘발성 메모리가 프로그램, 감지 또는 소거 모드에 있는지 여부를 나타내는 로직 값을 수신하고 워드 라인/소스 라인 드라이버(600)에 공급되는 적절한 출력 신호(들)를 생성한다. 도 6의 워드 라인/소스 라인 드라이버들(600)은 적절한 조건들을 프로그램 및 소거 모드들 동안 워드 및 소스 라인들과 연결된 트랜지스터 단자들로 제공하기 위해 생성된 신호들을 사용한다.
예시적인 트랜지스터 기술에 대해, 비휘발성 메모리 어레이(300)의 각각의 트랜지스터(310, 320)의 중립 상태는 50㎂의 전류를 드로잉 할 수 있다. 부가적으로, 오프셋 전류, 예를 들어 45㎂가 세팅될 수 있다. 반도체 회로(100)가 자외선에 노출되기 이전에, 프로그램 트랜지스터(310)는 10㎂를 드로잉할 수 있고 소거 트랜지스터(320)는 100㎂를 드로잉할 수 있다. 반도체 회로가 자외선에 노출된 이후, 프로그램 트랜지스터(310)는 30㎂를 드로잉할 수 있고 소거 트랜지스터(320)는 60㎂를 드로잉할 수 있다. 전류차의 이 변화는 UV 노출과 보완 위반을 검출하기 위한 본 발명에 따라 자외선 검출 회로(200)에 의해 검출될 수 있다.
여기에 도시되고 설명된 실시예들과 변화들은 본 발명의 원리들을 단순히 설명하며, 다양한 수정들은 본 발명의 범위와 사상에서 벗어남 없이 본 기술의 숙련된 기술자에 의해 실행될 수 있음이 이해된다.

Claims (19)

  1. 반도체 회로에 있어서,
    하나 이상의 지시들을 실행하기 위한 프로세서와,
    메모리와,
    상기 반도체 회로가 자외선에 노출되었는지 여부를 검출하기 위한 회로를 포함하는, 반도체 회로.
  2. 제 1 항에 있어서, 상기 회로는 자외선에 대한 상기 노출의 검출에 응답하여 상기 반도체 회로의 상기 메모리의 지우기(clearing)를 개시하는, 반도체 회로.
  3. 제 1 항에 있어서, 상기 회로는 자외선에 대한 상기 노출의 검출에 응답하여 상기 반도체 회로의 디스에이블링을 개시하는, 반도체 회로.
  4. 제 1 항에 있어서, 상기 회로는 상기 반도체 회로가 자외선에 노출되었는지 여부를 검출하기 위해 비휘발성 메모리 어레이의 상태를 이용하는, 반도체 회로.
  5. 제 1 항에 있어서, 상기 회로는 비휘발성 메모리 셀들의 전용 미니-어레이(dedicated mini-array)를 포함하는, 반도체 회로.
  6. 제 5 항에 있어서, 비휘발성 메모리 셀들의 상기 전용 미니-어레이는 프로그램 및 소거에 대응하는 적어도 두 개의 활성 비트 라인들(blprg 및 bler)을 포함하고, 상기 제 1 비트 라인(blprg)은 프로그램만 가능하고, 상기 제 2 비트 라인(bler)은 소거만 가능한, 반도체 회로.
  7. 제 6 항에 있어서, 비휘발성 메모리의 상기 전용 미니-어레이내의 상기 셀들은 처음에 거의 동일한 상태이며, 상기 노출된 상태는 상기 적어도 두 개의 활성 비트 라인들(blprg 및 bler)을 감지함으로써 검출되는, 반도체 회로.
  8. 제 6 항에 있어서, 상기 반도체 회로가 자외선에 노출된 때를 검출하기 위해, 오프셋 전류가 상기 적어도 두 개의 활성 비트 라인들(blprg 및 bler) 중 하나에 부가되는, 반도체 회로.
  9. 제 1 항에 있어서, 상기 메모리는 비휘발성 메모리 어레이이며, 상기 회로는 상기 비휘발성 메모리 어레이의 전용 영역을 포함하는, 반도체 회로.
  10. 제 6 항에 있어서, 비휘발성 메모리의 상기 전용 미니-어레이내의 셀들은 상기 반도체 회로가 노출되지 않았을 때 중립 상태(neutral state)에 있으며, 상기 반도체 회로의 노출 상태는 상기 셀들에 의해 생성된 전류를 평가함으로써 검출되는, 반도체 회로.
  11. 제 1 항에 있어서, 상기 반도체 회로가 자외선에 노출되었는지 여부를 검출하기 위한 복수의 상기 회로들을 더 포함하는, 반도체 회로.
  12. 제 1 항에 있어서, 상기 반도체 회로가 자외선에 노출되었는지 여부를 검출하기 위한 상기 회로는 상기 반도체 회로에 전원의 인가없이 발생하는 자외선에 대한 이전의 노출을 검출할 수 있는, 반도체 회로.
  13. 반도체 회로의 보완 위반(security violation)을 검출하기 위한 방법으로서,
    상기 반도체 회로가 자외선에 노출되었는지 여부를 검출하는 비휘발성 메모리 셀들의 어레이를 사용하는 단계와,
    상기 반도체 회로가 자외선에 노출되면 보완 절차를 개시하는 단계를 포함하는, 반도체 회로의 보완 위반을 검출하기 위한 방법.
  14. 제 13 항에 있어서, 상기 보완 절차는 자외선에 대한 상기 노출의 검출에 응답하여 상기 반도체 회로의 메모리를 지우는, 반도체 회로의 보완 위반을 검출하기 위한 방법.
  15. 제 13 항에 있어서, 상기 보완 절차는 자외선에 대한 상기 노출의 검출에 응답하여 상기 반도체 회로의 디스에이블링을 개시하는, 반도체 회로의 보완 위반을 검출하기 위한 방법.
  16. 제 13 항에 있어서, 상기 사용 단계는 상기 반도체 회로가 자외선에 노출되었는지 여부를 나타내는 회로를 평가하는 단계를 더 포함하는, 반도체 회로의 보완 위반을 검출하기 위한 방법.
  17. 제 13 항에 있어서, 비휘발성 메모리 셀들의 상기 어레이는 상기 반도체 회로상에 임베딩(embedding)되는, 반도체 회로의 보완 위반을 검출하기 위한 방법.
  18. 제 13 항에 있어서, 상기 반도체 회로가 자외선에 노출되었는지 여부를 검출하기 위한 복수의 상기 회로들을 평가하는 단계를 더 포함하는, 반도체 회로의 보완 위반을 검출하기 위한 방법.
  19. 제 13 항에 있어서, 상기 반도체 회로에 전원의 인가없이 발생하는 자외선에 대한 이전의 노출을 검출하는 상기 단계를 더 포함하는, 반도체 회로의 보완 위반을 검출하기 위한 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101477630B1 (ko) * 2007-10-09 2014-12-30 삼성전자주식회사 빛 공격을 검출할 수 있는 메모리 장치 및 그 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007020567A1 (en) * 2005-08-19 2007-02-22 Nxp B.V. Circuit arrangement with non-volatile memory module and method for registering attacks on said non-volatile memory module
KR100837275B1 (ko) * 2006-12-06 2008-06-11 삼성전자주식회사 빛을 감지하는 스마트 카드
JP5387144B2 (ja) * 2009-06-01 2014-01-15 ソニー株式会社 誤動作発生攻撃検出回路および集積回路
FR2978244A1 (fr) * 2011-07-21 2013-01-25 St Microelectronics Rousset Capteur de mesure de rayonnement ultraviolet
CN107403798B (zh) * 2017-08-11 2019-02-19 北京兆易创新科技股份有限公司 一种芯片及其检测方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63316439A (ja) * 1987-06-19 1988-12-23 Fuji Electric Co Ltd プラズマ反応利用処理方法
FR2619959B1 (fr) * 1987-08-31 1991-06-14 Thomson Semiconducteurs Circuit de detection de lumiere
GB9414639D0 (en) * 1994-07-20 1994-09-07 Philips Electronics Uk Ltd An image detector
JPH10142341A (ja) * 1996-11-15 1998-05-29 Hamamatsu Photonics Kk 放射線検出器
JP3001454B2 (ja) * 1997-04-23 2000-01-24 日本電気アイシーマイコンシステム株式会社 半導体装置
US6219291B1 (en) * 2000-05-01 2001-04-17 Advanced Technology Materials, Inc. Reduction of data dependent power supply noise when sensing the state of a memory cell
FR2814264B1 (fr) * 2000-09-20 2002-10-25 Commissariat Energie Atomique Dispositif electronique integre securise

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101477630B1 (ko) * 2007-10-09 2014-12-30 삼성전자주식회사 빛 공격을 검출할 수 있는 메모리 장치 및 그 방법

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